KR100614721B1 - 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프(ｄｌｌ) 회로 및 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인 발생 방법 - Google Patents

대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프(ｄｌｌ) 회로 및 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인 발생 방법 Download PDF

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Abstract

본 발명은 수신기가 입력 펄스 트레인을 수신하는 회로 및 방법에 관한 것이다. 상기 회로는 수신기의 출력에 결합된 지연 동기 루프를 포함한다. 상기 지연 동기 루프는 수신된 입력 펄스 트레인의 리딩 에지에 응답하여 제1 펄스를 생성하고, 수신된 입력 펄스 트레인의 트레일링 에지에 응답하여 제2 펄스를 생성하기 위해 수신기의 출력에서 생성되는 수신된 입력 펄스 트레인에 응답하는 펄스 발생기를 포함한다. 상기 제1 펄스의 리딩 에지는 제2 펄스의 리딩 에지와 동일한 에지 형태를 가진다(예를 들면, 제1 펄스의 리딩 에지와 제2 펄스의 리딩 에지는 모두 상승 에지 형태 또는 모두 하강 에지 형태가 된다). 상기 제1 펄스와 제2 펄스는 동일한 에지 형태를 유지하는 제1 펄스의 리딩 에지와 제1 및 제2 펄스를 포함하는 합성 입력 신호로 결합된다. 또한 지연 동기 루프는 가변 지연 라인에 의해 제공되는 선택된 시간 지연 이후 제1 펄스 트레인과 제2 펄스 트레인을 모두 포함하는 합성 출력 펄스 트레인을 생성하기 위해 합성 입력 신호가 공급되는 가변 지연 라인을 포함한다. 상기 지연 동기 루프는 입력 펄스 트레인과 미리결정된 위상 관계를 갖는 합성 출력 펄스 트레인을 생성하도록 가변 지연 라인의 시간 지연을 선택하기 위해 합성 출력 펄스 트레인의 제1 펄스 트레인과 제2 펄스 트레인중 하나에 응답한다.

Description

대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프(ＤＬＬ) 회로 및 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인 발생 방법{A DELAY-LOCKED-LOOP(DLL) CIRCUIT HAVING SYMMETRICAL RISING AND FALLING CLOCK EDGE TYPE DELAYS AND A METHOD FOR GENERATING A TRAIN OF OUTPUT PULSES HAVING A PREDETERMINED PHASE RELATIONSHIP WITH A TRAIN OF INPUT PULSES}
도 1은 종래기술에 따른 지연 동기 루프를 가지는 회로의 블록도.
도 2는 본 발명에 따른 지연 동기 루프를 가지는 회로의 블록도.
도 3a-3i는 도 2의 회로에서 생성되는 신호들의 타이밍도.
※ 도면의 주요부분에 대한 부호의 설명 ※
32 : 지연 동기 루프 33 : 수신기
34 : 가변 지연 라인 36 : 원샷 펄스 발생기
42 : 위상 비교기
본 발명은 일반적으로 지연 동기 루프(DLL: delay-locked-loop)에 관한 것이다.
종래 기술로 공지된 바와 같이, 지연 동기 루프는 입력 펄스 트레인과 같은 수신된 신호와 동위상(in-phase)인 출력 신호를 생성하기 위해 광범한 응용 분야에서 사용된다. 하나의 응용이 도 1에 도시되어 있는데, 시스템 클록 펄스(SYS_CLK)와 같은 입력 펄스 트레인이 집적 회로 칩의 수신기(12)(예를 들어, 버퍼)에 의해 수신된다. 상기 수신기(12)는 수신된 펄스에 유한 시간 지연(Δ)을 첨가한다. 입력 클록 펄스와 동위상으로 정렬된 출력 펄스 트레인을 생성하기 위해(즉, 출력 펄스 트레인과 입력 클록 펄스 사이에 미리결정된 위상 관계를 유지하기 위해), 지연 동기 루프(DLL)(14)가 때때로 제공된다. 상기 지연 동기 루프(14)는 위상 비교기(16), 가변하고, 전형적으로 디지털로 제어되는 지연 라인(18) 및 고정 지연(20)을 포함한다. 상기 고정 지연(20)은 수신기(12)와 동일한 지연(Δ)을 가진다. 상기 수신기(12)의 출력(예를 들어, DLL(14)에 대한 입력)은 위상 비교기(16)의 하나의 입력(22)에 공급되고 DLL(14)의 출력은 위상 비교기(16)의 다른 입력(24)에 공급된다. 안정 상태에서, 위상 비교기(16)의 출력은 디지털로 제어되는 지연 라인(18)의 시간 지연을 시간 지연(nT-Δ)이 되도록 할 것이고, 여기에서 T는 수신기(12)에 공급되는 클록 펄스의 주기이고 n은 정수이다. 즉, 가변 지연 라인(18)의 출력은 위상 비교기(16)의 입력(24)으로 피드백된다. 상기 위상 비교기의 출력은 위상 에러 신호이다. 상기 위상 에러 신호는 에러가 제로가 되도록 지연 라인(18)의 지연을 조종한다. 그러므로, 안정 상태에서, (즉, 위상 에러가 제로로 조종될 때) 수신기(12)와 지연 라인(18)을 통한 전체 시간 지연은 Δ+(nT-Δ)=nT가 된다. 즉, 디지털로 제어되는 지연 라인(18)의 출력(즉, DLL의 출력)에서 생성되는 펄스 트레인은 안정 상태에서 수신기(12)에 의해 수신되는 SYS_CLK 클록 펄스 트레인과 동위상, 또는 시간 정렬(즉 시간 치)된다. 공지된 바와 같이, 각각의 펄스는 트레일링 에지를 수반한 리딩 에지를 가진다. 이런 에지는 서로 다른 에지 형태를 가지는데, 예를 들어 리딩 에지가 상승 에지 형태가 되는 경우에 트레일링 에지는 하강 에지 형태가 될 것이고; 또는 한편 리딩 에지가 하강 에지 형태가 되는 경우에 트레일링 에지는 상승 에지 형태가 될 것이다.
종래 기술에 공지된 바와 같이, 일부 디지털 장치는 클록 펄스의 리딩 및 트레일링 에지에 응답하여 동작한다. 예를 들어, 이중-데이터-속도 동기 다이나믹 랜덤 액세스 메모리(DDR-SDRAM)는 그런 DDR-SDRAM에 공급되는 클록 펄스의 리딩 및 트레일링 에지 모두에 대한 타이밍 사양을 요구한다. 특히, 시스템 클록 펄스가 DDR-SDRAM 칩에 공급될 때, 펄스는 칩상의 수신기에 의해 수신된다. 상기 수신기는 클록 펄스에 시간 지연을 제공한다. 상기 시간 지연을 보상하기 위해, DLL이 사용된다. 이미 언급한 바와 같이, 상기 DLL은 디지털로 제어되는 지연 라인을 포함한다. 한가지 지연 라인은 n-채널 전계 효과 트랜지스터(NFET)와 p-채널 전계 효과 트랜지스터(PFET) 모두를 포함한다. 프로세싱 변수 때문에, PFET의 전류의 양은 NFET 변화와 관련한 원인이 될 수 있으며, 결국 PFET/NFET 지연 라인에서의 상승과 하강 에지 형태의 전파 사이의 비대칭(skew)을 초래한다(즉 클록 펄스의 상승 지연이 클록 펄스의 하강 지연과 다르다). 이것은 DLL 시스템에서의 "지터"를 유도하고 최대 목표 동작 데이터 속도, 예를 들어 200 ㎒의 데이터 속도로부터 떨어진다. 100 ㎒ 클록에 대한 5 나노초(ns)의 전형적인 지연 라인 길이동안, 상기 프로세싱 변화 실행은 약 0.5 ns만큼 상승 및 하강 지연을 변조할 수 있다.
본 발명의 목적은 입력 펄스 트레인을 수신하는 수신기 및 상기 수신기의 출력에 결합된 지연 동기 루프를 포함하는 회로를 제공하는 것이다.
본 발명에 따르면, 입력 펄스 트레인을 수신하는 수신기 및 상기 수신기의 출력에 결합된 지연 동기 루프를 포함하는 회로가 제공된다. 상기 지연 동기 루프는 수신된 입력 펄스 트레인의 리딩 에지에 응답하는 제1 펄스 및 수신된 입력 펄스 트레인의 트레일링 에지에 응답하는 제2 펄스를 생성하기 위해 수신기의 출력에서 생성되는 수신된 입력 펄스 트레인에 응답하는 펄스 발생기를 포함한다. 상기 제1 펄스의 리딩 에지는 제2 펄스의 리딩 에지와 같은 동일한 에지 형태를 가진다(예를 들어, 제1 펄스의 리딩 에지와 제2 펄스의 리딩 에지는 모두 상승 에지 형태이거나 모두 하강 에지 형태가 된다). 상기 제1 및 제2 펄스는 동일한 에지 형태를 유지하는 제1 펄스의 리딩 에지와 함께 제1 및 제2 펄스를 포함하는 합성 입력 신호로 결합된다. 또한 상기 지연 동기 루프는 지연 라인에 의해 제공되는 선택된 시간 지연후 제1 펄스 트레인과 제2 펄스 트레인을 포함하는 펄스의 합성 출력 펄스 트레인을 생성하기 위해 합성 입력 신호가 공급되는 가변 지연 라인을 포함한다. 상기 지연 동기 루프는 입력 펄스 트레인과미리결정된 위상 관계를 갖는 합성 출력 펄스 트레인을 생성하도록 가변 지연 라인의 시간 지연을 선택하기 위해 합성 출력 펄스 트레인의 제1 펄스 트레인과 제2 펄스 트레인중 하나에 응답한다.
상기 장치에서, 각각의 수신된 입력 펄스의 리딩 에지와 트레일링 에지는 동일한 리딩 에지 형태(예를 들어, 제1 펄스의 리딩 에지와 제2 펄스의 리딩 에지는 모두 동일한 에지 형태: 모두 상승 에지 형태 또는 모두 하강 에지 형태가 된다)를 가지는 펄스에 의해 표현된다. 따라서, 제1 출력 펄스(예를 들어, 입력 펄스 트레인의 리딩 에지와 관련한 펄스) 또는 제2 출력 펄스(예를 들어, 입력 펄스 트레인의 트레일링 에지와 관련한 펄스)중 하나에 응답하여 동작하는 지연 동기 루프를 사용하여, 입력 펄스 트레인의 리딩 및 트레일링 에지의 적당한 위상 정렬을 보장한다. 다른 방식으로, 상기 지연 동기 루프는 에지 형태가 수신된 펄스 트레인의 리딩 및 트레일링 에지에 응답하여 생성되기 때문에 동일한 에지 형태로 동작한다. 그러므로, 상기 지연 라인의 지연 특성이 펄스 입력 트레인의 리딩 및 트레일링 에지에 대해 동일하기 때문에, 상기 출력 펄스 트레인은 입력 펄스 트레인과 적당히시간 정렬된다.
본 발명의 다른 실시예에 따르면, 상기 지연 동기 루프는 출력 펄스 트레인의 펄스와 수신된 입력 펄스 트레인의 펄스 사이의 시간차에 응답하여 가변 지연 라인을 위한 제어 신호를 생성하는 위상 비교기를 포함한다.
본 발명의 또다른 실시예에 따르면, 상기 지연 동기 루프는 위상 비교기가 출력 펄스 트레인이 입력 펄스 트레인의 상승 및 하강 에지 형태 모두와 동시에 타이밍되는 상승 에지 형태를 가졌다는 표시를 제공할 때까지 제1 및 제2 펄스 중 단 하나만이 수신기로부터 지연 라인으로 통과하도록 하기 위한 로직 네트워크를 포함한다.
본 발명의 또다른 실시예에 따르면, 상기 위상 비교기는 출력 펄스 트레인의펄스가 공급되는 제1 입력 및 수신된 입력 펄스 트레인의 펄스가 공급되는 제2 입력을 포함한다. 상기 지연 동기 루프는 출력 펄스 트레인과 게이팅 신호가 공급되는 게이트와; 제1 펄스 동안 출력 펄스 트레인이 게이트를 통해 위상 비교기로 통화하도록 하고 제 2 펄스 동안 출력 펄스 트레인이 게이트를 통해 위상 비교기로 통과하는 것을 금지하는 게이팅 신호를 생성하기 위해 제1 및 제2 펄스중 하나에 응답하는 게이트 펄스 발생기를 포함한다.
본 발명의 또다른 실시예에 따르면, 입력 펄스 트레인과 미리결정된 시간 관계를 가지는 출력 펄스 시간 트레인을 발생하기 위한 방법이 제공된다. 상기 방법은 수신기를 통해 입력 펄스 트레인을 통과시키는 단계와, 입력 펄스 트레인의 리딩 및 트레일링 에지와 동시에 타이밍되는 리딩 및 트레일링 에지를 가지는 대응하는 출력 펄스 트레인을 생성하는 단계를 포함한다.
본 발명의 또다른 실시예에 따르면, 상기 펄스 생성 단계는 수신된 입력 펄스 트레인중 각각의 리딩 에지에 응답하는 제1 펄스 및 수신된 입력 클록 펄스 트레인중 각각의 트레일링 에지에 응답하는 제2 펄스를 생성하는 단계와, 가변 지연 라인의 출력에서 출력 펄스 트레인을 생성하기 위해 지연 동기 루프의 가변 지연 라인을 통해 상기 제1 및 제2 펄스를 공급하는 단계를 포함한다.
본 발명의 또다른 실시예에 따르면, 상기 펄스 생성 단계는 출력 펄스 트레인의 펄스와 수신된 입력 펄스 트레인의 펄스 사이의 시간차에 응답하여 가변 지연 라인을 위한 제어 신호를 생성하는 단계를 포함한다.
본 발명의 또다른 실시예에 따르면, 상기 펄스 생성 단계는 출력 펄스 트레인이 입력 펄스 트레인의 리딩 및 트레일링 에지와 동시에 타이밍되는 리딩 및 트레일링 에지를 가졌다는 표시가 제공될 때까지 제1 및 제2 펄스중 하나만이 수신기에서 가변 지연 라인으로 통과할 수 있도록 하는 단계를 포함한다.
이제 첨부된 도면을 참조로 본 발명이 더욱 상세히 기술될 것이다.
도 2를 참조하면, 입력 펄스 트레인, 여기에서 시스템 클록 펄스(SYS_CLK)(도 3a 참조)를 수신하기 위한 회로(30)가 도시되어 있다. 상기 펄스는 각각 도 3a에 도시된 바와 같이 상승 에지 형태가 되는 리딩 에지(31) 및 하강 에지 형태가 되는 트레일링 에지(33)를 가진다. 상기 회로는 지연 동기 루프(DLL)(32)를 포함한다. 상기 DLL(32)은 수신된 입력 펄스 트레인의 리딩 및 트레일링 에지 모두에 응답하고, 입력 펄스 트레인(SYS_CLK)의 리딩 및 트레일링 에지와 동시에 타이밍되는, 미리결정된 위상 정렬되는 리딩 및 트레일링 에지 모두를 가지는 대응하는 출력 펄스 트레인(DLL_OUT)(도 3f 참조)을 생성한다.
특히, 상기 회로(30)는 입력 펄스 트레인(SYS_CLK)을 수신하기 위한 수신기(33), 전형적으로 버퍼 증폭기를 포함한다. 상기 입력 펄스 트레인(SYS_CLK)은 도 3a에 도시된 바와 같이 주기(T)를 가진다. 상기 수신기(33)는 도 3b에 도시된 바와 같이 입력 펄스 트레인(SYS_CLK)의 펄스에 제1 시간 지연(Δ1)을 제공한다.
상기 DLL(32)은 펄스 발생 회로(36), 여기에서 예를 들어 수신기의 출력에 결합되는 한쌍의 원샷 다중 진동장치(one-shot multivibrator)인 펄스 발생기(36)를 포함한다. 상기 원샷 펄스 발생기(36)는 입력 펄스 트레인의 펄스중 하나의 리딩 에지에 응답하여 T/2 이하의 시간 지속을 가지는 라인(C0)에서의 제1 펄스(도 3c 참조) 및 입력 펄스 트레인의 펄스중 하나의 트레일링 에지에 응답하여 라인(C1)에서의 제2 펄스(도 3d 참조)를 생성한다. 각각의 제1 펄스와 각각의 제2 펄스는 동일한 리딩 에지 형태 가진다: 상기 예에서, 각각의 제1 펄스와 각각의 제2 펄스는 상승 에지 형태를 가진다. 상기 라인(C0과 C1)에서의 제1 및 제2 펄스는 각각 도 3c와 도 3d에 도시되어 있다. 상기 펄스 발생 회로(36)는 수신기(33)의 출력에서 펄스의 리딩 에지가 생성된 후 제2 시간 지연(Δ2)을 가지는 제1 펄스 및 수신기(33)의 출력에서 펄스의 트레일링 에지가 생성된 후 제2 시간 지연(Δ2)을 가지는 제2 펄스를 생성한다.
또한 DLL(32)는 원샷 펄스 발생기(36)의 출력에서 생성되는 펄스가 인가되는 로직 네트워크(50)가 제공되고, 로직 네트워크(50)의 출력에서 생성되는 신호(DLL_IN)는 가변하고, 여기에서 디지털로 제어되는 지연 라인(34)에 인가된다. 상기 로직 네트워크(50)는 도시된 바와 같이 각각 라인(C0와 C1)에서의 펄스가 인가되는 한쌍의 AND 게이트(51, 53)를 포함한다. AND 게이트(51)에는 로직 1 신호가 인가된다. AND 게이트(53)에는 LOCK 신호가 인가된다(도 3h 참조). 상기 AND 게이트(51, 53)의 출력은 도시된 바와 같이 OR 게이트(55)의 입력에 인가된다. 상기 로직 네트워크(50)는 제1및 제2 펄스중 하나, 여기에서 라인(CO)에서의 제1 펄스만이 개시 모드 동안 펄스 발생기(36)로부터 지연 라인(34)으로 통과하도록 한다(예를 들어, 위상 비교기(42)가 출력 펄스 트레인(DLL_OUT)이 수신기(33)에 공급되는 입력 펄스 트레인(SYS_CLK)의 리딩 및 트레일링 에지와 동시에 타이밍되는 리딩 및 트레일링 에지를 가진다는 라인(LOCK)에서의 표시를 제공할 때까지). 정규 동작 모드 동안, 상기 개시 모드후 LOCK 신호가 생성될 때, 상기 로직 네트워크(50)는 라인(C0)에서의 제1 펄스 및 라인(C1)에서의 제2 펄스를 포함하는 합성 출력 신호, 예를 들어 도 3e에 도시된 바와 같은 신호(DLL_IN)를 생성한다. 상기 로직 네트워크(50)는 라인(CO와 C1)에서 인가되는 제1 및 제2 펄스에 지연(Δ3)을 제공한다는 것에 유의하라. 다른 방식으로 지연을 인가하기 위해, 라인(C0)에서의 펄스 대신 라인(C1)에서의 펄스상의 잘못된 동기로부터 회로를 안전하게 보호하기 위해, 게이트(48)는 DLL(32)이 동기될 때까지, 예를 들어 "LOCK" 신호가 도 3h에 도시된 바와 같이 로직 1이 될때 라인(C1)에서의 펄스를 게이트 "오프"(예를 들어, 금지)하는데 사용된다.
이미 설명된 바와 같이, 상기 DLL(32)은 가변하고, 여기에서 디지털로 제어되는 지연 라인(34)을 포함한다. 상기 가변 지연 라인(34)은 제1 및 제2 펄스에 응답하고 출력(36)에서 대응하는 제1 및 제2 출력 펄스를 생성한다. 수신기(33)의 출력에서 생성된 각 펄스의 상승 에지에 응답하여 생성되는 상승 리딩 에지를 가지는 펄스인, 라인(38)상의 라인(36)에서의 제1 출력 펄스는 각각 개시된 방식으로 가변 지연 라인(36)에 인가된 제어 신호에 따라 선택되는 시간 지연(ΔL)후 제1 펄스 중 대응하는 하나에 응답하여 생성된다. 라인(38)에서의 신호는 위상 에러이다. 같은 방식으로, 수신기(33)의 출력에서 생성되는 각각의 펄스의 트레일링 에지에 응답하여 생성되는 상승 리딩 에지를 가지는 펄스인, 라인(36)에서의 제2 출력 펄스는 각각 개시된 방식으로 라인(38)상의 가변 지연 라인(36)에 공급되는 제어 신호에 따라 선택되는 동일한 시간 지연(ΔL)후 제2 펄스중 대응하는 하나에 응답하여 생성된다. 즉, 라인(C0)에서의 제1 펄스 및 라인(C1)에서의 제2 펄스의 리딩 에지가 동일한 에지 형태, 여기에서 상승 에지 형태를 가지기 때문에, 상기 지연 라인은 제1 및 제2 펄스 모두에 대해 동일한 지연(ΔL)을 생성할 것이다. 상기 가변 지연 라인(34)의 출력은 도시된 바와 같이 라인(36)에서 출력 펄스 트레인(DLL_OUT)을 생성한다.
상기 DLL(34)은 라인(36)에서의 출력 펄스 트레인(DLL_OUT)이 공급되는 지연 네트워크(40)를 포함한다. 상기 지연 네트워크(40)는 시간 지연(Δ4)을 제공하는데, 여기에서 Δ1+Δ2와 동일하다(도 3g 참조). 또한 상기 DLL(32)에 공급되는 것은 제1 및 제2 펄스중 하나, 여기에서 라인(C0)에서의 제1 펄스가 공급되는 제1 입력(44) 및 라인(38)에서 제어 신호를 생성하기 위해 AND 게이트(48)를 통해 지연 네트워크(46)의 출력에 결합되는 제2 입력(46)을 가지는 위상 비교기(42)이다. 개시 모드의 안정 상태 단계에서, 예를 들어 라인(38)상의 에러 신호가 제로가 될 때, 상기 라인(38)상의 제어 신호는 수신기(33)에 인가되는 입력 펄스 트레인(SYS_CLK)내의 펄스 각각의 리딩 에지 및 트레일링 에지와 동시에 타이밍되는 리딩 에지 및 트레일링 에지를 가지는 라인(36)에서의 출력 펄스(DLL_OUT)를 생성하기 위해 가변 지연 라인(34)에 대하여 nT(n은 정수)와 동등한 시간 지연(Δ3)을 선택한다. 이때, 상기 LOCK 신호가 생성되고 DLL(32)가 이런 동시 타이밍 관계를 유지한다.
이미 언급된 바와 같이, 상기 로직 네트워크(50)는 제1 및 제2 펄스 중 단 하나만이, 여기에서 라인(CO)에서의 제1 펄스만이 Δ1+Δ2 지연된 출력 펄스 트레인(DLL_OUT)이 수신기(33)에 공급된 입력 펄스 트레인(SYS_CLK)의 리딩 및 트레일링 에지와 동시에 타이밍되는 리딩 및 트레일링 에지를 가진다는 라인(LOCK)에서의 표시를 위상 비교기(42)가 제공할 때까지 수신기(33)로부터 지연 라인(34)으로 통과하도록 한다. 상기 DLL 게이트(48)는 라인(36)상의 출력 펄스 트레인의 시간 지연된 버전 및 게이트 펄스 발생기(52)에 의해 생성되는 시간 지연된 게이팅 신호가 인가된다. 여기에서, 상기 게이트 펄스 발생기(52)는 라인(C1)에 결합되는 반전 세트 입력(S) 및 라인(C0)에 결합되는 반전 리셋 입력(R)을 가지는 래치이다. 상기 게이트 펄스 발생기(52)의 출력(Q)은 고정된 지연 라인(57)(여기에서 지연된 펄스 QD를 제공하기 위해 Q에 지연Δ4을 제공하는)을 통해 AND 게이트(48)의 입력에 인가된다. 상기 게이트 발생기(52)는 제1 및 제2 펄스중 하나에 응답하고 라인(Q)에서 게이팅 신호를 생성한다. 라인(Q)의 신호는 제1 펄스 동안 출력 펄스 트레인이 AND 게이트(48)를 통해 위상 비교기(42)로 통과하고 출력 펄스 트레인이 제2 펄스 동안 AND 게이트(48)를 통해 위상 비교기(42)로 통과하지 못하도록 하는데 사용되는, 도 3i에 도시된, 지연 게이팅 신호(QD)를 생성하기 위해 지연(57)만큼 지연된다. 즉, 라인(C0)의 펄스만이 SYS_CLK과 위상 비교되도록 하기 위해, SET-RESET 래치(예를 들어, 게이트 발생기(52))가 지연 라인(34)으로부터의 피드백을 게이팅하는데 사용된다. 상기 게이트 발생기(52)는 라인(C0)의 펄스의 하강 에지로 RESET되고 라인(C1)의 펄스의 하강 에지로 SET된다.
다른 실시예들이 첨부된 청구범위의 사상 및 범위내에 있다. 예를 들어, 원샷 펄스 발생기(36)가 상승 리딩 에지를 가지는 펄스를 생성하더라도, 이런 발생기(36)는 하강 리딩 에지를 가지는 펄스를 생성할 수 있다. 또한, 리딩 에지와 동시인 타이밍 개념이 사용되었더라도 트레일링 에지 동시 타이밍 개념이 사용될 수 있고 제1 펄스 및 제2 펄스가 동일한 형태의 에지(예를 들어, 상승 에지 또는 하강 에지중 하나)를 가지는한 동등한 개념이 된다. 즉, 제1 펄스는 제1 및 제2 펄스가 동일한 에지 형태(예를 들어, 모두 상승 또는 모두 하강)를 가지는한 도 2의 회로와 동등한 수신기 출력의 리딩 에지에 응답하여 생성되는 제2 펄스를 갖는 수신기 출력의 트레일링 에지에 응답하여 생성된다. 더욱이, 동시 타이밍이 사용되었더라도(예를 들어, 제로 위상차가 SYS_CLK의 트레일링 에지와 출력 펄스 DLL_OUT의 리딩 에지가 되는), 고정된, 비-제로 위상차가 사용될 수 있다.
지연 라인의 지연 특성이 펄스 입력 트레인의 리딩 및 트레일링 에지에 대해 동일하기 때문에, 출력 펄스 트레인은 입력 펄스 트레인과 적당히 시간 정렬되므로, 지연 라인에서의 상승과 하강 에지 형태의 전파 사이의 비대칭을 초래하지 않으며, 또한 데이터 속도의 저하도 방지된다.

Claims (14)

  1. 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로로서,
    입력 펄스 트레인을 수신하기 위한 수신기와;
    상기 수신기의 출력에 결합되는 지연 동기 루프를 포함하며, 상기 지연 동기 루프는,
    상기 수신기의 출력에서 생성되는 상기 수신된 입력 펄스 트레인에 응답하여, 상기 수신된 입력 펄스 트레인의 리딩(leading) 에지들에 응답하는 제1 펄스를 생성하고, 상기 수신된 입력 펄스 트레인의 트레일링(trailing) 에지들에 응답하는 제2 펄스를 생성하기 위한 펄스 발생기를 포함하는데, 상기 제1 펄스의 리딩 에지는 제2 펄스의 리딩 에지와 동일한 에지 형태를 가지며,
    상기 제1 및 제2 펄스들을 결합하여 상기 동일한 에지 형태를 유지하는 상기 제1 펄스의 상기 리딩 에지와 상기 제1 및 제2 펄스를 포함하는 합성 입력 신호를 생성하기 위한 로직 네트워크와,
    상기 합성 입력 신호가 공급되어 가변 지연 라인에 의해 제공되는 선택된 시간 지연 이후 상기 제1 펄스 트레인과 상기 제2 펄스 트레인 모두를 포함하는 합성 출력 펄스 트레인을 생성하기 위한 가변 지연 라인을 포함하며,
    상기 지연 동기 루프는 상기 합성 출력 펄스 트레인 내의 상기 제1 펄스 트레인과 상기 제2 펄스 트레인중 하나에 응답하여 상기 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 상기 합성 출력 펄스 트레인을 생성하도록 상기 가변 지연 라인의 시간 지연을 선택하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  2. 제 1항에 있어서, 상기 지연 동기 루프는 상기 출력 펄스 트레인의 펄스들과 상기 수신된 입력 펄스 트레인의 펄스들 사이의 시간차에 응답하여 상기 가변 지연 라인을 위한 제어 신호를 생성하는 위상 비교기를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  3. 제 2항에 있어서, 상기 지연 동기 루프는 상기 위상 비교기가 상기 출력 펄스 트레인이 상기 입력 펄스 트레인의 상기 상승 및 하강 에지 형태 모두와 동시에 타이밍되는 상승 에지 형태들을 가진다는 표시를 제공할 때까지 상기 제1 및 제2 펄스들 중 단 하나만이 상기 수신기로부터 상기 가변 지연 라인으로 통과하도록 하는 로직 네트워크를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  4. 제 3항에 있어서, 상기 위상 비교기는 상기 출력 펄스 트레인의 펄스들이 공급되는 제1 입력 및 상기 수신된 입력 펄스 트레인의 펄스들이 공급되는 제2 입력을 포함하며, 상기 지연 동기 루프는,
    상기 출력 펄스 트레인과 게이팅 신호가 공급되는 게이트와;
    제1 및 제2 펄스들 중 하나에 응답하여 상기 제1 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하도록 하고, 상기 제2 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하는 것을 금지하는 게이팅 신호를 생성하기 위한 게이트 펄스 발생기를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  5. 제 2항에 있어서, 상기 위상 비교기는 상기 출력 펄스 트레인의 펄스들이 공급되는 제1 입력 및 상기 수신된 입력 펄스 트레인의 펄스들이 공급되는 제2 입력을 포함하며, 상기 지연 동기 루프는,
    상기 출력 펄스 트레인과 게이팅 신호가 공급되는 게이트와;
    상기 제1 및 제2 펄스중 하나에 응답하여 상기 제1 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하도록 하고, 상기 제2 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하는 것을 금지하는 게이팅 신호를 생성하기 위한 게이트 펄스 발생기를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  6. 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로로서,
    입력 펄스 트레인을 수신하기 위한 수신기와;
    상기 수신기의 출력에 결합되어 상기 입력 펄스 트레인의 각각의 펄스의 리딩 에지에 응답하여 제1 펄스를 생성하고, 상기 입력 펄스 트레인의 각각의 펄스의 트레일링 에지에 응답하여 제2 펄스를 생성하기 위한 펄스 발생 회로를 포함하는데, 상기 제1 및 제2 펄스의 리딩 에지는 동일한 에지 형태를 가지며;
    상기 제1 및 제2 펄스들에 응답하여 상응하는 제1 및 제2 출력 펄스들을 생성하기 위한 가변 지연 라인을 포함하는데, 상기 제1 및 제2 출력 펄스들은 각각 상기 가변 지연 라인에 제공되는 제어 신호에 따라 선택된 시간 지연 이후 상기 제1 및 제2 펄스들 중 상응하는 하나에 응답하여 생성되며;
    상기 제어 신호를 생성하기 위해 상기 제1 및 제2 펄스들 중 하나가 공급되는 제1 입력, 및 상기 제1 및 제2 출력 펄스들 중 대응하는 하나가 공급되는 제2 입력을 가지는 위상 비교기를 포함하며, 상기 제어 신호는 상기 입력 펄스 트레인의 리딩 에지들과 동시에 타이밍되는 리딩 에지들을 갖는 출력 펄스 트레인을 생성하도록 상기 가변 지연 라인을 위한 시간 지연을 선택하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  7. 제 6항에 있어서,
    상기 위상 비교기가 상기 출력 펄스 트레인이 상기 입력 펄스 트레인의 리딩 에지들과 동시에 타이밍되는 리딩 에지들을 가진다는 표시를 제공할 때까지 상기 제1 및 제2 펄스들 중 단 하나만이 상기 수신기로부터 상기 지연 라인으로 통과하도록 하는 로직 네트워크를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  8. 제 7항에 있어서, 상기 위상 비교기는 상기 출력 펄스 트레인의 펄스들이 공급되는 제1 입력 및 상기 수신된 입력 펄스 트레인의 펄스들이 공급되는 제2 입력을 포함하며, 상기 지연 동기 루프 회로는,
    상기 출력 펄스 트레인과 게이팅 신호가 공급되는 게이트와;
    상기 제1 및 제2 펄스들 중 하나에 응답하여 상기 제1 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하도록 하고, 상기 제2 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하는 것을 금지하는 게이팅 신호를 생성하기 위한 게이트 펄스 발생기를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  9. 제 6항에 있어서, 상기 위상 비교기는 상기 출력 펄스 트레인의 펄스들이 공급되는 제1 입력 및 상기 수신된 입력 펄스 트레인의 펄스들이 공급되는 제2 입력을 포함하며, 상기 지연 동기 루프 회로는,
    상기 출력 펄스 트레인과 게이팅 신호가 공급되는 게이트와;
    상기 제1 및 제2 펄스들 중 하나에 응답하여 상기 제1 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하도록 하고, 상기 제2 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하는 것을 금지하는 게이팅 신호를 생성하기 위한 게이트 펄스 발생기를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  10. 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로로서,
    주기(T)를 가지는 펄스 트레인과 같은 입력 펄스 트레인을 수신하고 제1 시간 지연(Δ1)을 상기 입력 펄스 트레인의 펄스들에 공급하는 수신기;
    상기 수신기의 출력에 결합되어 상기 입력 펄스 트레인의 각각의 펄스의 리딩 에지에 응답하여 제1 펄스를 생성하고, 상기 입력 펄스 트레인의 각각의 펄스의 트레일링 에지에 응답하여 제2 펄스를 생성하기 위한 펄스 발생 회로를 포함하는데, 상기 제1 및 제2 펄스들의 리딩 에지는 동일한 에지 형태를 가지고, 상기 펄스 발생 회로는 상기 입력 펄스 트레인의 펄스들의 리딩 에지 이후 제2 시간 지연(Δ2)으로 상기 제1 및 제2 펄스들을 생성하며;
    상기 제1 펄스 및 제2 펄스들을 결합하여 상기 동일한 에지 형태를 유지하는 제1 펄스의 리딩 에지와 상기 제1 및 제2 펄스들을 포함하는 합성 입력 신호를 생성하기 위한 로직 네트워크를 포함하는데, 상기 로직 네트워크는 제3 시간 지연(Δ3)을 상기 제1 및 제2 펄스들에 공급하며;
    상기 제1 및 제2 펄스들에 응답하여 상응하는 제1 및 제2 출력 펄스들을 생성하기 위한 가변 지연 라인을 포함하는데, 상기 제1 및 제2 출력 펄스들은 각각 상기 가변 지연 라인에 공급되는 제어 신호에 따라 선택된 시간 지연(ΔL) 이후 상기 제1 및 제2 펄스중 상응하는 하나에 응답하여 생성되며;
    상기 출력 펄스 트레인이 공급되고, Δ1+Δ2에 관련된 제4 시간 지연(Δ4)을 제공하는 지연 네트워크와;
    상기 제어 신호를 생성하기 위해 상기 제1 및 제2 펄스들 중 하나가 공급되는 제1 입력, 및 상기 지연 네트워크의 출력에 결합되는 제2 입력을 가지는 위상 비교기를 포함하고, 상기 제어 신호는 nT-(Δ1+Δ2+Δ3)와 동등한 시간 지연(ΔL)을 선택하며, 상기 n은 상기 입력 펄스 트레인의 리딩 에지와 동시에 타이밍되는 리딩 에지를 가지는 출력 펄스 트레인을 생성하기 위해 정수인 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  11. 제 10항에 있어서, 상기 위상 비교기는 상기 출력 펄스 트레인의 펄스들이 공급되는 제1 입력 및 상기 수신된 입력 펄스 트레인의 펄스들이 공급되는 제2 입력을 포함하며, 상기 지연 동기 루프 회로는,
    상기 출력 펄스 트레인과 게이팅 신호가 공급되는 게이트와;
    제 1 및 제 2 펄스들 중 하나에 응답하여 상기 제1 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하도록 하고, 상기 제2 펄스 동안 상기 출력 펄스 트레인이 상기 게이트를 통해 상기 위상 비교기로 통과하는 것을 금지하는 게이팅 신호를 생성하기 위한 게이트 펄스 발생기를 포함하는 것을 특징으로 하는 대칭하는 상승 및 하강 클록 에지형 지연을 가지는 지연 동기 루프 회로.
  12. 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인을 발생하는 방법으로서,
    상기 입력 펄스 트레인을 수신기를 통해 통과시키는 단계와;
    상기 수신된 입력 펄스 트레인의 각각의 리딩 에지에 응답하여 제1 펄스를 생성하고, 상기 수신된 입력 펄스 트레인의 각각의 트레일링 에지에 응답하여 제2 펄스를 생성하는 단계를 포함하는데, 상기 제1 및 제2 펄스들의 리딩 에지는 동일한 에지 형태를 가지며;
    상기 출력 펄스 트레인을 생성하기 위해 가변 지연 라인을 통해 상기 제1 및 제2 펄스들을 제공하는 단계를 포함하는 것을 특징으로 하는 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인 발생 방법.
  13. 제 12항에 있어서, 상기 펄스 생성 단계는 상기 출력 펄스 트레인의 펄스들과 상기 수신된 입력 펄스 트레인의 펄스들 사이의 시간차에 응답하여 상기 가변 지연 라인을 위한 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인 발생 방법.
  14. 제 13항에 있어서, 상기 펄스 생성 단계는 상기 출력 펄스 트레인이 상기 입력 펄스 트레인의 리딩 에지들과 동시에 타이밍되는 리딩 에지들을 가진다는 표시가 제공될 때까지 상기 제1 및 제2 펄스들 중 단 하나만이 상기 수신기에서 상기 가변 지연 라인으로 통과하도록 하는 단계를 포함하는 것을 특징으로 하는 입력 펄스 트레인과 미리결정된 위상 관계를 가지는 출력 펄스 트레인 발생 방법.
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