DE102005036559B3 - Vorrichtung und Verfahren zur Synchronisation von Taktsignalen und Regelung des duty cycles des Taktsignals - Google Patents

Vorrichtung und Verfahren zur Synchronisation von Taktsignalen und Regelung des duty cycles des Taktsignals Download PDF

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Abstract

Die Erfindung betrifft eine Vorrichtung (1) zur Synchronisation eines Eingangs- (CLK) mit einem Ausgangstaktsignal (DQS) mit: DOLLAR A (a) einer ersten variablen, steuerbaren Verzögerungseinrichtung (6) zur Erzeugung des ersten Taktsignals (P¶dc¶) und mindestens eines zweiten Taktsignals (P¶1¶) aus einem der ersten Verzögerungseinrichtung (6) zugeleiteten Taktsignal (VDL_IN) und DOLLAR A (b) einer zweiten Verzögerungseinrichtung (17), welche die Eigenschaften der Verzögerung von das Ausgangstaktsignal (DQS) verarbeitenden Bauelementen nachbildet, sowie DOLLAR A (c) einer ersten Phasenvergleichseinrichtung (18) zur Ermittlung der Phase zwischen dem Eingangstaktsignal (CLK) und einem durch die zweite Verzögerungseinrichtung (17) verzögerten Taktsignal (FBCLK) und DOLLAR A (d) einer ersten Steuereinrichtung (20) zur Steuerung der Verzögerung des zweiten Taktsignals (P¶1¶) in der ersten Verzögerungseinrichtung (6) entsprechend der durch die erste Phasenvergleichseinrichtung (18) ermittelten Phase, DOLLAR A gekennzeichnet durch DOLLAR A (e) eine bistabile Kippstufe (4) zur Steuerung der Flanken des der ersten Verzögerungseinrichtung (6) zugeleiteten Taktsignals (VDL_IN), DOLLAR A (f) eine zweite Phasenvergleichseinrichtung (8) zur Ermittlung der Phase zwischen dem ersten, mittels der ersten Verzögerungseinrichtung (6) verzögerten Taktsignal (P¶dc¶) und dem Eingangstaktsignal (CLK) und DOLLAR A (g) eine zweite Steuereinrichtung (11) zur Steuerung der Verzögerung des ersten Taktsignals (P¶dc¶) entsprechend der durch die zweite ...

Description

  • Die Erfindung betrifft eine Vorrichtung und ein Verfahren zur Synchronisation eines Eingangstaktsignals mit einem Ausgangstaktsignal, insbesondere eine Vorrichtung zur Synchronisation eines in einem Halbleiterchip verwendeten Taktsignals mit einem vorgegebenen Taktsignal bei gleichzeitiger Regelung des duty-cycles des Taktsignals, bzw. eine Vorrichtung zur Synchronisation des intern in einem Halbleiterchip verwendeten Taktsignals mit einem von außen dem Halbleiterchip zugeleiteten Taktsignal, wobei gleichzeitig die Länge des duty-cycles des Taktsignals geregelt wird.
  • Bei Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie – z.B. auf CMOS-Technologie beruhenden – DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) werden Taktsignale zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten verwendet. Bei herkömmlichen Halbleiter-Bauelementen wird dabei üblicherweise ein auf einer Einzel-Leitung anliegendes und sogenanntes "single ended" Taktsignal CLK verwendet. Die Daten werden dann beispielsweise jeweils bei der ansteigenden Taktflanke des Einzel-Taktsignals CLK weitergeschaltet oder verarbeitet (oder alternativ z.B. jeweils bei der abfallenden Einzel-Taktsignal-Flanke).
  • Weiterhin sind aus dem Stand der Technik sogenannte DDR-Bauelemente, insbesondere DDR-DRAMs bekannt (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate). In DDR-Bauelementen nach dem Stand der Technik werden die Daten bei beiden Taktflanken verarbeitet, so dass die Daten sowohl bei der ansteigenden als auch bei der abfallenden Flanke des Taktsignals weitergeschaltet bzw. verarbeitet werden. Damit erfolgt in einem DDR-Bauelement die Weiterschaltung bzw. Verarbeitung der Daten häufiger bzw. schneller (insbesondere doppelt so häufig, bzw. doppelt so schnell), wie bei entsprechenden, herkömmlichen Bauelementen, bei denen die Verarbeitung bzw. Weiterleitung nur bei einer der Taktsignalflanken stattfindet.
  • Das solchen Bauelementen zugeführte Taktsignal weist eine sehr hohe Frequenz auf. Das Taktsignal kann daher zur Erhöhung der Störunempfindlichkeit einmal als Taktsignal CLK und parallel dazu als invertiertes Taktsignal bCLK auf einer weiteren Leitung dem Bauelement zugeleitet werden, so dass zwei Taktsignalleitungen an das Bauelement geführt werden.
  • Bei derartigen getakteten Systemen ist es zum einen wichtig, dass von dem Halbleiterbaustein abgegebene Signale immer mit gleicher Taktfrequenz wie das Eingangstaktsignal CLK ausgegeben werden, also mit gleicher Taktfrequenz wie das Eingangstaktsignal CLK an den Ausgängen des Halbleiterchips anliegen. Zum Anderen müssen die Signale zeitlich auch so mit dem Eingangstaktsignal CLK abgestimmt sein, dass die Flanken der Ausgangssignale mit den Flanken des Eingangstakts CLK zeitlich zusammenfallen, so dass die Signale für die weitere Verarbeitung in einem nachfolgenden Bauelement synchronisiert sind. Die Ausgangssignale eines solchen Bauelementes dürfen also keine Phasenverschiebung gegenüber dem zugeleiteten Eingangstaktsignal aufweisen. Zum anderen ist für DDR-Bauelemente notwendig, dass zwischen den Flanken des Taktsignals CLK bzw. bCLK möglichst gleichviel Zeit verstreicht, so dass beide Taktzustände – High und Low – gleich lang dauern. Der sogenannte „duty-cycle", der definiert ist als Verhältnis der Zeitdauer des positiven Signalanteils, also High, zur Taktlänge des Taktsignals, sollte demzufolge möglichst 50% betragen. Das in einem DDR-Halbleiterchip verwendete Taktsignal muss damit mit dem extern anliegenden Taktsignal CLK synchronisiert sein und weiterhin einen duty cycle von möglichst genau 50% aufweisen. Analog gilt dies für das invertierte Taktsignal bCLK.
  • Das oder die externen Taktsignale, also das Taktsignal CLK und das hierzu invertierte Taktsignal bCLK, wird bzw. werden von einem entsprechenden, mit dem Bauelement verbundenen, externen Taktsignal-Geber erzeugt. Zur gewünschten Synchronisation des in dem Halbleiterbauelement verwendeten Taktsignals DQS bzw. des invertierten Taktsignals bDQS mit den extern zugeleiteten Eingangstaktsignalen CLK bzw. bCLK ist die Verwendung einer Taktsignal-Synchronisationseinrichtung, beispielsweise einer sogenannten Delay-Locked-Loop (DLL), aus dem Stand der Technik bekannt. Eine solche DLL verzögert das extern zugeführte Taktsignal CLK bzw. bCLK so, dass diese Verzögerung zusammen mit der in dem nachfolgenden Halbleiterbaustein unvermeidlich auftretenden inhärenten Taktverzögerung bewirkt, dass die Flanken der Ausgangssignale des Halbleiterelements mit den Flanken des Taktsignals CLK bzw. bCLK synchronisiert sind und keine Phasenverschiebung aufweisen, also zeitlich zusammenfallen. Dabei werden bei Frequenzänderungen der Taktsignale CLK bzw. bCLK die in dem Halbleiterbauelement verwendeten Taktsignale DQS bzw. bDQS in der Verzögerung entsprechend nachgeregelt. Eine solche DLL Schaltung ist beispielsweise aus der EP 964 517 12 bekannt.
  • Eine Taktsignal-Synchronisationseinrichtung weist beispielsweise eine erste Verzögerungseinrichtung (delay chain) auf, der das externe Taktsignale CLK bzw. bCLK als Eingangssignal zugeleitet wird und dieses verzögert. Das Ausgangstaktsignal der Verzögerungseinrichtung wird – üblicherweise sowohl einem Off-chip-driver (OCD), jedenfalls auch – einem Feedback-Delay Element zugeführt. In dem Feedback-Delay Element sind die Verzögerungseigenschaften des Halbleiterbauelements nachgebildet, welches im Signalweg des Ausgangstaktsignals der Vorrichtung nachfolgt und für welches das Eingangstaktsignal CLK synchronisiert werden soll. Das Feedback-Delay Element ist somit eine zweite Verzögerungseinrichtung und verzögert das ihr zugeführte Signal – idealerweise – so wie das Halbleiterbauelement, welches das Ausgangssignal der Vorrichtung als Taktsignal erhält. Das Ausgangssignal (FB) des Feedback-Delay Elements wird einem Phasenvergleichselement, beispielsweise einem Komparator bzw. Phasendetektor als Eingangssignal zugeleitet, welcher das Signal FB mit dem Eingangstaktsignal CLK vergleicht. Das Ausgangssignal des Phasenvergleichselements, welches die Phasenverschiebung zwischen den Signalen FB und CLK beschreibt wird einem Steuerelement zugeführt, welches über ein entsprechendes Steuersignal die in dem ersten Verzögerungselement (delay chain) bewirkte Verzögerung auf den gewünschten Wert einregelt. Eilt die Phase des FB Signals dem CLK Signal voraus, so bewirkt das Steuerelement über ein Inkrement-Signal eine schrittweise Vergrößerung der Verzögerung. Analog bewirkt das Steuerelement mit Hilfe eines an das erste Verzögerungselement signalisierten Dekrement-Signals die Verringerung der Verzögerung, falls das FB Signal dem CLK Signal in der Phase hinterher läuft. Dieser Regelkreis der Delay Locked Loop (DLL) bewirkt damit, dass das von dem OCD abgegebene Signal gegenüber dem Eingangstaktsignal – wie oben beschrieben und gewünscht – verzögert ist. Eine solche – in ihrer Funktionsweise stark verkürzt dargestellte – Taktsignal-Synchronisationseinrichtung weist jedoch den Nachteil auf, dass der duty cycle des Ausgangstaktsignals nicht verändert wird, sondern denjenigen Wert aufweist, den das der Vorrichtung zugeleitete Eingangstaktsignal CLK aufweist.
  • Aus dem Stand der Technik sind zur Anpassung des duty cycle beispielsweise Schaltungen bekannt, die in Reihe zu einer Taktsignal-Synchronisationseinrichtung, also einer DLL, in den Pfad eines Taktsignals geschaltet werden. Eine solche von der Anpassung der Verzögerung separate Anpassung des duty cycles weist jedoch gegenüber einer Kombination in einer Schaltung Nachteile auf. Bei einer Integration eines sogenannten Duty Cycle Correctors (DCC) in eine DLL könnten beispielsweise mindestens die zur Pegelanpassung notwendigen Ein- und Ausgangsstufen gemeinsam verwendet werden.
  • In der US 2003/0067015 A1 und der Entgegenhaltung Chunseok Jeong et al.: «Digital delay locked loop with open-loop digital duty cycle corrector for 1,2Gb/s/pin double data rate SDRAM» in: Proceeding of the 30th European Solid-State Circuits Conference 2004, ESSCIRC 2004, September 2004, S. 379–382 sind Beispiele für Verzögerungsregelschleifen zur Synchronisation von Eingangstaktsignalen gezeigt, bei denen schaltungstechnische Maßnahmen vorgesehen sind, mit denen das Tastverhältnis (bzw. der duty cycle) von Taktsignalen geregelt wird.
    •
  • Die Aufgabe der Erfindung besteht darin, eine neuartige Vorrichtung und ein neuartiges Verfahren zur Synchronisation von Taktsignalen vorzuschlagen, insbesondere eine Vorrichtung und ein Verfahren, mit denen die aus dem Stand der Technik bekannten Nachteile – zumindest teilweise – vermieden werden.
  • Die Erfindung erreicht dieses und andere Ziele durch den Gegenstand der Ansprüche 1 und 9.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem Grundgedanken der Erfindung wird eine Vorrichtung zur Synchronisation eines Eingangs- mit einem Ausgangstaktsignal vorgeschlagen, mit:
    • (a) einer ersten variablen, steuerbaren Verzögerungseinrichtung zur Erzeugung eines ersten Taktsignals und mindestens eines zweiten Taktsignals aus einem der ersten Verzögerungseinrichtung zugeleiteten Taktsignal, und
    • (b) einer zweiten Verzögerungseinrichtung, welche die Eigenschaften der Verzögerung von das Ausgangstaktsignal verarbeitenden Bauelementen nachbildet, sowie
    • (c) einer ersten Phasenvergleichseinrichtung zur Ermittlung der Phase zwischen dem Eingangstaktsignal und einem durch die zweite Verzögerungseinrichtung verzögerten Taktsignal, und,
    • (d) einer ersten Steuereinrichtung zur Steuerung der Verzögerung des zweiten Taktsignals in der ersten Verzögerungseinrichtung entsprechend der durch die erste Phasenvergleichseinrichtung ermittelten Phase, gekennzeichnet durch,
    • (e) eine bistabile Kippstufe zur Steuerung der Flanken des der ersten Verzögerungseinrichtung zugeleiteten Taktsignals,
    • (f) eine zweite Phasenvergleichseinrichtung zur Ermittlung der Phase zwischen dem ersten, mittels der ersten Verzögerungseinrichtung verzögerten Taktsignal und dem Eingangstaktsignal und
    • (g) eine zweite Steuereinrichtung zur Steuerung der Verzögerung des ersten Taktsignals entsprechend der durch die zweite Phasenvergleichseinrichtung ermittelten Phase.
  • In vorteilhafter Weise wird mit einer solchen Vorrichtung zum einen die Länge des duty cycles geregelt, zum Anderen wird das erste Signal, welches denselben duty cycle wie das zweite Signal aufweist, mit der gewünschten Verzögerung beaufschlagt.
    •
  • Im Folgenden wird die Erfindung anhand des in den Zeichnungen dargestellten Ausführungsbeispiels näher erläutert. Es zeigen:
  • 1 eine schematische Darstellung einer erfindungsgemäßen Vorrichtung;
  • 2 eine schematische Darstellung der in 1 verwendeten ersten Verzögerungseinrichtung;
  • 3 eine schematische Darstellung der Taktsignale bei der Korrektur des duty cycles;
  • 4 eine schematische Darstellung der Signalabgriffe in der ersten Verzögerungseinrichtung.
  • 1 zeigt eine erfindungsgemäße Synchronisationsvorrichtung 1, der ein Taktsignal CLK und ein invertiertes oder differentielles Taktsignal bCLK über einen sogenannten Input Receiver 2 zugeleitet werden. Der Input Receiver 2 erzeugt aus den zugeführten Taktsignalen CLK bzw. bCLK ein Referenztaktsignal REFCLK, welches in der Spannung den Erfordernissen der Synchronisationsvorrichtung 1 angepasst ist.
  • Das Taktsignal REFCLK wird über eine Leitung 3 auf den Set-Eingang einer bistabilen Kippstufe 4 geführt. Die bistabile Kippstufe kann beispielsweise ein Flipflop sein. Das Ausgangssignal der bistabilen Kippstufe 4 wird damit durch eine ansteigende Flanke des Referenztaktsignals REFCLK auf High- Pegel gesetzt, so dass die bistabile Kippstufe 4 die ansteigende Flanke des Taktsignals REFCLK durchleitet. Das Ausgangssignal der bistabilen Kippstufe 4 wird über die Leitung 5 als Eingangssignal VDL_IN einer ersten Verzögerungseinrichtung 6, einer sogenannten Variablen Delay Line, zugeführt. Der High-Pegel des Eingangssignals VDL_IN der ersten Verzögerungseinrichtung 6 bleibt solange in dem Zustand High, bis dieser über ein Signal, welches an dem Reset-Eingang der bistabilen Kippstufe 4 anliegt, auf Low gesetzt wird. Ein solches Signal kann beispielsweise eine ansteigende Signalflanke sein.
  • Die Verzögerungseinrichtung 6 weist mindestens zwei, im vorliegenden Ausführungsbeispiel drei Ausgänge auf, an denen drei synchronisierte Signale P1, P2, Pdc anliegen. Da die Ausgangssignale P1, P2 und Pdc von demselben Eingangssignal VDL_IN abgeleitet und nur mit verschiedenen Verzögerungen T1, T2, Tdc abgegriffen werden, weisen die Signale P1, P2, Pdc dieselbe Frequenz und denselben duty-cylce auf.
  • Das von der Verzögerungseinrichtung 6 bereitgestellte Signal Pdc wird über eine Leitung 7 auf den Reset-Eingang der bistabilen Kippstufe 4 geleitet, so dass eine ansteigende Flanke des Referenztaktsignals REFCLK in der ersten Verzögerungseinrichtung 6 um einen ersten Verzögerungswert Tdc verzögert wird und anschließend, nachdem die ansteigende Flanke das erste Verzögerungselement 6 durchlaufen hat, über den RESET-Eingang der bistabilen Kippstufe 4 das Eingangssignal VDL_IN der ersten Verzögerungseinrichtung 6 auf Low-Pegel setzt. Über diesen Verzögerungswert Tdc kann damit gesteuert werden, wie lange der High-Pegel des Eingangssignals VDL_IN der ersten Verzögerungseinrichtung 4 dauert. Dabei ist zu beachten, dass die gesamte Dauer des High-Pegels des VDL_IN Signals die Summe des Verzögerungswertes Tdc und der inhärenten Signalverzögerung durch die bistabile Kippstufe 4 ist.
  • Das Signal Pdc wird weiterhin einer Phasenvergleichseinrichtung 8 zugeführt, die ein Komparator sein kann, und die über die Leitung 9 das Referenztaktsignal REFCLK als Eingangssignal erhält. Die Phasenvergleichseinrichtung 8 ermittelt die Phase, also die Zeitdauer, zwischen der fallenden Flanke des Signals Pdc und der ansteigenden Flanke des Referenztaktsignals REFCLK und generiert ein entsprechendes Signal, welches über die Leitung 10 an eine Steuereinrichtung 11 geleitet wird. Basierend auf diesem Signal ermittelt die Kontrolleinrichtung 11 ein Steuersignal CTRLdc und leitet dieses über die Leitung 12 zu der ersten Verzögerungseinrichtung 6. Mittels des Steuersignals CTRLdc bewirkt die Steuereinrichtung 11 eine Verlängerung der Verzögerungszeit Tdc, falls die fallende Flanke des Signals Pdc zeitlich vor der nächsten steigenden Flanke des Referenztaktsignals REFCLK liegt. Folgt die fallende Flanke des Signals Pdc dem Referenztaktsignal REFCLK, so bewirkt die Steuereinrichtung 11 entsprechend eine Verkürzung der Verzögerungszeit Tdc. Auf diese Weise wird über die Regelung der Verzögerungszeit Tdc die Dauer des duty cycle des Signals VDL_IN so geregelt, dass dieser 50% beträgt.
  • Eine Änderung des Referenztakts REFCLK würde zunächst eine Abweichung des duty cycle Wertes von 50% bewirken. Bei einer Erhöhung der Frequenz CLK bzw. bCLK und einem daraus resultierenden höheren Referenztakt REFCLK würde die nächste steigende Flanke des Referenztaktsignals REFCLK zeitlich vor der fallenden Flanke des Signals Pdc liegen. Dieses zeitliche Auseinanderlaufen der Flanken würde jedoch durch ein entsprechendes Steuersignal CTRLdc der Steuereinrichtung 11, welche eine Verkürzung der Verzögerungszeit Tdc bewirkt, verhindert werden. Entsprechend wird bei einer Verringerung der Frequenz des ersten Taktsignals CLK bzw. bCLK die Verzögerungszeit Tdc vergrößert, so dass in beiden Fällen der Frequenzänderung der duty cycle Wert nachgeregelt wird.
  • Die erste Verzögerungseinrichtung 6 erzeugt aus dem Eingangssignal VDL_IN die Taktsignale P1 und P2, die auf den Leitungen 13 bzw. 14 geleitet werden. Das Taktsignal P1 wird aus dem Signal VDL_IN durch eine Verzögerung T1 abgeleitet, das Taktsignal P2 wird analog mit einer Verzögerung von T2 aus VDL_IN abgeleitet, so dass beide Taktsignale P1, P2 den gleichen duty cycle wie das Signal VDL_IN aufweisen, gegenüber diesem jedoch um die Verzögerungszeit T1 bzw. T2 verzögert sind.
  • Eines der Taktsignale P1, P2 wird über einen Multiplexer 15 als Signal Delayed CLocK (DCLK) weitergeleitet und über die Leitung 16 einer zweiten Verzögerungseinrichtung 17, einem sogenannten Feedback Delay, zugeleitet. Die zweite Verzögerungseinrichtung 17, die einstellbar ist, verzögert das zugeführte Signal DCLK um die Zeitspanne, um die das aus der Vorrichtung austretende Ausgangstaktsignal DQ bzw. DQS in den nachfolgenden, hier nicht dargestellten Bauelementen, und um die inhärente Verzögerung des Input Receivers 2 und des Output Drivers 24 verzögert wird. Das Ausgangssignal FeedBack CLocK (FBCLK) ist damit gegenüber dem ersten Taktsignal CLK bzw. bCLK um die Zeitspanne verzögert, wie beim Austritt aus dem im Signalpfad des Ausgangstaktsignals DQ nachfolgenden, hier nicht dargestellten Halbleiterbaustein.
  • Mittels der Phasenvergleichseinrichtung 18, die das Referenztaktsignal REFCLK und das Signal FBCLK als Eingangssignale erhält, wird die zeitliche Lage, also die Phasenlage, der beiden Signale REFCLK und FBCLK zueinander ermittelt und über die Leitung 19 an die Steuereinrichtung 20 geführt. Die Steuereinrichtung 20 steuert über die Steuersignale CTRL1 und CTRL2 die Länge der Verzögerungswerte T1 und T2 und damit wie lange die Signale P1 bzw. P2 gegenüber dem VDL_IN Signal verzögert werden. Die Verzögerungswerte T1 und T2 werden dabei schrittweise so lange verändert, bis gleiche Signalflanken der Signale REFCLK und FBCLK zeitlich aufeinander fallen. Die Signale P1 und P2 werden so in an sich bekannter Weise gegenüber dem ersten Taktsignal CLK bzw. bCLK um die gewünschte Zeitdauer T1 bzw. T2 verzögert.
  • Die Taktsignale P1 und P2 sind gegenüber dem Signal VDL_IN um den gleichen Bruchteil eines Taktes, nicht jedoch um die gleiche Anzahl an ganzen Taktzyklen verzögert. Eines der Signale P1 oder P2 ist demzufolge um eine ganze Anzahl von Taktzyklen gegenüber dem anderen verzögert. Prinzipiell können daher beide Signale P1, P2 als DCLK Signal ausgewählt werden. In der Praxis wird jedoch dasjenige Signal gewählt, welches in der ersten Verzögerungseinrichtung 6 weniger verzögert wurde und aufgrund der geringeren Anzahl an durchlaufenen Verzögerungselementen weniger verzerrt ist.
  • Die Taktsignale P1 und P2 werden einer Phasenvergleichseinrichtung 21 zugeleitet. Wird bei der Regelung der Verzögerung T1 oder T2 eine Grenze der ersten Verzögerungseinrichtung erreicht, so kann mit Hilfe dieser Phasenvergleichseinrichtung 21 ermittelt werden, an welchem anderen, neuen und um mindestens einen Taktzyklus verschobenen Punkt der ersten Verzögerungseinrichtung 6 das entsprechende Signal P1 oder P2 zukünftig abzugreifen ist. Über den Multiplexer 15 kann hierbei auf das jeweils andere Taktsignal, also P2 oder P1, als DCLK Signal umgeschaltet werden.
  • Schließlich weist die Vorrichtung noch einen sogenannten Output Driver 24 auf, der das DCLK Signal in der Spannung entsprechend den Anforderungen der in dem Signalpfad des Ausgangstaktsignals DQ nachfolgenden Bauelemente anpasst.
  • Die Vorrichtung ermöglicht damit zum einen eine Anpassung des duty cycle des Ausgangstaktsignals DQ, zum anderen die gewünschte Verzögerung und Synchronisation des Ausgangstaktsignals DQ, so dass die Ausgangssignale der in dem Signalpfad des Ausgangstakts nachfolgenden Bauelemente gleichphasig zu dem Eingangstaktsignal CLK bzw. bCLK sind.
  • 2 zeigt eine schematische Darstellung einer sogenannten Variable Delay Line, wie sie als erste Verzögerungseinrichtung 6 in 1 verwendet werden kann. Die Verzögerungseinrichtung 6 weist eine Reihenschaltung von Verzögerungselementen 22 auf, die das von der linken Seite zugeleitete Taktsignal CK um – idealerweise – jeweils die gleiche Zeitdauer verzögern. Für jedes der verzögerten Taktsignale P1, P2 und Pdc werden jeweils zwei oder mehr Signale zwischen den Verzögerungselementen 22 an Abgreifstellen 25 abgegriffen. Die Abgreifstellen 25 können dabei entsprechend der Steuersignale CTRL1, CTRL2 sowie CTRLdc über die Multiplexer 23 auf die Signalleitungen P1a, P1b und P2a, P2b sowie Pdca, Pdcb geschaltet werden, so dass der Betrag der zeitlichen Verzögerung für jede Signalleitung steuerbar ist. Zur Generierung eines Taktsignals P1, P2 bzw. Pdc aus den abgegriffenen Signalen werden immer zwei Leitungen 26 mit verschiedenen Abgreifstellen 25 über die Schaltzustände der Multiplexer 23 ausgewählt. Das für ein Taktsignal P1, P2 bzw. Pdc abgegriffe ne Paar an Signalen wird dann jeweils einem in dieser Zeichnung nicht dargestellten Phaseninterpolator zugeführt, der aus den zugeführten Signalen ein zwischen den Flanken liegendes Signal P1, P2 bzw. Pdc generiert und der damit die Auflösung der Verzögerungskette erhöht.
  • 3 zeigt eine schematische Darstellung des zeitlichen Verlaufs des Referenztaktsignals REFCLK und des Signals Pdc zu den Zeitpunkten t1, t2 und t3.
  • Das Referenztaktsignal REFCLK ist zu allen Zeitpunkten unverändert. Dieses ist daher hier nur einmal dargestellt. Zur Verdeutlichung ist in diesem Beispiel der High Level des Referenztaktsignals sehr kurz, so dass der duty cycle des Signals Pdc erheblich weniger als die gewünschten 50% beträgt. Die gestrichelten Pfeile zeigen an, welche Signalflanke von welcher eines anderen Signals abgeleitet ist.
  • Der Zeitpunkt t = t1 zeigt den Einschaltzeitpunkt. Zu diesem Zeitpunkt wird das Signal VDL_IN nur wenig durch die erste Verzögerungseinrichtung 6 verzögert. Der Verzögerungswert Tdc ist nahezu Null. Die steigende Flanke des Taktsignals VDL_IN ist gegenüber der steigenden Flanke des Referenztaktsignals REFCLK um eine sehr kleine Zeitspanne verzögert – also nach rechts verschoben –, die durch die inhärente Verzögerung der bistabilen Kippstufe 4 bewirkt ist. Die steigende Flanke des Signals Pdc ist die durch die erste Verzögerungseinrichtung 6 geleitete steigende Flanke des VDL_IN Signals. Die fallende Flanke des VDL_IN Signals wird durch die Leitung des Signals Pdc auf den RESET-Eingang der bistabilen Kippstufe 4 bewirkt. Die steigende Flanke des Signals Pdc bewirkt, das die bistabile Kippstufe 4 ihren Ausgangspegel – zurück – auf Low setzt und damit die fallende Flanke des VDL_IN Signals bewirkt.
  • Diese fallende Flanke des VDL_IN Signals durchläuft – ebenso wie die steigende Flanke – die erste Verzögerungseinrichtung 6. Die steigende Flanke des nächsten Taktzyklus wird dann wieder durch die steigende Flanke des Referenztaktsignals REFCLK bewirkt, sobald diese dem Set-Eingang der bistabilen Kippstufe 4 zugeleitet wird.
  • Zum Zeitpunkt t2 ist die Verzögerung Tdc bereits auf einen größeren Wert geregelt, so dass die steigende Flanke des Signals Pdc gegenüber der steigenden Flanke des Signals VDL_IN erst nach einer – im Vergleich zum Zeitpunkt t1 – längeren Verzögerung aus der ersten Verzögerungseinrichtung 6 austritt. Sobald jedoch die steigende Flanke des Signals Pdc die erste Verzögerungseinrichtung 6 durchlaufen hat und damit am Reset-Eingang der bistabilen Kippstufe 4 anliegt, bewirkt dies wieder die fallende Flanke des Signals VDL_IN. Die geringe Verzögerung zwischen der steigenden Flanke des Signals Pdc und der fallenden Flanke des Signals VDL_IN bleibt unverändert, da diese die inhärente Verzögerung der bistabilen Kippstufe 4 ist. Die fallende Flanke des VDL_IN wird nun mit demselben Wert Tdc wie die steigende Flanke in der ersten Verzögerungseinrichtung 6 verzögert und ist nach dieser Zeitdauer Tdc die fallende Flanke im Signal Pdc.
  • Zum Zeitpunkt t3 ist die Verzögerungszeit Tdc schrittweise soweit erhöht worden, dass die fallende Flanke des Signals Pdc zeitgleich zur steigenden Flanke des Referenztakts REFCLK ist. Der Verzögerungswert Tdc weist nun den gewünschten Betrag auf.
  • 4 zeigt eine schematische Darstellung der Signalabgriffe in der ersten Verzögerungseinrichtung 6 mit Bezug auf das Referenzsignal REFCLK bei drei verschieden Situationen. Jedes Kästchen symbolisiert dabei ein Verzögerungselement 22 der ersten Verzögerungseinrichtung 6. Die Bezeichnungen in den Kästchen symbolisieren die Abgriffe für die jeweiligen Signale P1, P2 und Pdc.
  • 4a zeigt den eingeregelten Zustand bei konstanter Taktfrequenz f1. Das Signal P1 wird nach einem, das Signal Pdc nach drei und das Signal P2 wird nach 7 Verzögerungselementen 22 abgegriffen. Dieser Zustand entspricht dem in 2 dargestellten, in dem ebenso das Signal P1 nach einem, das Signal Pdc nach drei und das Signal P2 nach 7 Verzögerungselementen abgegriffen wird. Wie hier dargestellt, beträgt die Verzögerung des Signals P2 gegenüber P1 genau eine Taktlänge.
  • 4b zeigt einen eingeregelten Zustand bei einer konstanten Taktfrequenz f2, die erheblich höher als die Taktfrequenz f1 ist. Aufgrund der höheren Frequenz f2 sind die Verzögerungen aller Signale geringer als bei der niedrigeren Frequenz f1. Insbesondere die Verzögerung Tdc des Signals Pdc, die maßgeblich den duty cycle vorgibt, ist verringert und damit der erhöhten Frequenz und der daraus resultierenden kürzeren Taktdauer angepasst. Die Verzögerung des Signals P2 gegenüber dem Signal P1 beträgt ebenso – wie bei der geringeren Taktfrequenz f1 – genau einen Takt und ist wegen der höheren Frequenz und der daraus resultierenden kürzeren Taktdauer – im Vergleich zu der entsprechenden Verzögerung bei niedrigerer Frequenz – kleiner.
  • 4c zeigt einen eingeregelten Zustand bei einer Taktfrequenz f3, die geringfügig höher als die Frequenz f2 ist. Zur Anpassung der Verzögerung des Taktsignals P1 an die – gegenüber der Frequenz f2 – verkürzte Taktdauer muss das Taktsignal weniger verzögert werden, so dass das Taktsignal P1 an einem in der ersten Verzögerungseinrichtung 6 früher liegenden Abgriff zwischen zwei Verzögerungselementen abgegriffen werden muss. Da das Taktsignal P1 jedoch bereits bei der Frequenz f2 nach einem Verzögerungselement 22 abgegriffen wurde – siehe 4b – führt die Erhöhung der Taktfrequenz dazu, dass der Abgriff des Taktsignals P1 nicht weiter auf eine geringere Verzögerung verändert werden kann. Dieser sogenannte Underflow führt dazu, dass das Taktsignal P2, dessen Abgriff an die geringere Taktdauer angepasst wurde, mittels des Multiplexers als Taktsignal DCLK geschaltet wird.
  • Mittels der Phasenvergleichseinrichtung 21 und der Steuereinrichtung 20 wird dann für den Abgriff des Taktsignals P1 ein neuer Abgreifpunkt in der ersten Verzögerungseinrichtung 6 ermittelt, der eine größere Verzögerung T1 aufweist als der Abgriff des Taktsignals P2, wobei die Verzögerung ein ganzes Vielfaches der Taktdauer beträgt.
  • Würde dann im Falle einer weiteren Erhöhung der Taktfrequenz nochmals ein Underflow auftreten, so dass die Verzögerung für das Taktsignal P2 nicht weiter verringert werden könnte, so könnte dann das Taktsignal P1 über den Multiplexer 15 als Taktsignal DCLK geschaltet werden.
  • Die erfindungsgemäße Vorrichtung bietet damit die Funktion einer Delay Locked Loop zur Synchronisation eines Eingangstaktsignals CLK mit einem Ausgangstaktsignal DQS bei gleichzeitiger Regelung des duty cycles des Ausgangstaktsignals DQS auf 50%.
    • 1
    Taktsignal-Synchronisationsvorrichtung
    2
    Input-Receiver
    3
    Leitung
    4
    bistabile Kippstufe
    5
    Leitung
    6
    erste Verzögerungseinrichtung
    7
    Leitung
    8
    Phasenvergleichseinrichtung
    9
    Leitung
    10
    Leitung
    11
    Steuereinheit
    12
    Leitung
    13
    Leitung
    14
    Leitung
    15
    Multiplexer
    16
    Leitung
    17
    Verzögerungseinrichtung
    18
    Phasenvergleichseinrichtung
    19
    Leitung
    20
    Steuereinheit
    21
    Phasenvergleichseinrichtung
    22
    Verzögerungselement
    23
    Multiplexer
    24
    Output Driver
    25
    Abgreifstelle
    26
    Leitung

Claims (12)

  1. Vorrichtung (1) zur Synchronisation eines Eingangs(CLK) mit einem Ausgangstaktsignal (DQS) mit: (a) einer ersten variablen, steuerbaren Verzögerungseinrichtung (6) zur Erzeugung eines ersten Taktsignals (Pdc) und mindestens eines zweiten Taktsignals (P1) aus einem der ersten Verzögerungseinrichtung (6) zugeleiteten Taktsignal (VDL_IN), und (b) einer zweiten Verzögerungseinrichtung (17), welche die Eigenschaften der Verzögerung von das Ausgangstaktsignal (DQS) verarbeitenden Bauelementen nachbildet, sowie (c) einer ersten Phasenvergleichseinrichtung (18) zur Ermittlung der Phase zwischen dem Eingangstaktsignal (CLK) und einem durch die zweite Verzögerungseinrichtung (17) verzögerten Taktsignal (FBCLK), und (d) einer ersten Steuereinrichtung (20) zur Steuerung der Verzögerung des zweiten Taktsignals (P1) in der ersten Verzögerungseinrichtung (6) entsprechend der durch die erste Phasenvergleichseinrichtung (18) ermittelten Phase, gekennzeichnet durch, (e) eine bistabile Kippstufe (4) zur Steuerung der Flanken des der ersten Verzögerungseinrichtung (6) zugeleiteten Taktsignals (VDL_IN), (f) eine zweite Phasenvergleichseinrichtung (8) zur Ermittlung der Phase zwischen dem ersten, mittels der ersten Verzögerungseinrichtung (6) verzögerten Taktsignal (Pdc) und dem Eingangstaktsignal (CLK) und (g) eine zweite Steuereinrichtung (11) zur Steuerung der Verzögerung des ersten Taktsignals (Pdc) entsprechend der durch die zweite Phasenvergleichseinrichtung (8) ermittelten Phase.
  2. Vorrichtung (1) nach Anspruch 1, wobei das Eingangstaktsignal (CLK) oder ein davon abgeleitetes Signal (REFCLK) auf den Set-Eingang, das erste Taktsignal (Pdc) auf den Reset-Eingang der bistabilen Kippstufe (4) geleitet ist, und deren Ausgangssignal (VDL_IN) oder ein davon abgeleitetes Signal der ersten Verzögerungseinrichtung (6) als Eingangssignal (VDL_IN) zugeleitet ist.
  3. Vorrichtung (1) nach einem der vorstehenden Ansprüche, wobei die erste Verzögerungseinrichtung (6) ein drittes Taktsignal (P2) erzeugt, und mittels eines Multiplexers (15) das zweite (P1) oder das dritte (P2) Taktsignal der ersten Verzögerungseinrichtung (6) als Eingangssignal der zweiten Verzögerungseinrichtung (17) und gleichzeitig als Ausgangstaktsignal (DQS) geschaltet ist.
  4. Vorrichtung (1) nach Anspruch 3, wobei das zweite und das dritte Taktsignal (P1, P2) einer dritten Phasenvergleichseinrichtung (21) zugeleitet sind, deren Ausgangssignal einer dritten Steuereinrichtung (20) zur Steuerung der Verzögerung des zweiten Taktsignals (P1) gegenüber dem dritten Taktsignal (P2) in der ersten Verzögerungseinrichtung (6) zugeleitet ist.
  5. Vorrichtung (1) nach einem der vorhergehenden Ansprüche, die weiterhin eine Eingangsvorrichtung (2) zur Anpassung des Signalpegels des Eingangstaktsignals (CLK) aufweist.
  6. Vorrichtung (1) nach einem der vorstehenden Ansprüche, die weiterhin eine Ausgangseinrichtung (14) zur Pegelanpassung des Ausgangstaktsignals (DQS) an die im Signalpfad des Ausgangstaktsignals (DQ) nachfolgenden Bauelemente aufweist.
  7. Vorrichtung (1) nach einem der vorstehenden Ansprüche, wobei die erste Verzögerungseinrichtung (6) eine tapped delay line mit Signalabgriffen für drei Paare von Taktsignalen ist.
  8. Vorrichtung (1) nach Anspruch 7, wobei die tapped delay line für jedes Paar von Taktsignalen einen Phaseninterpolator zur Erzeugung eines Signals aufweist, welches zeitlich zwischen den Phasen eines Taktsignalpaares liegt.
  9. Verfahren zur Synchronisation eines Eingangstaktsignals (CLK) mit einem Ausgangstaktsignal (DQS), mit folgenden Verfahrensschritten: Ableiten eines aus dem Eingangstaktsignal (CLK) ersten abgeleiteten Taktsignals (Pdc), Ableiten des Aungangstaktsignals (DQS) aus dem aus dem Eingangstaktsignal (CLK) abgeleiteten ersten Taktsignal (Pdc) durch Verzögern mit einer zweiten steuerbaren Verzögerungszeit (T1, T2) mittels einer steuerbaren Verzögerungseinrichtung (6), dadurch gekennzeichnet, dass jeweils erste Flanken des aus dem Eingangstaktsignal ersten abgeleiteten Taktsignals (Pdc) mit einer ersten variablen, steuerbaren Verzögerungszeit (Tdc) in der Verzögerungseinrichtung (6) verzögerte Flanken des Eingangstaktsignals sind, und dass jeweils zweite, zu den ersten Flanken inverse Flanken des ersten abgeleiteten Taktsignals (Pdc) durch das Austreten der ersten Flanken des ersten abgeleiteten Taktsignals (Pdc) aus der Verzögerungseinrichtung (6) ausgelöst werden, und dass die erste Verzögerungszeit (Tdc) so bestimmt wird, dass die jeweils zweiten Flanken des ersten abgeleiteten Taktsignals (Pdc) mit jeder zweiten Flanke des Eingangstaktsignals (CLK) zeitlich zusammenfallen.
  10. Verfahren nach Anspruch 9, wobei das Eingangstaktsignal (CLK) auf den einen Eingang einer bistabilen Kippstufe (4) geleitet ist und das Auslösen der jeweils zweiten Flanken des ersten abgeleiteten Taktsignals dadurch bewirkt wird, dass das aus der Verzögerungseinrichtung (6) austretende erste abgeleitete Taktsignal (Pdc) auf den anderen Eingang der bistabilen Kippstufe (4) geleitet wird und deren Ausgangssignal das Eingangssignal (VDL_IN) der Verzögerungseinrichtung (6) ist.
  11. Verfahren nach einem der vorstehenden Ansprüche 9 oder 10, wobei die Verzögerung (Tdc) des ersten abgeleiteten Taktsignals (Pdc) durch einen Phasenvergleich zwischen dem Eingangstaktsignal (CLK) und dem aus der Verzögerungseinrichtung (6) austretenden ersten abgeleiteten Taktsignal (Pdc) ermittelt wird.
  12. Verfahren nach einem der vorstehenden Ansprüche 9 bis 11, wobei von dem ersten abgeleiteten Taktsignal (Pdc) ein zweites (P1) und ein drittes Taktsignal (P2) durch Verzögern mit einer zweiten oder dritten steuerbaren Verzögerungszeit (T1, T2) mittels der steuerbaren Verzögerungseinrichtung (6) abgeleitet werden, wobei sich die zweite und dritte Verzögerungszeit (T1, T2) um ein ganzes Vielfaches einer Taktzeit unterscheiden, und wobei mittels eines Multiplexers (15) das zweite (P1) oder dritte Taktsignal (P2) als Ausgangstaktsignal (DQS) geschaltet wird.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7443941B2 (en) * 2003-01-22 2008-10-28 Rambus Inc. Method and system for phase offset cancellation in systems using multi-phase clocks
WO2005038468A1 (en) * 2003-09-22 2005-04-28 Brother International Corporation A method and apparatus for sensing applied forces
KR100693895B1 (ko) * 2005-08-16 2007-03-12 삼성전자주식회사 위상동기루프 회로를 구비한 클럭 체배기
KR100954117B1 (ko) * 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
US8253454B2 (en) * 2007-12-21 2012-08-28 Realtek Semiconductor Corp. Phase lock loop with phase interpolation by reference clock and method for the same
KR100937949B1 (ko) * 2008-04-30 2010-01-21 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100958811B1 (ko) * 2008-09-02 2010-05-24 주식회사 하이닉스반도체 지연고정루프회로
JP2010088108A (ja) * 2008-09-08 2010-04-15 Elpida Memory Inc Ｄｌｌ回路及びその制御方法
US7936198B2 (en) * 2008-12-30 2011-05-03 International Business Machines Corporation Progamable control clock circuit for arrays
US7839195B1 (en) 2009-06-03 2010-11-23 Honeywell International Inc. Automatic control of clock duty cycle
US8665665B2 (en) * 2011-03-30 2014-03-04 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
JP5862471B2 (ja) * 2012-06-14 2016-02-16 富士通株式会社 クロック生成回路
KR102240275B1 (ko) * 2014-12-01 2021-04-14 삼성전자주식회사 지연 고정 루프 및 이를 포함하는 메모리 장치
KR102469133B1 (ko) * 2018-03-07 2022-11-22 에스케이하이닉스 주식회사 지연 회로
EP3803872A4 (de) 2018-05-29 2022-03-09 Micron Technology, Inc. Vorrichtungen und verfahren zum einstellen eines tastverhältniseinstellers zur verbesserung des tastverhältnisses
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
KR20200116810A (ko) * 2019-04-02 2020-10-13 에스케이하이닉스 주식회사 지연 제어 회로 및 이를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0964517A2 (de) * 1998-06-09 1999-12-15 Siemens Aktiengesellschaft Verzögerungsregelschleife
US20030067015A1 (en) * 2001-10-09 2003-04-10 Drexler Adrian J. Dual-phase delay-locked loop circuit and method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127866A (en) * 1999-01-28 2000-10-03 Infineon Technologies North America Corp. Delay-locked-loop (DLL) having symmetrical rising and falling clock edge type delays
JP2001075671A (ja) * 1999-09-08 2001-03-23 Nec Corp 位相補償回路
US6642760B1 (en) * 2002-03-29 2003-11-04 Rambus, Inc. Apparatus and method for a digital delay locked loop
US7199625B1 (en) * 2005-09-20 2007-04-03 Infineon Technologies Ag Delay locked loop structure providing first and second locked clock signals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0964517A2 (de) * 1998-06-09 1999-12-15 Siemens Aktiengesellschaft Verzögerungsregelschleife
US20030067015A1 (en) * 2001-10-09 2003-04-10 Drexler Adrian J. Dual-phase delay-locked loop circuit and method

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Chunseok Jeong et al. "Digital delay locked loop with open-loop digital duty cycle corrector for 1,2 Gb/s/pin double data rate SDRAM" IN: Proc. of the 30·th· European Solid-State Circuits Conf. 2004, ESSCIRC 2004, Sept. 2004, S. 379-382 *
Chunseok Jeong et al. "Digital delay locked loop with open-loop digital duty cycle corrector for 1,2 Gb/s/pin double data rate SDRAM" IN: Proc. of the 30th European Solid-State Circuits Conf. 2004, ESSCIRC 2004, Sept. 2004, S. 379-382

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US20070182470A1 (en) 2007-08-09

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