DE10241928B4 - Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung und Halbleiterspeichereinrichtung - Google Patents

Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung und Halbleiterspeichereinrichtung Download PDF

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Abstract

Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung, insbesondere für eine hochfrequente Halbleiterspeichereinrichtung oder für einen DDR-RAM-Speicherbaustein,
– bei welcher ein Eingangstaktsignal (Cin) der Halbleiterspeichereinrichtung generierbar oder empfangbar ist,
– bei welcher das generierte oder empfangene Eingangstaktsignal (Cin) zeitlich anpassbar ist und
– bei welcher das zeitlich angepasste generierte oder empfangene Eingangstaktsignal (Cin) als Ausgangstaktsignal (Cout) ausgebbar und der Halbleiterspeichereinrichtung zur Verarbeitung zur Verfügung stellbar ist,
– wobei eine temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung (10) vorgesehen ist,
– wobei durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung (10) eine von einer Betriebstemperatur (ϑ) der Halbleiterspeichereinrichtung abhängige Signalverzögerung (Δt(ϑ)) erzeugbar ist,
– wobei durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung das generierte oder empfangene Eingangstaktsignal (Cin) etwa um die Signalverzögerung (Δt(ϑ)) verzögert als Ausgangstaktsignal (Cout) ausgebbar ist und
– wobei zur temperaturabhängigen Steuerung der Signalverzögerung (Δt) ein für die jeweilige Betriebstemperatur (ϑ) der Halbleiterspeichereinrichtung (100) repräsentatives Temperatursignal (T) verwendet wird oder verwendbar...

Description

  • Die vorliegende Erfindung betrifft eine Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung sowie eine Halbleiterspeichereinrichtung.
  • Bei Halbleiterspeichereinrichtungen findet der Betrieb auf der Grundlage eines extern vorgegebenen oder intern erzeugten Taktsignals statt. Auf der Grundlage des vorliegenden Taktsignals werden Speicherinhalte in der Halbleiterspeichereinrichtung gespeichert, ausgelesen oder gelöscht. Da Halbleiterspeichereinrichtungen aus einer Vielzahl von Speichereinheiten bestehen und da in der Regel eine Mehrzahl von Halbleiterspeichereinrichtungen in einer Schaltungsanordnung gemeinsam und insbesondere gemeinsam getaktet verwendet werden, ist beim Betrieb und beim Design moderner Halbleiterspeichereinrichtungen der Synchronizität der jeweiligen Taktsignale zueinander und der dann ausgegebenen Daten Rechnung zu tragen, damit einem jeweiligen Schreib-, Lese- oder Löschbefehl ein entsprechendes Datum, welches zu einem gewissen Zeitpunkt an der Halbleiterspeichereinrichtung zum Beispiel erscheint, zugeordnet werden kann.
  • Diese Aspekte sind insbesondere wichtig bei hochfrequenten oder hoch getakteten Halbleiterspeichereinrichtungen und insbesondere bei Halbleiterspeichereinrichtungen vom Double-Data-Rate-Typ, zum Beispiel bei so genannte DDR-RAMs.
  • Bisher wird beim Stand der Technik den Synchronizitätserfordernissen dadurch Rechnung getragen, dass eine Synchronisationseinrichtung vorgesehen ist, bei welcher ein Eingangstaktsignal der Halbleiterspeichereinrichtung generierbar oder empfangbar ist, bei welcher das generierte oder empfangene Eingangstaktsignal zeitlich anpassbar ist und bei welcher das zeitlich angepasste generierte oder empfangene Eingangstaktsignal als Ausgangstaktsignal ausgebbar und der Halbleiterspeichereinrichtung zur Verarbeitung zur Verfügung stellbar ist.
  • Dabei ist jedoch problematisch, dass es einer Abstimmung der Synchronisationseinrichtung in Bezug auf die Schaltungsumgebung bedarf. Diese wird bisher im stationären Betriebszustand ermittelt und eingestellt, also für eine bestimmte und vorgegebene Betriebstemperatur der Halbleiterspeichereinrichtung bzw. der Synchronisationseinrichtung. Sowie sich aber die Betriebstemperatur der Halbleiterspeichereinrichtung und/oder der Synchronisationseinrichtung ändert, gibt es Abweichungen der Abstimmung des Synchronisationsverhaltens der Synchronisationseinrichtung im Vergleich zum stationären Zustand. Dies ist insbesondere nachteilig beim Betrieb von einem normalen Betriebsmodus zu einem Energiesparmodus hin und insbesondere beim Anfahren aus dem Energiesparmodus in den normalen Betriebszustand hinein.
  • Aus der US 2002/0093855 A1 ist eine Halbleiterspeichereinrichtung mit einem DLL-Schaltkreis bekannt. Dabei wird eine Verzögerungsschleife mit einem externen Taktsignal über einen Eingangsanschluss gespeist, wobei ein vorgesehener Ausgangsanschluss ein entsprechend angepasstes Taktsignal derart ausgibt, dass entsprechende Flanken des extern zugeführten Takts und Signalflanken für eine Ausgabetreiberschaltung aneinander angepasst werden können. Über einen Steueranschluss, welcher mit einem Ausgangsanschluss eines Zustandsautomaten verbunden ist, kann der Verzögerungsschaltung ein Steuersignal zugeführt werden. Gemäß dieser Lehre wird das Steuersignal als einzige externe Steuergröße über den Steuereingang verwendet, wobei darüber hinaus auch eine interne Steuerung über die Rückkopplungsschleife mit einem Phasen vergleicher und einem Filter gemäß dem Funktionsprinzip einer DLL-Schaltung erfolgen kann.
  • Die US 5,875,142 A betrifft einen integrierten Schaltkreis mit einem Temperaturdetektor, bei welchem ein vorgesehener Detektionsschaltkreis dazu ausgebildet ist, ein Ausgabesignal als Maß für den Temperaturbereich des Schaltkreises bereitzustellen und dadurch dem Betrieb des integrierten Schaltkreises anzupassen.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung und eine Halbleiterspeichereinrichtung anzugeben, bei welchen auf besonders zuverlässige Art und Weise eine zeitliche Abstimmung eines Taktsignals erreichbar ist.
  • Die Aufgabe wird bei einer Synchronisationseinrichtung erfindungsgemäß durch die Merkmale von Anspruch 1 gelöst. Vorteilhafte Weiterbildungen sind Gegenstand der abhängigen Unteransprüche. Des Weiteren wird die Aufgabe durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Anspruchs 13 gelöst.
  • Die Erfindung schafft eine Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung, insbesondere für eine hochfrequente Halbleiterspeichereinrichtung oder für einen DDR-RAM-Speicherbaustein, bei welcher ein Eingangstaktsignal der Halbleiterspeichereinrichtung generierbar oder empfangbar ist, bei welcher das generierte oder empfangene Eingangstaktsignal zeitlich anpassbar ist und bei welcher das zeitlich angepasste generierte oder empfangene Eingangstaktsignal als Ausgangstaktsignal ausgebbar und der Halbleiterspeichereinrichtung zur Verarbeitung zur Verfügung stellbar ist, wobei eine temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung vorgesehen ist, wobei durch die tempera tursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung eine von einer Betriebstemperatur der Halbleiterspeichereinrichtung abhängige Signalverzögerung erzeugbar ist, wobei durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung das generierte oder empfangene Eingangstaktsignal etwa um die Signalverzögerung verzögert als Ausgangstaktsignal ausgebbar ist und wobei zur temperaturabhängigen Steuerung der Signalverzögerung ein für die jeweilige Betriebstemperatur der Halbleiterspeichereinrichtung repräsentatives Temperatursignal verwendet wird oder verwendbar ist.
  • Dabei wird insbesondere die Signalverzögerung, welche temperaturabhängig generiert wird, so gewählt und eingestellt, dass für das Eingangstaktsignal Cin und das Ausgangstaktsignal Cout die Beziehung Cout(t) = Cin(t – Δt(ϑ))erfüllbar oder näherungsweise erfüllbar ist. Dabei bezeichnet t die Zeit, Δt die Signalverzögerung in Bezug auf die Eingangstaktsignale Cin und Ausgangstaktsignale Cout und ϑ die Temperatur.
  • Gemäß der vorliegenden Erfindung ist durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung die temperaturabhängige Signalverzögerung Δt(ϑ) so erzeugbar oder generierbar, dass das Ausgangstaktsignal Cout oder dessen zeitliches Verhalten im Wesentlichen unabhängig ist von einer Betriebstemperatur der Halbleiterspeichereinrichtung.
  • Dabei werden also insbesondere sämtliche in der Synchronisationseinrichtung und der Halbleiterspeichereinrichtung vorliegenden Temperaturabhängigkeiten der einzelnen Anteile bestimmter Baugruppen an der Gesamtverzögerung mit berücksichtigt, und es wird die durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung generierte eigene temperaturabhängige Signalverzögerung Δt(ϑ) derart angepasst, dass sich für alle Betriebstemperaturen insgesamt für die gesamte Synchronisationseinrichtung und/oder für die gesamte Halbleiterspeichereinrichtung mit Synchronisationseinrichtung eine über sämtliche Temperaturen konstante Signalverzögerung zwischen Eingangstaktsignal Cin und Ausgangstaktsignal Cout ergibt.
  • Dabei ist es insbesondere vorgesehen, dass für jede erste Betriebstemperatur ϑ1 der Halbleiterspeichereinrichtung und für jede zweite Betriebstemperatur ϑ2 eine erste Signalverzögerung Δt(ϑ1) bzw. eine zweite Signalverzögerung Δt(ϑ2) derart erzeugbar sind, dass für alle Zeitpunkte t durch die jeweiligen Ausgangstaktsignale Cout1 und Cout2 die Beziehung Cout1(t) = Cout2(t)erfüllbar oder näherungsweise erfüllbar ist, wenn nur für die Eingangataktsignale Cin1 und Cin2 für alle Zeitpunkte t Cin1(t) = Cin2(t)erfüllt oder näherungsweise erfüllt ist.
  • Dies bedeutet letztlich, dass unabhängig von der gegebenen Betriebstemperatur ϑ die Gesamtverzögerung zwischen Eingangstaktsignal Cin und Ausgangstaktsignal Cout konstant bleibt, indem die temperaturabhängige "Zusatzverzögerung" Δt(ϑ) entsprechend gesteigert oder vermindert wird.
  • Dabei ist es also insbesondere vorgesehen, dass bei einer vergleichsweise höheren Betriebstemperatur ϑ der Halbleiterspeichereinrichtung eine vergleichsweise kürzere Signalverzögerung Δt(ϑ) erzeugt wird.
  • Alternativ oder zusätzlich ist es vorgesehen, dass bei einer vergleichsweise niedrigen Betriebstemperatur ϑ der Halbleiterspeichereinrichtung eine vergleichsweise lange Signalverzögerung Δt(ϑ) generierbar ist.
  • Zur Durchführung der temperaturabhängigen Steuerung der Signalverzögerung Δt ist es vorgesehen, dass ein für die jeweilige Betriebstemperatur ϑ der Halbleiterspeichereinrichtung repräsentatives Temperatursignal T verwendbar ist oder verwendet wird, insbesondere in Form einer sogenannten Steuerspannung Vcntrl.
  • Dieses Temperatursignal T ist vorteilhafterweise über eine vorgesehene Steuerleitungseinrichtung, insbesondere von extern, zuführbar.
  • Ferner ist es vorgesehen, dass das Temperatursignal T über eine vorgesehene Temperatursensoreinrichtung erzeugbar und zuführbar ist.
  • Diese Temperatursensoreinrichtung kann insbesondere an einer Steuerleitungseinrichtung angeschlossen sein oder anschließbar sein.
  • Gemäß einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Synchronisationseinrichtung ist es vorgesehen, dass die Synchronisationseinrichtung eine Verzögerungsleitungseinrichtung aufweist mit einem Eingangsanschluss, einem Ausgangsanschluss und einem Steueranschluss.
  • Ferner ist es alternativ oder zusätzlich vorgesehen, dass die Verzögerungseinrichtung mit einem Eingangsanschluss und einem Ausgangsanschluss im Ausgangsanschluss der Verzögerungseinrichtung vorgesehen ist.
  • Bei einer anderen Alternative der vorliegenden Erfindung ist es vorgesehen, dass eine Rückkoppeleinrichtung mit einem Eingangsanschluss und einem Ausgangsanschluss vorgesehen ist. Zusätzlich ist eine Phasendetektoreinrichtung mit einem ersten und zweiten Eingangsanschluss und einem Ausgangsanschluss vorgesehen.
  • Besonders bevorzugt wird dabei, dass die Rückkoppeleinrichtung mit ihrem Eingangsanschluss im Eingangsanschluss der Verzögerungsleitungseinrichtung mit dem Ausgangsanschluss der Verzögerungseinrichtung und mit dem Ausgangsanschluss mit dem ersten Eingangsanschluss der Phasendetektoreinrichtung verbunden ist.
  • Ferner kann es vorgesehen sein, dass der zweite Eingangsanschluss der Phasendetektoreinrichtung mit dem Eingangsanschluss der Verzögerungsleitungseinrichtung und der Ausgangsanschluss der Phasendetektoreinrichtung mit dem Steueranschluss der Verzögerungsleitungseinrichtung verbunden sind.
  • Besonders einfach und vorteilhaft ist es, wenn gemäß einer weiter bevorzugten Ausführungsform der vorliegenden Erfindung die Verzögerungseinrichtung zwei in Reihe geschaltete Tri-State-Inverter aufweist oder von diesen gebildet wird.
  • Ein weiterer Aspekt der vorliegenden Erfindung besteht darin, eine Halbleiterspeichereinrichtung vorzusehen, bei welcher eine Synchronisationseinrichtung zum zeitlichen Anpassen eines Taktsignals vorgesehen ist und bei welcher diese Synchronisationseinrichtung nach der Erfindung ausgebildet ist.
  • Diese und weitere Aspekte der vorliegenden Erfindung ergeben sich auch anhand der nachstehend aufgelisteten Bemerkungen:
    In Double-Data-Rate-DRAMs (DDR-RAMs) werden die gelesenen Daten zu einer externen Taktflanke synchronisiert. Die Pha sendifferenz zwischen dem externen Taktsignal und den gelesenen Daten wird dabei minimiert. Die Synchronisation erfolgt mit Hilfe sogenannte Delay-Locked-Loop-Schaltungen (DLL). In stromsparenden Betriebsraten (power down Modi) werden etliche Schaltungsteile und auch die DLL abgeschaltet. Dadurch sinkt die Temperatur des Chips. Nach Beendigung des power down Modus (power down exit) stimmt die Phasenbeziehung zwischen dem externen Taktsignal und den gelesenen Daten nicht mehr gut überein, da die Phasendifferenz bei erwärmtem Chip minimiert wurde und bei kühlerem Chip daher nicht mehr exakt stimmt. Die vorgeschlagene Lösung misst die Temperatur auf dem Chip und regelt ein zusätzliches Verzögerungselement nach, um die Phasendifferenz nach einem power down exit zu minimieren.
  • Bisher wurde entweder die DLL im power down Modus weiter betrieben oder nach einem power down exit eine Vergrößerung der Phasendifferenz in Kauf genommen.
  • Die Vorteile liegen darin, dass die DLL im power down Modus abgeschaltet werden kann, um Strom zu sparen, und dabei trotzdem die Phasendifferenz minimiert werden kann.
  • Der erfinderische Schritt besteht darin, die bestehenden DLL-Schaltungen mit einer temperaturgeregelten Verzögerungsschaltung zu erweitern.
  • 1 zeigt schematisch, wie die Daten DQ<0:n> mit Hilfe der DLL zu einem externen Taktsignal (CLK) synchronisiert werden. CLK wird in einem Phasendetektor mit dem Ausgang der feed back-Schaltung (FB) verglichen. Innerhalb der FB-Schaltung wird die Verzögerung des Receivers (RCV) und des Off-Chip-Drivers (OCD) nachgebildet. Die Verzögerung der delay line (DL) wird solange nachgestellt, bis die Phasendifferenz am Eingang des Phasendetektors zu null wird.
  • Am Phasendetektor gilt tRCV + tDL + tVCDL + tEB = tRCV + n·tcyc,wobei tcyc die Zykluszeit des Taktsignals bezeichnet.
  • Mit tFB = tRCV + tOCD gilt somit die gleiche Beziehung wie zwischen CLK-Eingang und DQ-Ausgang tRCV + tDL + tVCDL + tOCD = n·tcyc
  • Somit sind CLK und DQ<0:n> in Phase für tDL = n·tcyc – tOCD – tRCV – tVCDL.
  • tDL wird stets nachgeregelt, solange der Chip nicht in einem power down-Zustand ist, in dem die DLL ebenfalls ausgeschaltet wird. Im power down-Zustand kühlt der Chip ab und tOCD, TRCV und tDL werden kürzer. Dadurch ergäbe sich eine Phasendifferenz nach dem power down exit zwischen CLK und DQ<0:15>. Durch den Temperatursensor (z. B. einer Bandgapreferenzschaltung, welche auf jedem Chip implementiert ist) wird die Temperatur gemessen, in eine Steuerspannung (Vctrl) umgesetzt und die Verzögerung der voltage controlled delay line VCDL nachgestellt. Eine mögliche Realisierung einer VCDL ist in 2 dargestellt. Die Temperaturdrift von tOCD, tRCV und tDL kann dadurch teilweise kompensiert werden. Dies ermöglicht, die DLL im power down-Zustand komplett abzustellen, da dann keine Nachregelung der delay line im power down-Modus erfolgen muss.
  • Nachfolgend wird die Erfindung anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
  • 1 zeigt in Form eines Blockdiagramms das Grundprinzip der erfindungsgemäßen Synchronisationseinrichtung.
  • 2 zeigt in Form eines Blockdiagramms in größerem Detail eine Ausführungsform der vorliegenden erfindungsgemäßen Synchronisationseinrichtung.
  • 3 zeigt in Form eines Schaltbildes eine Ausführungsform einer temperaturgesteuerten Verzögerungseinrichtung, welche bei der vorliegenden Erfindung Anwendung findet.
  • Nachfolgend werden für gleiche oder gleich wirkende Elemente und Strukturen immer dieselben Bezugszeichen verwendet, ohne dass in jedem Fall ihres Auftretens eine vollständige Erläuterung dazu wiederholt wird.
  • 1 zeigt in Form eines Blockdiagramms die grundsätzliche Funktionsweise einer Synchronisationseinrichtung 10 im Bereich einer Halbleiterspeichereinrichtung 100 oder dergleichen, und zwar gemäß einer bevorzugten Ausführungsformader vorliegenden Erfindung.
  • In einer schematisch angedeuteten Halbleiterspeichereinrichtung 100 wird einem Eingangsanschluss 10a, 11a ein Eingangstaktsignal Cin(t), welches zeitabhängig ist, einer erfindungsgemäßen Synchronisationseinrichtung 10 zugeführt, welche erfindungsgemäß eine temperaturgesteuerte Verzögerungseinrichtung 20 enthält. Aufgrund der Wirkungsweise der erfindungsgemäß vorgesehenen temperaturgesteuerten Verzögerungseinrichtung 20 erfolgt dann die Erzeugung und Ausgabe eines Ausgangstaktsignals Cout(t) am Ausgangsanschluss 10b, 11b der erfindungsgemäßen Synchronisationseinrichtung 10. Aufgrund der Wirkungsweise der erfindungsgemäßen Synchronisationseinrichtung 10 mit der temperaturgesteuerten Verzögerungseinrichtung 20 ergibt sich, dass bei jeglichen zwei Betriebstemperaturen ϑ1 und ϑ2 die Ausgangssignale Cout1 und Cout2 identisch zueinander sind und einen identischen zeitlichen Verlauf besitzen, wenn nur die Eingangstaktsignale Cin1 und Cin2 ebenfalls identisch und zeitlich koinzidierend sind.
  • D. h. es gilt zumindest näherungsweise für alle Zeitpunkte t Cin1(t) = Cin2(t) ⇒ Cout1(t) = Cout2(t).
  • 2 zeigt in Form eines Blockdiagramms im Detail den Aufbau einer Ausführungsform der erfindungsgemäßen Synchronisationseinrichtung 10 im Bereich einer Halbleiterspeichereinrichtung 100.
  • Über einen Eingangsanschluss 10a, 11a wird ein Eingangstaktsignal Cin mit einem bestimmten zeitlichen Verlauf, der durch Cin = Cin(t) angedeutet wird, der erfindungsgemäßen Synchronisationseinrichtung 10 zugeführt, wobei eine im Eingangsbereich vorgesehene Empfänger- oder Receiverschaltung 30 eine entsprechende erste Verzögerungskomponente tRCV generiert. Am Ausgang entsteht nach dem Durchlaufen der erfindungsgemäßen Synchronisationseinrichtung 10 ein Ausgangstaktsignal Cout = Cout(t), welches ebenfalls zeitabhängig ist. Dabei wird dann ein im Ausgangsbereich vorgesehener Treiberblock, nämlich ein Off-Chip-Driver OCD, 40, durchlaufen, der seinerseits ebenfalls eine Verzögerungskomponente tOCD im Signalverlauf hinterlässt.
  • Kernstücke der erfindungsgemäßen Synchronisationseinrichtung 10 sind eine Verzögerungsleitungseinrichtung 11 mit einem Eingangsanschluss 11a und einem Ausgangsanschluss 11b. Über einen Steueranschluss 11c wird die Verzögerungsleitungsein richtung 11 gesteuert, und zwar über eine vorgesehene Rückkoppeleinrichtung 13 und eine vorgesehene Phasendifferenzdetektoreinrichtung 12. Im Bereich des Ausgangsanschlusses 11b ist in Reihe eingebracht die erfindungsgemäß vorgesehene temperaturgesteuerte Verzögerungseinrichtung 20, und zwar mit ihrem Eingangsanschluss 20a direkt am Ausgangsanschluss 11b der Verzögerungsleitungseinrichtung 11 derart, dass der Ausgangsanschluss 20b der Verzögerungseinrichtung 20 den tatsächlichen Ausgangsanschluss 11d der Leitungsverzögerungseinrichtung 11 und damit der Synchronisationseinrichtung 10 bildet.
  • Der Eingangsanschluss 13a des Rückkoppelschaltkreises oder der Rückkoppeleinrichtung 13 ist direkt mit dem Ausgangsanschluss 20b, 10b, 11d der temperaturgesteuerten Verzögerungseinrichtung 20, der Synchronisationseinrichtung 10 bzw. der Verzögerungsleitungseinrichtung 11 verbunden. Der Ausgangsanschluss 13b der Rückkoppeleinrichtung 13 ist mit einem ersten Eingang 12b einer Phasendetektoreinrichtung 12 verbunden. Der zweite Eingang 12a der Phasendetektoreinrichtung 12 ist mit dem Eingangsanschluss 10a, 11a der Synchronisationseinrichtung 10 bzw. der Verzögerungsleitungseinrichtung 11 verbunden. Der Ausgangsanschluss 12c der Phasendetektoreinrichtung 12 wird direkt dem Steueranschluss 11c der Verzögerungsleitungseinrichtung 11 zugeführt.
  • Die temperaturgesteuerte Verzögerungseinrichtung 20 besitzt in der in 2 gezeigten Ausführungsform selbst einen Temperatursensor 21, durch welchen eine Steuerspannung Vcntrl erzeugt wird, welche als für die Betriebstemperatur ϑ repräsentatives Temperatursignal T dient und über einen Ausgangsanschluss 21b des Temperatursensors 21 dem Steueranschluss 22c einer spannungsgesteuerten Verzögerungsschaltung 22 zugeführt wird, welche den eigentlichen Kern der temperaturgesteuerten Verzögerungsschaltung 20 bildet.
  • 3 zeigt in Form eines Schaltdiagramm einen möglichen und vorteilhaften Aufbau eines spannungsgesteuerten Verzögerungsschaltkreises 22, wie er bei der temperaturgesteuerten Verzögerungseinrichtung 20 Anwendung finden kann. Dabei wird die für die Temperatur ϑ repräsentative Steuerspannung Vcntrl über den Steueranschluss 22c den Steuergates zweier in Reihe geschalteter Tri-State-Inverter 25 und 26 zugeführt, welche jeweils auf das Betriebspotential VDD geklemmt sind. Es ist ferner eine Differenzbildungseinrichtung 27 vorgesehen, die die Differenz zwischen der Steuerspannung Vcntrl und der Betriebsspannung VDD bildet.
  • Mit steigender Temperatur ϑ, also mit wachsendem Temperatursignal T und somit wachsender Steuerspannung Vcntrl, sinkt die Ausgangsspannung an der Differenzbildungseinrichtung 27 und es wird eine verkürzte Verzögerung Δt erzeugt, so dass diese insgesamt einen verringerten Beitrag zur Gesamtverzögerung der Synchronisationseinrichtung 10 bringt. Mit sinkender Temperatur, wenn also die sonstigen Komponenten geringere Verzögerungsbeiträge liefern, ist auch das Temperatursignal T für die entsprechende Betriebstemperatur ϑ geringer, somit liegt auch eine geringere Steuerspannung Vcntrl vor. Entsprechend wird durch die in 3 gezeigte Anordnung eine längere Verzögerung erzeugt, so dass insgesamt eine Temperatur eine temperaturunabhängige konstante Verzögerung eingestellt werden kann.
    • 10
    Synchronisationseinrichtung, delay locked loop, DLL
    11
    Verzögerungsleitungseinrichtung
    11a, 10a
    Eingangsanschluss
    11b, 10b
    Ausgangsanschluss
    11c
    Steueranschluss
    11d
    Ausgangsanschluss
    12
    Phasendetektoreinrichtung, Phasendetektor
    12a
    erster Eingangsanschluss
    12b
    zweiter Eingangsanschluss
    12c
    Ausgangsanschluss
    13
    Rückkoppeleinrichtung, Rückkopplungseinrichtung
    13a
    Eingangsanschluss
    13b
    Ausgangsanschluss
    20
    Verzögerungseinrichtung, temperaturgesteuerte Verzö- gerungseinrichtung
    20a
    Eingangsanschluss
    20b
    Ausgangsanschluss
    21
    Temperatursensoreinrichtung,
    21b
    Ausgangsleitung
    22
    spannungsgesteuerte Verzögerungsleitung oder Verzöge- rungseinrichtung, VCDL
    22c
    Steuerleitung
    25
    erster Tri-State-Inverter
    26
    zweiter Tri-State-Inverter
    27
    Differenzbildungseinrichtung
    30
    Receiver
    40
    Off-Chip-Driver
    100
    Halbleiterspeichereinrichtung

Claims (13)

  1. Synchronisationseinrichtung für eine Halbleiterspeichereinrichtung, insbesondere für eine hochfrequente Halbleiterspeichereinrichtung oder für einen DDR-RAM-Speicherbaustein, – bei welcher ein Eingangstaktsignal (Cin) der Halbleiterspeichereinrichtung generierbar oder empfangbar ist, – bei welcher das generierte oder empfangene Eingangstaktsignal (Cin) zeitlich anpassbar ist und – bei welcher das zeitlich angepasste generierte oder empfangene Eingangstaktsignal (Cin) als Ausgangstaktsignal (Cout) ausgebbar und der Halbleiterspeichereinrichtung zur Verarbeitung zur Verfügung stellbar ist, – wobei eine temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung (10) vorgesehen ist, – wobei durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung (10) eine von einer Betriebstemperatur (ϑ) der Halbleiterspeichereinrichtung abhängige Signalverzögerung (Δt(ϑ)) erzeugbar ist, – wobei durch die temperatursteuerbare oder temperaturgesteuerte Verzögerungseinrichtung das generierte oder empfangene Eingangstaktsignal (Cin) etwa um die Signalverzögerung (Δt(ϑ)) verzögert als Ausgangstaktsignal (Cout) ausgebbar ist und – wobei zur temperaturabhängigen Steuerung der Signalverzögerung (Δt) ein für die jeweilige Betriebstemperatur (ϑ) der Halbleiterspeichereinrichtung (100) repräsentatives Temperatursignal (T) verwendet wird oder verwendbar ist.
  2. Synchronisationseinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Signalverzögerung (Δt(ϑ)) so generierbar ist, dass für das Eingangstaktsignal (Cin) und für das Ausgangssignal (Cout) die Beziehung Cout(t) = Cin(t – Δt(ϑ))erfüllbar oder näherungsweise erfüllbar ist, – wobei Cin das zeitabhängige Eingangstaktsignal, Cout das zeitabhängige Ausgangstaktsignal, t die Zeit, Δt die Signalverzögerung und ϑ die Temperatur bedeuten.
  3. Synchronisationseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die temperaturabhängige Signalverzögerung (Δt(ϑ)) so generierbar ist, dass das Ausgangstaktsignal (Cout) oder dessen zeitliches Verhalten unabhängig von einer Betriebstemperatur der Halbleiterspeichereinrichtung ist.
  4. Synchronisationseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass für jede erste Betriebstemperatur ϑ1 der Halbleiterspeichereinrichtung und für jede zweite Betriebstemperatur ϑ2 der Halbleiterspeichereinrichtung eine erste Signalverzögerung Δt(ϑ1) und eine zweite Signalverzögerung Δt(ϑ2) derart erzeugbar sind, dass für alle Zeitpunkt t durch die Ausgangstaktsignale Cout1 und Cout2 die Beziehung Cout1(t) = Cout2(t)erfüllbar oder näherungsweise erfüllbar ist, wenn nur Cin1(t) = Cin2(t) für die jeweiligen Eingangstaktsignale Cin1 und Cin2 für alle Zeitpunkte t erfüllt oder näherungsweise erfüllt ist.
  5. Synchronisierungseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass bei einer vergleichsweise höheren Betriebstemperatur (ϑ) der Halbleiterspeichereinrichtung (100) eine vergleichsweise kürzere Signalverzögerung (Δt) generierbar ist und/oder – dass bei einer vergleichsweise niedrigen Betriebstemperatur (ϑ) der Halbleiterspeichereinrichtung (100) eine vergleichsweise längere Signalverzögerung (Δt) generierbar ist.
  6. Synchronisierungseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Temperatursignal (T) über eine vorgesehene Steuerleitungseinrichtung (22c) zuführbar ist.
  7. Synchronisierungseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass das Temperatursignal (T) über eine vorgesehene Temperatursensoreinrichtung (21) erzeugbar und zuführbar ist, – welche an einer Steuerleitungseinrichtung (22c) angeschlossen ist oder anschließbar ist.
  8. Synchronisationseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass eine Verzögerungsleitungseinrichtung (11) vorgesehen ist, mit einem Eingangsanschluss (11a), einem Ausgangsanschluss (11b, 11d) und einem Steueranschluss und – dass die Verzögerungseinrichtung (20) mit einem Eingangsanschluss (20a) und einem Ausgangsanschluss (20b) im Ausgangsanschluss der Verzögerungsleitungseinrichtung (11) vorgesehen ist.
  9. Synchronisationseinrichtung nach Anspruch 8, dadurch gekennzeichnet, – dass eine Rückkoppeleinrichtung (13) vorgesehen ist mit einem Eingangsanschluss (13a) und einem Ausgangsanschluss (13b) und – dass eine Phasendetektoreinrichtung (12) vorgesehen ist mit einem ersten und einem zweiten Eingangsanschluss (12a, 12b) und einem Ausgangsanschluss (12c).
  10. Synchronisationseinrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Rückkoppeleinrichtung (13) mit ihrem Eingangsanschluss (13a) im Ausgangsanschluss (11d) mit dem Ausgangsanschluss (20b) der Verzögerungseinrichtung (20) und mit dem Ausgangsanschluss (13b) mit dem ersten Eingangsanschluss (12b) der Phasendetektoreinrichtung (12) verbunden ist.
  11. Synchronisationseinrichtung nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, – dass der zweite Eingangsanschluss (12a) der Phasendetektoreinrichtung (12) mit dem Eingangsanschluss (11a) der Verzögerungsleitungseinrichtung (11) und – dass der Ausgangsanschluss (12c) der Phasendetektoreinrichtung (12) mit dem Steueranschluss (11c) der Verzögerungsleitungseinrichtung (11) verbunden ist.
  12. Synchronisationseinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Verzögerungseinrichtung (20) zwei in Reihe geschaltete Tri-State-Inverter (25, 26) aufweist oder von diesen gebildet wird.
  13. Halbleiterspeichereinrichtung, – bei welcher eine Synchronisationseinrichtung (10) zum zeitlichen Anpassen eines Taktsignals (Cin, Cout) vorgesehen ist und – bei welcher die Synchronisationseinrichtung (10) nach einem der Ansprüche 1 bis 12 ausgebildet ist.
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