DE69931512T2

DE69931512T2 - Phasendifferenzvergrösserer

Info

Publication number: DE69931512T2
Application number: DE69931512T
Authority: DE
Inventors: M. Andrew Granite Bay VOLK
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1998-10-27
Filing date: 1999-10-06
Publication date: 2006-10-05
Anticipated expiration: 2019-10-07
Also published as: AU6510199A; WO2000025472A1; KR100419795B1; KR20010080912A; TW444427B; US6128359A; EP1125391A4; EP1125391B1; HK1036712A1; EP1125391A1; CN1166109C; CN1324534A; DE69931512D1

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft das Gebiet der Signalverarbeitung und im Besonderen das Detektieren und Verstärken einer Phasendifferenz zwischen Signalen.
STAND DER TECHNIK
In modernen elektronischen Geräten bzw. Vorrichtungen ist es häufig erforderlich, Daten zwischen Schaltungen in verschiedenen digitalen Taktbereichen zu übertragen. Zwar stehen die Takte in verschiedenen Bereichen in vielen Fällen in keinerlei Beziehung bzw. Verhältnis zueinander, allerdings werden die Takte gelegentlich von einem gemeinsamen Takt erzeugt oder weisen auf andere Art und Weise ein Frequenzbeziehung auf, die zur Taktung bzw. zeitlichen Steuerung der Datenübertragung eingesetzt werden kann. In diesen Fällen ist es häufig entscheidend, die Phasen der Takte präzise auszurichten, um deterministische Taktbeziehungen für die Datenübertragung bereitzustellen. Leider ist eine präzise Phasenausrichtung in Hochfrequenzsystemen jedoch nur schwer zu erreichen, da selbst sehr kleine Quellen von Zeitsteuerungsversätzen dazu neigen, proportional große Phasenfehler zu erzeugen.
In Patent Abstracts of Japan (japanische Patentzusammenfassungen), Ausgabe 1996, Nr. 10, 31. Oktober 1996 und JP-08146056-A wird eine Steuereinheit offenbart, die eine Phasendifferenz zwischen zwei Signalen mit einer geringen Phasendifferenz detektiert, um Geräte gemäß der Phasendifferenz zu steuern. Eine Phasendifferenz-Detektionsschaltung gibt die beiden Signale ein und verstärkt die Phasendifferenz. Eine Kurvenform-Umwandlungsschaltung wandelt die Signale mit der verstärkten Phasendifferenz in Rechteckwellensignale um. Ein Mikrocomputer gibt die Rechteckwellensignale ein und gibt Signale an zwei Eingangsanschlüsse eines Geräts ein, das durch die verstärkte Phasendifferenz gesteuert werden soll.
Die Abbildung aus 1 zeigt ein Diagramm eines dem Stand der Technik entsprechendes Speichersystem 10, das eine Phasenausrichtungslogik zur Aufrechterhaltung der Phasenausrichtung zwischen einem Host-Takt (HCLK) und einem Speichertakt 17 (MEMCLK). Ein Referenztaktgenerator 12 erzeugt einen Referenztakt 15 und gibt den Referenztakt 15 an eine Speichersteuereinheit 25 und an einen Speichertaktgenerator 14 aus. Der Speichertaktgenerator 14 weist eine Frequenzmultipliziererschaltung 21 auf, welche den Referenztakt 15 multipliziert, so dass ein Ursprungsspeichertakt 13 erzeugt wird. Der Ursprungsspeichertakt 13 wird an eine Phasenanpassungsschaltung 22 weitergeleitet, welche inkremental die Phase des Ursprungsspeichertakts 13 anpasst, so dass der Speichertakt 17 erzeugt wird. Der Speichertakt 17 wird aus dem Speichertaktgenerator 14 durch einen Ausgangspuffer 23 ausgegeben und einer Speicheranordnung 19 und der Speichersteuereinheit 25 zugeführt.
Die Speichersteuereinheit 25 empfängt den Referenztakt 15 und verwendet diesen zur Erzeugung des Host-Takts 16. Die Speichersteuereinheit 25 weit eine Steuerlogik 27 auf der Host-Seite auf, die durch den Host-Takt 16 getaktet wird, und mit einer Steuerlogik 28 auf der Speicherseite, die durch den Speichertakt 17 getaktet wird. Die Steuerlogik 27 auf der Host-Seite spricht auf Speicherzugriffsanforderungen an, die von externen Agenten empfangen werden, indem Befehle an die Steuerlogik 29 auf der Speicherseite ausgegeben werden, um aus der Speicheranordnung 19 zu lesen und in diese zu schreiben. Die Steuerlogik 29 auf der Speicherseite spricht auf die Befehle von der Steuereinheit 27 der Host-Seite an, indem Lese- und Schreibbefehle über die Speicherschnittstelle 42 an die Speicheranordnung 19 ausgegeben werden. In die Speicheranordnung 19 zu schreibende Daten werden durch externe Agenten bereitgestellt und durch die Steuerlogik 27 auf der Host-Seite zu der Steuerlogik 29 auf der Speicherseite weitergeleitet, welche wiederum die Daten zu der Speicheranordnung überträgt. Aus der Speicheranordnung 19 gelesene Daten werden durch die Steuerlogik 29 auf der Speicherseite zu der Steuerlogik 27 auf der Host-Seite weitergeleitet, welche wiederum die Daten zu einem anfordernden Agenten überträgt. Die Steuerlogik 29 auf der Speicherseite weist ferner einen Puffer 40 und eine Divisionsschaltung 41 auf, um eine geteilte bzw. dividierte Version des Speichertakts 43 zu erzeugen. Da die dividierte Version des Speichertakts 43 durch weitere Schaltkreisanordnungen in der Speichersteuereinheit weiter dividiert wird, wird das Taktsignal 43 als ein teilweise dividierter Speichertakt 43 (PD MEMCLK) bezeichnet.
Die Speichersteuereinheit 25 weist ferner eine Übersetzungsverhältnislogik 31 auf, welche entsprechende Divisionselemente 34 und 365 aufweist, die den Host-Takt 16 und den teilweise geteilten Speichertakt 43 in entsprechende Taktsignale teilen, die eine gemeinsame Frequenz aufweisen, die als Schwebungsfrequenz bezeichnet wird. Der dividierte Host-Takt 46 (HCDIV) und der dividierte Speichertakt 47 (MCDIV) werden der Phasenanpassungseinrichtung 22 in dem Speichertaktgenerator 14 zugeführt. Die Phasenanpassungseinrichtung 22 reagiert auf die dividierten Taktsignale 46, 47, indem sie detektiert, welche des der Taktsignale 46, 47 in Bezug auf das andere voreilt, und wobei die Phase des Speichertakts 17 entsprechend inkremental beschleunigt oder verzögert wird. Unter Verwendung der Phasendifferenz zwischen den dividierten Taktsignalen 46, 47 als Rückkopplung steuert die Phasenanpassungseinrichtung 22 im Idealfall die Phasendifferenz zwischen dem Host-Takt 16 und dem Speichertakt 17 auf Null.
Wie dies vorstehend im Text bereits erwähnt worden ist, gestaltet sich eine präzise Taktphasenausrichtung in Hochfrequenzsystemen schwierig, da auch sehr kleine Quellen des Zeitsteuerungsversatzes dazu neigen, proportional große Phasenfehler zu erzeugen. Zum Beispiel wird in dem dem Stand der Technik entsprechenden System aus 1 der Speichertaktgenerator 14 für gewöhnlich als eine diskrete integrierte Schaltung (IS) implementiert, anstatt der Integration mit der Speichersteuereinheit 25 auf einer einzigen IS. Folglich sind die Signalpfade von den Divisionsschaltungen 34, 36 zu dem Speichertaktgenerator 14 verhältnismäßig lang, und für gewöhnlich sind Ausgabepuffer bzw. Ausgangspuffer 37, 38 erforderlich, um die dividierten Taktsignale 46, 47 von dem Chip auf den Speichertaktgenerator 14 zu verlegen. Die Wegführungsverzögerungen in den Signalpfaden von den Teilern bzw. Divisionseinrichtungen 34, 36 zu den Ausgangspuffern 37, 38 zu dem Speichertaktgenerator 14 müssen für gewöhnlich genau aufeinander abgestimmt werden, da ein etwaiger Versatz in diesen Verzögerungen dazu neigt, einen entsprechenden Versatz zwischen dem Host-Takt 16 und dem Speichertakt 17 zu erzeugen. Dies sorgt in Bezug auf das Layout der Speichersteuereinheit-IS und das Layout auf Platinenniveau der Signalspuren, die zum Führen der dividierten Taktsignale 46, 47 verwendet werden, für erhebliche Beschränkungen. Ferner erfordern die Ausgangspuffer 37, 38 für gewöhnlich getrennte, ruhige Erdungs- und Stromversorgungseinheiten, um es zu verhindern, dass Vermittlungsrauschen von benachbarten Schnittstellen eingeführt wird. Ansonsten können die dividierten Taktsignale 46, 47, die der Phasenanpassungseinrichtung 22 zugeführt werden, Jitterverhalten aufweisen, das zu der Unsicherheit der Phasenausrichtung zwischen dem Speichertakt 17 und dem Host-Takt 16 beiträgt. Leider erfordert das Bereitstellen einer separaten Strom- und Erdungsversorgung zwei zusätzliche Pins bzw. Stifte an der Speichersteuereinheit-IS, häufig eine knappe und wertvolle Ressource. Somit tragen die Notwendigkeit der Bereitstellung genau abgestimmter Wegführungsverzögerungen und einer ruhigen Leistung und Erdung zur Komplexität und zu den Kosten der Speichersteuereinheit und der Konfiguration bzw. dem Layout auf Platinenebene bei. Andererseits kann ein Zeitsteuerungsversatz in den dividierten Taktsignalen 46, 47 aufgrund mangelnder Sorgfalt in Bezug auf die Signalwegführung oder eine unzureichende Rauschunterdrückung zu unzulässig kleinen Zeitsteuerungsmargen in der Schnittstelle zwischen den Host-Takt- und den Speichertaktbereichen führen.
ZUSAMMENFASSUNG DER ERFINDUNG
Vorgesehen ist gemäß einem ersten Aspekt der vorliegenden Erfindung ein Verfahren zum Anzeigen einer Phasendifferenz gemäß dem gegenständlichen Anspruch 1. Vorgesehen ist gemäß einem zweiten Aspekt der vorliegenden Erfindung eine Vorrichtung zum Anzeigen einer Phasendifferenz gemäß dem gegenständlichen Anspruch 6.
Weitere Merkmale und Vorteile der Erfindung werden aus den beigefügten Zeichnungen und aus der folgenden genauen Beschreibung deutlich.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung ist in den Abbildungen der beigefügten Zeichnungen beispielhaft und ohne einzuschränken dargestellt, wobei die gleichen Elemente mit den gleichen Bezugsziffern bezeichnet sind. In den Zeichnungen zeigen:
1 ein Blockdiagramm einer dem Stand der Technik entsprechenden Schaltung zur Phasenausrichtung eines Taktpaares;
2 ein Blockdiagramm einer Schaltung zur Phasenausrichtung eines Taktpaares gemäß einem Ausführungsbeispiel;
3 ein Blockdiagramm einer Phasenverschiebungs-Verstärkungseinrichtung gemäß einem Ausführungsbeispiel;
4 ein Kurvenformdiagramm, das die Funktionsweise der Phasenverschiebungs-Verstärkungseinrichtung aus 3 veranschaulicht;
5 ein Blockdiagramm einer Phasenverschiebungs-Verstärkungseinrichtung gemäß einem alternativen Ausführungsbeispiel; und
6 ein Diagramm, das beispielhafte alternative Konfigurationen von Verzögerungselementen veranschaulicht.
GENAUE BESCHREIBUNG
Eine Schaltung zur Ausrichtung von Taktsignalen und anderen Signalen mit ausrichtungsfähiger Phase wird in den verschiedenen Ausführungsbeispielen offenbart. Eine Phasenverschiebungs-Verstärkungseinrichtung wird dazu verwendet, eine Phasendifferenz zwischen Eingangstaktsignalen zu detektieren und die Phasendifferenz anzuzeigen, indem Taktsignale ausgegeben werden, die eine Phasendifferenz aufweisen, die im Verhältnis zu der Phasendifferenz zwischen den Eingangstaktsignalen verstärkt wird. Da die Phasendifferenz zwischen den Ausgangstaktsignalen verstärkt wird, können die Signalpfad-Layoutbeschränkungen und die Anforderungen hinsichtlich der Rauschunterdrückung gelockert werden, ohne einen unerwünschten Phasenversatz zwischen auszurichtenden Takten einzuführen. Diese und weitere beabsichtige Vorteilte werden aus der folgenden Beschreibung deutlich.
Die Abbildung aus 2 zeigt ein Diagramm eines Speichersystems 50, das eine Phasenausrichtungslogik gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist. Das Speichersystem 50 weist einen Referenztaktgenerator 12, einen Speichertaktgenerator 14 und eine Speicheranordnung 19 auf, die jeweils allgemein die gleiche Funktionsweise aufweisen wie dies vorstehend in Bezug auf die Abbildung aus 1 beschrieben worden ist. Das Speichersystem 50 weist ferner eine Speichersteuereinheit 53 mit einer Steuerlogik 27 auf der Host-Seite und einer Steuerlogik 29 auf der Speicherseite auf, die jeweils ebenfalls die gleiche Funktionsweise aufweisen, wie dies bereits vorstehend im Text in Bezug auf 1 beschrieben worden ist. In einem Ausführungsbeispiel wird der Host-Takt 16 durch eine Takteinfügungslogik 49 in der Speichersteuereinheit 53 aus dem Referenztakt 15 erzeugt. Die Takteinfügungslogik 49 erzeugt den Host-Takt 16 durch Voreilen der Phase des Referenztaktes 15 (z.B. unter Verwendung eines Phasenregelkreises), um die Verzögerung zu kompensieren, die durch die Einfügung des Referenztaktes 15 in die Speichersteuereinheit 53 bewirkt worden ist. In alternativen Ausführungsbeispielen kann der Host-Takt 16 eine andere Phasenbeziehung zu dem Referenztakt 15 aufweisen. In alternativen Ausführungsbeispielen können ferner weiter unterteilte Versionen des Referenztaktes 15 (z.B. REFCLK/2) an Stelle des Referenztaktes 15 selbst dem Speichertaktgenerator 14 zugeführt werden.
Die Speichersteuereinheit 53 weist ferner eine Übersetzungsverhältnislogik 51 auf, die so modifiziert worden ist, dass sie eine Phasendifferenz-Verstärkungseinrichtung 55 aufweist. Die Phasendifferenz-Verstärkungseinrichtung 55 empfängt das dividierte Host-Taktsignal 46 (HCDIV) und das dividierte Speichertaktsignal 47 (MCDIV) von entsprechenden Divisionsschaltungen 34, 36 und erzeugt als Reaktion darauf ein Host-Takt-Rückkopplungssignal 56 (HCFB) und ein Speichertakt-Rückkopplungssignal 57 (MCFB), die eine verstärkte Phasendifferenz im Verhältnis zu der Phasendifferenz zwischen den dividierten Host-Takt- und dividierten Speichertaktsignalen 46, 47 aufweisen. Die Host-Takt-Rückkopplungs- und Speichertakt-Rückkopplungssignale 56, 57 werden durch entsprechende Ausgangspuffer 37 und 38 an die Phasenanpassungseinrichtung 22 in dem Speichertaktgenerator ausgegeben.
Da die Phasendifferenz-Verstärkungseinrichtung 55 elektrisch und physikalisch nahe der Divisionsschaltung 34 und 36 positioniert ist, empfängt die Phasendifferenz-Verstärkungseinrichtung 55 die dividierten Host-Takt- und die dividierten Speichertaktsignale 46, 47, bevor diese signifikante Wegleitungsverzögerungen erfahren. Wie dies vorstehend im Text bereits beschrieben worden ist, weist die Phasendifferenz-Verstärkungseinrichtung 55 eine Phasendetektions-Schaltkreisanordnung zum Detektieren der Phasendifferenz zwischen den dividierten Taktsignalen 46, 47 in dieser frühen Phase. Dies steht im Gegensatz zu dem Stand der Technik entsprechenden Techniken, bei denen die dividierten Host-Taktsignale 46, 47 durch Ausgangspuffer 37, 38 und auf externe Signalspuren geführt werden, bevor deren Phasendifferenz durch die Phasenanpassungsschaltung 22 detektiert wird. Da die Phasendifferenz zwischen den Taktrückkopplungssignalen 56, 57 ferner im Verhältnis zu der Phasendifferenz zwischen den dividierten Taktsignalen 46, 47 verstärkt wird, können deutlich größere Phasenfehler toleriert werden, die durch Rauschen und Wegführungsverzögerungen verursacht werden. Folglich können Layoutbeschränkungen auf Platinen- und Komponentenebene deutlich gelockert werden, und die Ausgabepuffer 37, 38 können unter Verwendung der bereits bestehenden Leistung auf dem Chip und Erdungsquellen mit Strom versorgt werden, so dass keine dedizierten Stromversorgungs- und Erdungsstifte erforderlich sind. Durch das Detektieren der Phasendifferenz zwischen den dividierten Taktsignalen 46, 47 in einer frühen Phase und durch die Verstärkung der Phasendifferenz, um eine höhere Toleranz in Bezug auf Rauschen und die Wegführung vorzusehen, kann eine präzise Phasenausrichtung unter Verwendung eines kostengünstigeren und weniger beschränkten Designs erreicht werden.
Die Abbildung aus 3 zeigt ein Blockdiagramm einer Phasendifferenz-Verstärkungseinrichtung 55 gemäß einem Ausführungsbeispiel. Die Phasendifferenz-Verstärkungseinrichtung 55 weist ein Reset/Set (R/S) Flip-Flop 67 auf, das als ein Phasendetektor arbeitet und gemäß einer Wahrheitswerttabelle 70 betrieben wird. Wenn in Bezug auf die Wahrheitswerttabelle 70 eine ansteigende Flanke an dem dividierten Speichertaktsignal (MCDIV) detektiert wird, während das dividierte Host-Taktsignal (HCDIV) niedrig ist (in der Wahrheitswerttabelle dargestellt mit HCDIV = 0, MCDIV = 1), wobei danach ein Signal mit der Bezeichnung H_LATE durch das NAND-Glied 59 in den hohen Zustand versetzt wird. Als Reaktion auf das Signal H_LATE und das hohe Signal MCDIV steuert das NAND-Glied 60 ein Signal mit der Bezeichnung M_LATE in den niedrigen Zustand. Wenn somit das Signal MCDIV in Bezug auf das Signal HCDIV voreilt, so wird das Signal M_LATE in den niedrigen Zustand versetzt und das Signal H_LATE wird in den hohen Zustand versetzt. Wenn andererseits das Signal HCDIV in Bezug auf das Signal MCDIV voreilt, wird das Signal M_LATE in den hohen Zustand versetzt (wobei angezeigt wird, dass MCDIV in Bezug auf HCDIV nacheilt), und H_LATE wird in den niedrigen Zustand versetzt. Nachdem sowohl HCDIV als auch MCDIV einen hohen Zustand erreicht haben, hält das R/S-Flip-Flop die Signale M_LATE und H_LATE in die entsprechenden Zustände, die durch den Übergang niedrig zu hoch des nacheilenden Eingangssignals MCDIV oder HCDIV bestimmt worden sind. Dies ist in der Wahrheitswerttabelle 70 durch den Eintrag angezeigt, der M_LATE_N+1 in dem vorangehenden Zustand von M_LATE (d.h. M_LATE_N) hält, während sowohl HCDIV und MCDIV hoch sind. Während dem Zeitraum, in dem sowohl MCDIV als auch HCDIV beide niedrig sind, was hierin als „Rücksetzzeitraum" bezeichnet ist, werden M_LATE und H_LATE beide in einen hohen Zustand zurückgesetzt werden. In einem Ausführungsbeispiel wird H_LATE nicht außerhalb des R/S-Flip-Flops verwendet, wobei M_LATE und H_LATE beide mit den entsprechenden Ausgangspuffern 61, 62 gekoppelt sind, so dass ausgeglichene Verbraucherimpedanzen dem Logikgattern 59, 60 präsentiert werden.
In dem Ausführungsbeispiel aus 3 wird HCDIV in ein Verzögerungselement Delay1 eingegeben, um eine verzögerte Version des Signals HCDIV mit der Bezeichnung D1 zu erzeugen. D1 wird zur Torsteuerung eines D-Flip-Flops 64 verwendet, das M_LATE als eine Eingabe bzw. einen Eingang empfängt. Bei dieser Anordnung tastet das D-Flip-Flop 64 M_LATE einen vorbestimmten Zeitraum nach jeder Anstiegsflanke von HCDIV ab und gibt den abgetasteten Wert als ein Auswahlsignal mit der Bezeichnung SEL_LATE aus. Wie dies nachstehend im Text näher beschrieben wird, wird die vorbestimmte Verzögerung, die durch das Verzögerungselement Delay1 eingeführt wird, so ausgewählt, dass sie Zeit für einen aufzulösenden erweiterten metastabilen Zustand des R/S-Flip-Flops 67 vorsieht.
Das verzögerte Signal HCDIV D1 wird durch ein weiteres Verzögerungselement Delay2 weiter verzögert, so dass das Signal D2 erzeugt wird, und das Signal D2 wird durch ein weiteres Verzögerungselement Delay3 weiter verzögert, so dass das Signal D3 erzeugt wird. Da die Signale D2 und D3 eine feste vorbestimmte Phasendifferenz aufweisen (d.h. gleich der durch das Element Delay3 eingeführten Verzögerung), können sie zum Ausdrücken der Phasendifferenz verwendet werden, die zwischen den dividierten Taktsignalen HCDIV und MCDIV detektiert werden. Abhängig von dem Zustand des Signals SEL_LATE wird eines der Signale D2 und D3 als das Speichertakt-Rückkopplungssignal 57 (MCFB) ausgewählt, und das andere der Signale D2 und D3 wird als das Host-Takt-Rückkopplungssignal 56 (HCFB) ausgewählt. Die Multiplexer 66 und 68 sind zu diesem Zweck vorgesehen, wobei jeder der Multiplexer 66, 68 ein entgegengesetztes Signal von D2 und D3 für einen bestimmten Zustand des Signals SEL_LATE auswählt. Wenn zum Beispiel SEL_LATE hoch ist, was anzeigt, dass der Host-Takt in Bezug auf den Speichertakt voreilt, so bewirkt SEL_LATE, dass der Multiplexer 68 D2 als das Host-Takt-Rückkopplungssignal 56 auswählt, und wobei SEL_LATE bewirkt, dass der Multiplexer 66 D3 als das Speichertakt-Rückkopplungssignal 57 auswählt. Da die Phasendifferenz zwischen den dividierten Taktsignalen HCDIV und MCDIV dazu neigt, deutlich kleiner zu sein als die vorbestimmte Phasendifferenz zwischen den Signalen D2 und D3 (aufgrund der Tatsache, dass die Regelschleifen-Phasenanpassung zu einer Phasendifferenz von Null tendiert), ist der Effekt der Ausgabe der Signale D2 und D3 zur Darstellung der Phasendifferenz zwischen den dividierten Taktsignalen 46, 47 eine Verstärkung der Phasendifferenz in den repräsentativen Rückkopplungssignalen 56, 57, und um somit die Phasendifferenz für vorübergehende Ereignisse (z.B. Rauschen) weniger anfällig zu machen sowie in Bezug auf systematische Ungenauigkeiten (z.B. uneinheitliche bzw. ungleichmäßige Wegführungsverzögerungen).
In weiterem Bezug auf die Abbildung aus 3 wird hiermit festgestellt, dass aufgrund der Tatsache, dass SEL_LATE als Reaktion auf einen Anstiegsflankenübergang von D1 erzeugt wird, was unbedingt vor einem Anstiegsflankenübergang von D2 oder D3 erfolgt, sind die Eingänge in die Multiplexer 66 und 68 während jedem Übergang des Signals SEL_LATE niedrig. Dies verhindert eine Störung der Signale HCFB und MCFB 53, 56, die ansonsten durch den gleichzeitigen Übergang des Signals SEL_LATE und eine Eingabe in die Multiplexer 66, 68 bewirkt wird.
In Bezug auf die Phasendifferenz-Verstärkungseinrichtung 55 aus 3 können verschiedene Änderungen vorgenommen werden, ohne dabei vom Umfang der vorliegenden Erfindung abzuweichen. Zum Beispiel können an Stelle des R/S-Flip-Flops 67 andere Phasendetektionsschaltungen eingesetzt werden, zu denen ohne einzuschränken unter anderem folgende zählen: quergekoppelte D-Flip-Flops, quergekoppelte R/S-Flip-Flops und andere Abtastkreise und Haltekreise. Ferner kann das R/S-Flip-Flop selbst anders implementiert werden (z.B. unter Verwendung von NOR-Gliedern an Stelle von NAND-Gliedern). In anderen Ausführungsbeispielen können ferner andersartige Speicherelemente an Stelle des D-Flip-Flop 64 verwendet werden. Ferner können die Elemente Delay2 und Delay3 durch einen Takt getaktet werden, der nicht von dem dividierten Host-Takt 46 abgeleitet wird. Zum Beispiel können verzögerte Versionen des Host-Takt selbst (z.B. das Signal 16 aus 2) an Stelle des dividierten Host-Takts 46 durch die Phasendifferenz-Verstärkungseinrichtung 55 ausgegeben werden. Ferner kann der dividierte Speichertakt 47 oder der Speichertakt selbst (z.B. das Signal 17 aus 2) in einem alternativen Ausführungsbeispiel verwendet werden. Wie dies nachstehend in Bezug auf die Abbildung aus 6 beschrieben ist, können ferner andere Konfigurationen für das Verzögerungselement an Stelle der in der Abbildung aus 3 dargestellten Konfiguration verwendet werden. Weitere Implementierungsdetails können ebenfalls verändert werden, ohne dabei vom Umfang der vorliegenden Erfindung abzuweichen.
Die Abbildung aus 4 zeigt ein Zeitsteuerungsdiagramm, das den Betrieb einer Phasendifferenz-Verstärkungseinrichtung gemäß dem Ausführungsbeispiel aus der Abbildung aus 3 veranschaulicht. In einem ersten Zyklus (Zyklus1) der dividierten Host- und Speichertakte (HCDIV und MCDIV) eilt HCDIV in Bezug auf MCDIV vor. In der Folge wird M_LATE in den hohen Zustand versetzt und eine kurze Zeit später an der ansteigenden Flanke 81 des Signals D1 abgetastet, um zu bewirken, dass das Signal SEL_LATE in den hohen Zustand versetzt wird. Da SEL_LATE hoch ist, wird das Signal D2 als HCFB-Ausgabe ausgewählt, und das weiter verzögerte Signal D3 wird als MCFB-Ausgabe ausgewählt. Während zwischen HCDIV und MCDIV nur eine verhältnismäßig geringe Phasendifferenz 91 existiert, wird die Phasendifferenz somit effektiv in dem Ausgang an die Phasenanpassungseinrichtung verstärkt, wie dies durch die Phasendifferenz 101 dargestellt ist, um welche MCFB in Bezug auf HCFB nacheilt.
In weiterem Bezug auf den ersten Zyklus der Signale MCDIV und HCDIV aus 4 bleibt MCDIV für einen kurzen Zeitraum auf dem hohen Zustand, nachdem HCDIV auf einen niedrigen Wert übergegangen ist. Aufgrund dieses Eingangszustands geht das Signal M_LATE für einen kurzen Zeitraum in den niedrigen Zustand über und kehrt danach in einen hohen Zustand zurück, wenn MCDIV in den niedrigen Zustand übergeht. Dies ist durch den Pfeil 111 dargestellt. Da die durch die Anstiegsflanke 81 von D1 erzeugte Abtastzeit deutlich vor dem kurzen niedrigen Zustand 111 von M_LATE auftritt, beeinflusst der niedrige Zustand 111 von M_LATE, verursacht durch den Phasenversatz zwischen den hinteren Flanken von HCDIV und MCDIV nicht das Signal SEL_LATE.
In dem zweiten Zyklus (Zyklus2) der Signale HCDIV und MCDIV eilt HCDIV weiter in Bezug auf MCDIV vor, jetzt jedoch in geringerem Umfang. Dies ist erwartet, da als Reaktion auf die Detektion, dass MCFB in Bezug auf HCFB nacheilt, die Phasenanpassungsschaltung in dem Speichertaktgenerator die Phase des Speichertaktsignals inkremental vorverstellt hat (z.B. durch eine geringfügige Verkürzung des Zeitraums eines Zyklus des Speichertaktsignals). Da HCDIV in dem zweiten Zyklus weiter in Bezug auf MCDIV voreilt, wird das Signal M_LATE in den hohen Zustand versetzt und an der ansteigenden Flanke 83 von D1 abgetastet, so dass auch das Signal SEL_LATE in den hohen Zustand versetzt wird. Da das Signal SEL_LATE hoch ist, wird das weiter verzögerte Signal der Signale D2 und D3 (d.h. D3) wiederum als das Signal MCFB ausgegeben, während das weiter fortgeschrittene Signal der Signale D2 und D3 (d.h. D2) als das Signal HCFB ausgegeben wird. Während die Phasendifferenz 93 zwischen den Signalen MCDIV und HCDIV somit deutlich geringer geworden ist, eilt HCFB in Bezug auf MCFB weiterhin um die gleiche verstärkte Phasendifferenz 103 vor, wie in dem vorherigen Zyklus.
In dem dritten Zyklus (Zyklus3) der Signale HCDIV und MCDIV wurde MCDIV vorgestellt, so dass es jetzt leicht in Bezug auf das Signal HCDIV voreilt. Folglich wird das Signal M_LATE an der ansteigenden Flanke von MCDIV niedrig, und es bleibt niedrig, zumindest bis es an der ansteigenden Flanke 85 von D1 abgetastet wird, um ein niedriges Signal SEL_LATE zu erzeugen. Da das Signal SEL_LATE niedrig ist, wird das weiter vorgestellte Signal der Signale D2 und D3 (d.h. D2) als das Signal MCFB ausgewählt, und das weiter verzögerte der Signale D2 und D3 (d.h. D3) wird als das Signal HCFB ausgewählt. Somit eilt MCFB jetzt in Bezug auf HCFB vor, wobei jedoch weitern die gleiche verstärkte Phasendifferenz 105 zwischen den Signalen MCFB und HCFB erscheint, ungeachtet der verhältnismäßig kleinen Phasendifferenz 95 zwischen den Signalen MCDIV und HCDIV.
In dem vierten Zyklus (Zyklus4) der Signale HCDIV und MCDIV wurde das Signal MCDIV leicht verzögert, so dass die Signale MCDIV und HCDIV nahezu phasengleich sind. Die gleichzeitigen (oder nahezu gleichzeitigen) Übergänge der Signale HCDIV und MCDIV von dem niedrigen in den hohen Zustand sorgen für einen metastabilen Zustand in dem R/S-Flip-Flop der Phasendifferenz-Verstärkungseinrichtung. Der metastabile Zustand ist im Wesentlichen ein Durchgangszustand in den beiden NAND-Gliedern, die das R/S-Flip-Flop bilden, um zu bestimmen, welches letztlich in den hohen Zustand wechselt und welches letztlich in den niedrigen Zustand wechselt (die Ausgänge beider NAND-Glieder können nicht in dem gleichen Zustand verbleiben, wenn beide Eingänge HCDIV und MCDIV hoch sind). Bis der Durchgangszustand aufgelöst ist, werden die Signale H_LATE und M_LATE auf Spannungswerte gesteuert, die in gewisser Weise zwischen einem gültigen logisch hohen Wert und einem gültigen logisch niedrigen Wert liegen. Der metastabile Wert ist durch den schraffierten bzw. dunklen Bereich 112 des Signals M_LATE in 4 veranschaulicht. Wenn der metastabile Zustand nicht bis zur Abtastung von M_LATE an der ansteigenden Flanke von D1 aufgelöst wird, kann ein fehlerhafter Zustand von M_LATE in dem D-Flip-Flop erfasst werden, das SEL_LATE ausgibt. Anders ausgedrückt kann ein falsches oder sogar ungültiges Signal SEL_LATE an die Multiplexer ausgegeben werden, die dazu verwendet werden, die Signale D2 und D3 zu der Phasenanpassungseinrichtung zu leiten. In einem Ausführungsbeispiel wird dieser Zustand verhindert (zumindest innerhalb praktischer mittlerer Fehlerzeiten), indem in den NAND-Gliedern (oder anderen Logikelementen) Verstärker mit hoher Verstärkung verwendet werden, welche das R/S-Flip-Flop bilden, und indem ein Verzögerungselement Delay1 vorgesehen wird, das die ansteigende Flanke von D1 über einen Zeitraum verzögert, der deutlich länger ist als der Zeitraum, der angemessen für die Dauer des metastabilen Zustands erwartet werden kann. Ferner können die Ausgangspuffer (Elemente 61 und 62 aus 3) in dem R/S-Flip-Flop so gestaltet werden, dass sie eine Hysterese oder einen vorbestimmten Übergangsschwellenwert (wie z.B. in einem Schmidt-Auslöserbaustein) aufweisen, so dass zum Beispiel ein metastabilen Signalwert an dem Puffereingang den Pufferausgang nicht verändert.
In weiterem Bezug auf den vierten Zyklus wird der metastabile Zustand schließlich zugunsten des Signals HCDIV aufgelöst, so dass M_LATE in den hohen Zustand versetzt wird. Das Signal M_LATE wird kurze Zeit später abgetastet, so dass das Signal SEL_LATE in den hohen Zustand versetzt wird, und wodurch D2 als HCFB und D3 als MCFB ausgegeben werden, so dass MCFB in Bezug auf HCFB um eine vorbestimmte Phasendifferenz zwischen D2 und D3 nacheilt.
Die Abbildung aus 5 zeigt ein Blockdiagramm eines alternativen Ausführungsbeispiels einer Phasendifferenz-Verstärkungseinrichtung 75. Die Phasendifferenz-Verstärkungseinrichtung 75 weist ein Reset/Set (R/S) Flip-Flop 67, ein D-Flip-Flop 64 und ein Verzögerungselement Delay1 auf, die jeweils allgemein so arbeiten, wie dies in Bezug auf die Abbildung aus 3 beschrieben ist, so dass ein Signal SEL_LATE erzeugt wird. In dem Ausführungsbeispiel aus 5 wird das Signal SEL_LATE in einen hohen Zustand versetzt, wenn das Signal HCDIV in Bezug auf das Signal MCDIV voreilt, und das Signal SEL_LATE wird in den niedrigen Zustand versetzt, wenn das Signal MCDIV in Bezug auf das Signal HCDIV voreilt. Wie dies dargestellt ist, wird ein Signal D2 durch das Element Delay2 ausgegeben und einem ersten Eingang eines Multiplexers 66 mit zwei Eingängen bereitgestellt. Das Signal D2 wird ferner einem Verzögerungselement Delay3 zugeführt, das ein Signal D3 ausgibt. Das Signal D3 wird als das Host-Takt-Rückkopplungssignal HCFB ausgegeben und auch an das Element Delay4 zugeführt, das ein Signal D4 an den anderen Eingang des Multiplexers 66 ausgibt. Das Signal SEL_LATE wird dazu verwendet, auszuwählen, welches der Signale D2 und D4 durch den Multiplexer als das Speichertakt-Rückkopplungssignal MCFB ausgegeben wird. Wenn SEL_LATE hoch ist (wodurch angezeigt wird, dass MCDIV in Bezug auf HCDIV nacheilt), wird D4 ausgewählt als das Signal MCFB. Wenn SEL_LATE niedrig ist (wodurch angezeigt wird, dass MCDIV in Bezug HCDIV voreilt), wird das Signal D2 ausgewählt als das Signal MCFB. Unter Verwendung der Verzögerungselemente Delay3 und Delay4, die jeweils eine Verzögerungszeit TDLY einfügen, ist der Effekt der Auswahl von entweder D2 oder D4 die Auswahl eines Signals, das um die Zeit TDLY (d.h. D4) in Bezug auf D3 nacheilt oder die Auswahl eines Signals, das D3 um die Zeit TDLY (d.h. D2) voreilt), wie dies durch das Kurvenformdiagramm 71 aus der Abbildung aus 5 dargestellt ist. Im Gegensatz zu der Phasendifferenz-Verstärkungseinrichtung 55 aus 3, wobei die Signale D3 und D4 wechselweise als die Ausgaben HCFB und MCFB ausgewählt werden, abhängig von dem Zustand von SEL_LATE, wird bei der Phasendifferenz-Verstärkungseinrichtung 75 aus 5 ein vorbestimmtes Signal (z.B. D3) als Signal HCFB ausgegeben, und das Signal SEL_LATE wird zur Auswahl zwischen Signalen verwendet, die in Bezug auf das Signal HCFB um einen vorbestimmten Zeitraum voreilen oder nacheilen. In einem alternativen Ausführungsbeispiel kann das Signal D3 als das Signal MCFB ausgegeben, und das Signal SEL_LATE zur Auswahl zwischen einem voreilenden und nacheilenden Signal als Ausgabe HCFB verwendet werden. Ferner kann ein anderes Signal als HCDIV als Basistaktquelle für die Ausgangssignale MCFB und HCFB verwendet werden. Zwar wurden die Zeitverzögerungen, die durch die Elemente Delay3 und Delay4 zugeführt werden, als identisch beschrieben, wobei in einem alternativen Ausführungsbeispiel aber auch nicht identische Zeitverzögerungen verwendet werden können. Ferner kann es wünschenswert sein, ein zusätzliches Verzögerungselement zwischen dem Elemente Delay2 und dem Multiplexer einzufügen, um Zeit zur Stabilisierung der Ausgabe des D-Flip-Flops vorzusehen. Diese und andere Details in Bezug auf die Implementierung können verändert werden, ohne vom Gedanken und Umfang der vorliegenden Erfindung abzuweichen.
Die Abbildung aus 6 veranschaulicht alternative Verzögerungsschaltungen 121, 123, die in der Phasendifferenz-Verstärkungseinrichtung aus 5 verwendet werden können. Die Verzögerungsschaltung 121, die als kumulative Verzögerungsschaltung bezeichnet wird, entspricht im Wesentlichen der Anordnung aus der Abbildung aus 5, mit der Ausnahme, dass ein generalisierter Takt, REFCLK, zum Takten der Schaltung verwendet wird. REFCLK kann den dividierten Host-Takt HCDIV in einem bestimmten Ausführungsbeispiel darstellen. In der kumulativen Verzögerungsschaltung 121 wird das Signal D3 aus REFCLK erzeugt, indem die kumulativen Verzögerungen in den Elementen Delay2 und Delay3 angewandt werden. In ähnlicher Weise wird das Signal D4 aus REFCLK erzeugt, indem die kumulativen Verzögerungen in den Elementen Delay2, Delay3 und Delay4 angewandt werden. In der Verzögerungsschaltung 123, die als nicht kumulative Verzögerungsschaltung bezeichnet wird, werden die Elemente Delay5 und Delay6 dazu verwendet, die entsprechenden Signale D3 und D4 direkt aus REFCLK zu erzeugen. Durch die Auswahl des Verzögerungselements Delay5 zur Erzeugung der gleichen Verzögerung wie bei einer Kombination der Elemente Delay2 und Delay3, und durch die Auswahl des Verzögerungselements Delay6, um im Wesentlichen die gleiche Verzögerung wie die kombinierten Elemente Delay2, Delay3 und Delay4 zu erzeugen, stellt die nicht kumulative Verzögerungsschaltung 123 im Wesentlichen die gleiche Funktionalität bereit wie die kumulative Verzögerungsschaltung 121. In ähnlicher Weise kann nicht kumulativer Schaltungsaufbau an Stelle der kumulativen Verzögerungskonfiguration der Elemente Delay3 und Delay4 in der Phasendifferenz-Verstärkungseinrichtung 55 aus 3 verwendet werden. Die Verzögerungselemente können unter Verwendung passiver Schaltungselemente implementiert werden oder jeder Anzahl allgemein bekannter Schaltungen auf Transistorbasis (z.B. einer Verkettung von Pufferverstärkern, wobei die Verzögerung durch die Anzahl der Stufen bzw. Phasen bestimmt wird).
Die Ausführungsbeispiele hierin betreffen zwar die Ausrichtung von Takten in verschiedenen Taktbereichen eines Speichersystems, wobei die Anwendung der vorliegenden Erfindung diesbezüglich jedoch nicht beschränkt ist. Die vorliegende Erfindung kann in jeder Situation eingesetzt werden, in der es wünschenswert ist, die Phase von zwei oder mehr Signalen auszurichten.
In der vorstehenden Beschreibung wurde die Erfindung in Bezug auf bestimmte Ausführungsbeispiele der Erfindung beschrieben. Es ist jedoch offensichtlich, dass verschiedene Modifikationen und Abänderungen in Bezug auf die besonderen Ausführungsbeispiele möglich sind, ohne dabei vom weiteren Umfang der Erfindung abzuweichen, der in den anhängigen Ansprüchen ausgeführt ist. Demgemäß sind die Beschreibung und die Zeichnungen nicht einschränkend sondern veranschaulichend auszulegen.

Claims

Verfahren zum Anzeigen einer Phasendifferenz zwischen einem ersten Eingangssignal (46) und einem zweiten Eingangssignal (47), wobei das Verfahren folgendes umfasst: das Erzeugen eines ersten verzögerten Signals (D2), indem ein erstes Referenzsignal um einen vorbestimmten Zeitraum verzögert wird; das Erzeugen eines zweiten verzögerten Signals (D3; D4), indem das Referenzsignal um einen zweiten vorbestimmten Zeitraum verzögert wird, wobei der zweite vorbestimmte Zeitraum länger ist als der erste vorbestimmte Zeitraum; das Detektieren, welches der ersten und zweiten Eingangssignale in Bezug auf das andere voreilt; das Ausgeben des ersten verzögerten Signals (D2), so dass es das erste Eingangssignal darstellt, und das Ausgaben eines Signals, das dem ersten verzögerten Signal um einen dritten vorbestimmten Zeitraum nacheilt, so dass es das zweite Eingangssignal darstellt, wenn das erste Eingangssignal in Bezug auf das zweite Eingangssignal voreilt; und das Ausgeben des zweiten verzögerten Signals (D3; D4), so dass es das erste Eingangssignal darstellt, und das Ausgaben eines Signals, das in Bezug auf das zweite verzögerte Signal um einen vierten vorbestimmten Zeitraum voreilt, so dass es das zweite Eingangssignal darstellt, wenn das zweite Eingangssignal in Bezug auf das erste Eingangssignal voreilt.
Verfahren nach Anspruch 1, wobei es sich bei dem Referenzsignal um das erste Eingangssignal (46) handelt.
Verfahren nach Anspruch 1, wobei das Ausgeben des ersten verzögerten Signals (D2) und eines Signals, das dem ersten verzögerten Signal nacheilt, das Ausgeben des ersten verzögerten Signals (D2) umfasst, so dass das erste Eingangssignal dargestellt wird, und das Ausgaben des zweiten verzögerten Signals (D3), so dass das zweite Eingangssignal dargestellt wird, wobei der dritte vorbestimmte Zeitraum die Differenz zwischen dem ersten vorbestimmten Zeitraum und dem zweiten vorbestimmten Zeitraum entspricht.
Verfahren nach Anspruch 3, wobei das Ausgeben des zweiten verzögerten Signals und eines Signals, das dem zweiten verzögerten Signal voreilt, das Ausgeben des zweiten verzögerten Signals umfasst, um das erste Eingangssignal darzustellen, und das Ausgeben des ersten verzögerten Signals, um das zweite Eingangssignals darzustellen, wobei der vierte vorbestimmte Zeitraum die Differenz zwischen dem ersten vorbestimmten Zeitraum und dem zweiten vorbestimmten Zeitraum darstellt.
Verfahren nach Anspruch 1, wobei dieses ferner folgendes umfasst: das Erzeugen eines dritten verzögerten Signals (D3), das dem Referenzsignal um einen fünften vorbestimmten Zeitraum nacheilt, wobei der fünfte vorbestimmte Zeitraum größer ist als der erste vorbestimmte Zeitraum und kleiner als der zweite vorbestimmte Zeitraum; und das Ausgeben des dritten verzögerten Signals, um das zweite Eingangssignal darzustellen, wobei der dritte vorbestimmte Zeitraum die Differenz zwischen dem ersten vorbestimmten Zeitraum und dem fünften vorbestimmten Zeitraum darstellt, und wobei der vierte vorbestimmte Zeitraum die Differenz zwischen dem zweiten vorbestimmten Zeitraum und dem fünften vorbestimmten Zeitraum darstellt.
Vorrichtung (55) zum Anzeigen einer Phasendifferenz zwischen einem ersten Eingangssignal (46) und einem zweiten Eingangssignal (47), wobei die Vorrichtung folgendes umfasst: einen Phasendetektor (67) zum Detektieren, welches der ersten und zweiten Eingangssignale in Bezug auf das andere voreilt, und zum Ausgeben eines Auswahlsignals mit einem ersten Zustand; wenn das erste Eingangssignal in Bezug auf das andere in Bezug auf das zweite Eingangssignal voreilt, und mit einem zweiten Zustand, wenn das zweite Eingangssignal in Bezug auf das erste Eingangssignal voreilt; ein erstes Verzögerungsschaltungselement (DELAY 2) mit einem Eingang für den Empfang eines ersten Referenzsignals und einem Ausgang zum Ausgeben eines ersten verzögerten Signals (D2), das hinter dem ersten Referenzsignal um einen ersten vorbestimmten Zeitraum nacheilt; ein zweites Verzögerungsschaltungselement (DELAY 3; DELAY 4) mit einem Eingang für den Empfang eines zweiten Referenzsignals und einem Ausgang zum Ausgeben eines zweiten verzögerten Signals (D3; D4), das hinter dem zweiten Referenzsignal um einen zweiten vorbestimmten Zeitraum nacheilt; einen ersten Multiplexer (66), der einen Steuereingang aufweist, der so gekoppelt ist, dass er das Auswahlsignal (SEL-LATE) von dem Phasendetektor (67) empfängt, und wobei die ersten und zweiten Dateneingänge entsprechend so gekoppelt sind, dass sie die ersten und zweiten verzögerten Signale von den ersten und zweiten Verzögerungsschaltungselementen empfangen, wobei der erste Multiplexer das erste verzögerte Signal (D2) ausgibt, wenn sich das Auswahlsignal in dem ersten Zustand befindet, und wobei das zweite verzögerte Signal (D3; D4) ausgegeben wird, wenn sich das Auswahlsignal in dem zweiten Zustand befindet; und mit einem Ausgangssignalpfad zur Ausgabe eines Signals (HCFB), das dem ersten verzögerten Signal (D2) nacheilt, wenn sich das Auswahlsignal in dem ersten Zustand befindet, und welches dem zweiten verzögerten Signal (D3; D4) voreilt, wenn sich das Auswahlsignal in dem zweiten Zustand befindet.
Vorrichtung nach Anspruch 6, wobei diese ferner ein drittes Verzögerungsschaltungselement (DELAY 3) umfasst, mit einem Eingang für den Empfang eines dritten Referenzsignals und mit einem Ausgang zum Ausgeben eines dritten verzögerten Signals (D3), das in Bezug auf das erste verzögerte Signal (D2) um einen dritten vorbestimmten Zeitraum nacheilt und das in Bezug auf das zweite verzögerte Signal (D4) um einen vierten vorbestimmten Zeitraum voreilt, und wobei der Ausgangssignalpfad mit der dritten Verzögerungsschaltung gekoppelt ist, um das dritte verzögerte Signal auszugeben.
System nach Anspruch 7, wobei das zweite Referenzsignal das dritte verzögerte Signal (D3) darstellt.
System nach Anspruch 7, wobei das dritte Referenzsignal das erste verzögerte Signal (D2) darstellt.
System nach Anspruch 6, wobei dieses ferner einen zweiten Multiplexer (68) umfasst, der einen Steuereingang aufweist, um das Auswahlsignal (SEL-LATE) von dem Phasendetektor (67) zu empfangen, wobei erste und zweite Dateneingänge entsprechend so gekoppelt sind, dass sie die ersten und zweiten verzögerten Signale (D2; D3) von den ersten und zweiten Verzögerungsschaltungselementen empfangen, und mit einem Ausgang, der mit dem Ausgangssignalpfad gekoppelt ist, wobei der zweite Multiplexer (68) das zweite verzögerte Signal (D3) auf dem Ausgangssignalpfad ausgibt, wenn sich das Auswahlsignal in dem ersten Zustand befindet, und wobei er das erste verzögerte Signal (D2) auf dem Ausgangssignalpfad ausgibt, wenn sich das Auswahlsignal in dem zweiten Zustand befindet.