KR100810346B1

KR100810346B1 - 이동통신 단말기의 256-탭 정합필터링 장치 및 방법

Info

Publication number: KR100810346B1
Application number: KR1020020029129A
Authority: KR
Inventors: 이원호
Original assignee: 삼성전자주식회사
Priority date: 2002-05-25
Filing date: 2002-05-25
Publication date: 2008-03-07
Also published as: US20040029603A1; KR20030094522A

Abstract

본 발명은 이동통신 시스템에 관한 것으로, 특히 동기채널을 탐색하여 동기를 획득하는 기지국을 위한 정합필터링 장치 및 방법에 관한 것이다.

상기 본 발명에 따른 이동통신 시스템에서 동기채널신호를 탐색하여 동기를 획득하는 기지국을 위한 정합 필터링 장치는, 제1시퀀스를 가지는 상기 동기채널신호를 소정 길이를 가지는 제2시퀀스에 정합시켜 출력하는 정합필터와, 상기 제2시퀀스에 대응하여 소정의 길이를 가지는 제3시퀀스를 생성하는 시퀀스 생성기와, 상기 제2시퀀스와 동일한 길이를 가지도록 상기 제3시퀀스를 다중화하여 출력하는 다중화기와, 상기 다중화화기로부터 출력되는 제 3시퀀스와 상기 정합필터의 출력값을 가지고 상기 제1시퀀스의 길이에 의해 단위별로 정합값을 계산하여 출력하는 정합값 계산부를 포함한다.

UMTS, 탐색기, 동기채널, 정합필터

Description

이동통신 단말기의 256-탭 정합필터링 장치 및 방법{APPARATUS AND METHOD FOR MATCHED FILTERING 256-TAP IN MOBILE COMMUNICATION TERMINAL}

도 1은 종래 단말기의 동기채널 탐색기에 사용되는 256-탭 정합필터를 나타내는 도면,

도 2는 본 발명의 실시 예에 따른 16-탭 정합필터를 사용하는 256-탭 정합필터를 나타내는 도면.

도 3은 본 발명의 실시 예에 따른 도 2에서 상기 카운터(200)의 출력인 H(203), M(205), L(207)의 세 신호의 타이밍 관계를 나타내는 타이밍도.

도 4는 본 발명의 실시 예에 따른 도 2에서 y'-시퀀스 생성기의 구조를 나타내는 도면

통상적으로 이동통신시스템은 동기식방식과 비동기식방식으로 크게 구분될 수 있다. 한편, 이와 같이 구분되는 방식 중 비동기식방식은 유럽에서 채택되고 있는 방식이며, 동기식방식은 미국에서 채택하고 있는 방식이다. 또한, 오늘날은 이동통신 산업의 급성장에 따라 이동통신시스템은 통상적인 음성 서비스 뿐만아니라 데이터, 화상 등의 서비스가 가능한 차세대 이동통신시스템이 대두되고 있으며, 이에 대한 표준화 작업이 이루어지고 있다. 하지만, 앞에서 언급한 바와 같이 서로 다른 방식에 의해 이동통신시스템을 구현하고 있는 미국과 유럽은 서로 다른 형태로의 표준화 작업이 이루어지고 있다. 그 중 유럽에서 이루어지고 있는 유럽형 차세대 이동통신시스템이 UMTS(Universal Mobile Telecommunication Systems)이다.

한편, 상기 UMTS의 경우 비동기 방식을 채택하고 있음에 따라 소정 동기채널을 통해 특정 기지국과의 동기를 이루기 위한 동작이 요구된다. 즉, 기지국 탐색을 위한 동작이 요구되는 것이다. 이러한, 상기 UMTS 시스템의 순방향 물리채널(Downlink Physical CHannel, 이하 'DPCH'라 칭함) 중에서 기지국 탐색(cell search)에 이용되는 것은 제1동기채널(Primary Synchronization CHannel, 이하 'P-SCH'라 칭함) 및 제2동기채널(Secondary Synchronization CHannel, 이하 'S-SCH'라 칭함)이다. 상기 기지국 탐색에 이용되는 두 채널 중 P-SCH는 길이가 256칩(chip)인 시퀀스(sequence)가 매 슬롯(slot, 1슬롯= 2560칩)의 처음 256칩 동안 반복적으로 전송되는 채널이다. 상기 UMTS 시스템의 이동국에서는 상기 P-SCH를 이용하여 슬롯 타이밍 동기를 이룬다. 일반적으로, 기지국 탐색을 위해 파일럿신호를 복조하는 방법으로는 크게 두 가지로 구분할 수 있다. 그 첫 번째 방법이 정합필터링 장치(이하 '정합필터(matched filter)'라 침함.)를 사용하는 방법이며, 그 두 번째 방법이 상관기(correlator)를 사용하는 방법이다. 상기 첫 번째로 제안하고 있는 정합필터를 사용하는 방법은 참조문헌(US Patent No. 5,910,948)에서 상세히 기술하고 있다. 여기서, 상기한 두 가지의 방법 중 정합필터를 사용하는 방법은 기지국 탐색에 걸리는 시간이 짧다는 장점이 있으나, 하드웨어로 구현하는 경우 복잡도(complexity)가 높은 단점이 있다. 이에 반하여 상관기를 사용하는 방법은 정합필터를 사용하는 경우와 반대의 특성을 가지게 된다. 즉, 기지국 탐색에 걸리는 시간이 길다는 단점이 있으나 하드웨어의 복잡도가 낮다는 장점이 있다.
도 1은 종래 단말기의 동기채널 탐색기에 사용되는 256-탭 정합필터를 나타내는 도면이다.
상기 도 1을 참조하면, 상기 이동통신 단말기는 기지국 탐색을 위하여 동기채널에서 사용되는 256칩 길이의 시퀀스에 정합된 정합필터를 사용한다. 상기 UMTS 시스템에서 한 슬롯의 길이는 2560칩이므로, 상기 도 1과 같은 정합필터를 사용하면 신호대잡음비(Signal-to-Noise Ratio, 이하 'SNR'이라 칭함)가 높을 경우 최대 2560칩, 즉 하나의 슬롯만에 슬롯 타임 동기를 이룰 수 있다.
상기 동기채널에서 사용되는 c-시퀀스는 길이가 256칩인 시퀀스로, 하기의 [수학식 1]과 같이 주어진다.

삭제

즉, 동기채널에 사용되는 c-시퀀스의 길이가 256이므로, 상기 정합필터는 256개의 탭(tap)을 가지게 된다. 상기 동기채널의 c-시퀀스에 정합되는 정합필터의 입력신호를 x(n)이라 하면, 그에 따른 상기 정합필터의 출력신호,

은 하기의 [수학식 2]과 같이 표현된다.

상기 [수학식 2]에서

는 정합필터의 탭 계수(tap coefficient)로서, c-시퀀스로부터 하기의 [수학식 3]와 같이 주어진다.

즉, 상기 [수학식 3]에서 보여지는 바와 같이, 정합필터의 탭 계수는 송신신호에서 사용된 시퀀스를 반대순서로 배열한 것이다. 이하 상기

를 c'-시퀀스라 칭한다.

즉, 상기 256-탭의 정합필터를 위해서 255개의 지연소자(delay element)(110-1 내지 110-255)와 256개의 곱셈기(120-1 내지 120-256)와, 255개의 덧셈기(130-1 내지 130-255)가 사용되었다. 즉, 상기 이동통신 단말기는 기지국의 동기 탐색을 위하여 I-채널(In-phase channel)과 Q-채널(Quadrature channel)로 이루어진 수신신호 각각을 길이가 256칩인 정합필터를 통과한다. 이에 따라 길이가 256 탭인 정합필터의 크기(complexity)가 크다는 문제점이 발생한다.

그러나, 상기 [수학식 1]에서, a는 길이가 16인 시퀀스로 하기의 [수학식 4]와 같이 주어진다. 여기서

는 a에 (-1)를 곱한 시퀀스이다.

상기 [수학식 1] 내지 [수학식 3]로부터 동기채널에서 사용되는 236길이를 가지는 c-시퀀스는 길이가 16인 a-시퀀스가 부호만 달리하며 16번 반복되는 형태임을 알 수 있다. 다시 말하면, 길이가 256탭인 정합필터의 출력 zI(n)은 시퀀스 a에 정합된 정합필터의 n+16 k번째(k=0,1,…,15) 출력에 y(0),y(1),…,y(15)를 곱한 결과를 더한 것이다. 이상의 결과에 의하여, 16탭 정합필터의 연속된 출력 256개를 이용하여 256탭 정합필터의 연속된 출력 16개를 구할 수 있다. 즉, 256칩의 길이를 가지는 동기채널에서 사용되는 시퀀스를 입력으로 하여 16개의 출력을 얻을 수 있음을 알 수 있다. 따라서, 본 발명은 상기 256탭 정합필터를 구혐함에 있어 16탭 정합필터을 이용함을 목적으로 한다.

본 발명은 이동통신 단말기의 동기채널 탐색기의 정합필터에 있어 그 크기를 감소시킬 수 있는 정합필터링 장치 및 방법을 제공한다.

또한 본 발명은 16-탭의 필터를 사용하여 256-탭의 정합필터링 장치 및 방법을 제공한다.

상기 본 발명에 따른 이동통신 시스템에서 동기채널신호를 탐색하여 동기를 획득하는 기지국을 위한 정합 필터링 장치는, 제1시퀀스를 가지는 상기 동기채널신호를 소정 길이를 가지는 제2시퀀스에 정합시켜 출력하는 정합필터와, 상기 제2시퀀스에 대응하여 소정의 길이를 가지는 제3시퀀스를 생성하는 시퀀스 생성기와, 상기 제2시퀀스와 동일한 길이를 가지도록 상기 제3시퀀스를 다중화하여 출력하는 다중화기와, 상기 다중화화기로부터 출력되는 제 3시퀀스와 상기 정합필터의 출력값을 가지고 상기 제1시퀀스의 길이에 의해 단위별로 정합값을 계산하여 출력하는 정합값 계산부를 포함한다.
또한 상기 본 발명에 따른 이동통신시스템에서, 동기채널신호를 탐색하여 동기를 획득하고자 256-탭 정합필터링 장치는, 1/16칩당 1씩 증가하는 클럭신호를 수신하여 16칩당 1씩 증가하는 상위신호와, 1칩당 1씩 증가하는 중위신호와, 1칩당 16씩 증가하는 하위신호를 출력하는 카운터와, 제1시퀀스에 의해 확산된 상기 동기채널신호를 입력하여 상기 카운터로부터 인가되는 중위신호에 따라 매 칩마다 16-탭의 신호를 출력하는 16-탭 정합필터와, 상기 카운터로부터 인가되는 상위신호에 따라 상기 16-탭 정합필터의 출력신호들의 부호를 변경하기 위한 시퀀스를 출력하는 시퀀스 생성기와, 상기 카운터로부터 인가되는 하위신호에 따라 상기 시퀀스 생성기로부터 출력되는 시퀀스에 대해 16개의 시퀀스들을 출력하는 다중화기와, 상기 16-탭 정합필터부터 출력되는 16-탭의 신호와 상기 다중화기로부터 출력되는 16개의 시퀀스들을 곱셈연산하여 출력하는 곱셈기와, 상기 곱셈기의 출력신호와 메모리부로부터 피드백되는 데이터 신호를 가산하는 가산기와, 상기 메모리로부부터 출력되는 데이터 신호들 중에서 메모리 접속 제어기로부터 인가되는 트리거 신호에 의해 선택된 데이터 신호만을 출력하는 제1출력버퍼와, 상기 제1출력버퍼로부터 출력되는 신호들이 일정한 시간간격으로 출력되도록 샘플링하는 제2출력버퍼와, 상기 메모리로부부터 출력되는 데이터 신호와 상기 곱셈기의 출력신호를 데이터 신호를 읽거나 쓰도록 제어하는 제어신호들을 상기 메모리부에 인가하는 메모리 접속 제어기를 포함한다.
또한 상기 본 발명에 따른 이동통신 시스템에서 동기채널신호를 탐색하여 동기를 획득하는 기지국을 위한 정합필터링 방법에 있어서, 제1시퀀스를 가지는 상기 동기채널신호를 소정 길이를 가지는 제2시퀀스에 정합하고, 상기 소정 길이에 의해 정합값을 출력하는 과정과, 상기 제2시퀀스에 대응하여 소정의 길이를 가지는 제3시퀀스를 생성하고, 상기 제2시퀀스와 동일한 길이를 가지도록 상기 제3시퀀스를 다중화하는 과정과, 상기 다중화된 제3시퀀스의 각 칩에 의해 상기 정합값을 곱셈 연산하고, 모든 칩에 의해 상기 곱셈 연산된 값을 출력하는 과정과, 메모리 섹션으로부터의 궤환값에 상기 곱셈 연산된 값을 가산하고, 상기 메모리 섹션에 상기 가산된 값을 출력하는 과정과, 상기 제1시퀀스에 대한 정합값인 데이터 신호를 출력하는 과정을 포함한다.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기에서 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.

본 발명은 상술한 바와 같이 동기채널에서 사용되는 길이 256인 c-시퀀스가 길이가 16인 a-시퀀스가 부호만 달리하며 16번 반복되는 형태로 표현될 수 있다는 점에 착안한다. 즉, 본 발명은 a-시퀀스에 대한 16-탭의 정합필터를 이용하여 c-시퀀스에 대한 256-탭의 정합필터에 관한 것이다.

도 2는 본 발명의 실시 예에 따른 16-탭 정합필터를 사용하여 256-탭 정합필터를 나타내는 블록도이다..

상기 도 2의 정합필터는 모듈러(Modular)-4096 카운터(200), 16-탭 정합필터(202), y'-시퀀스 생성기(204), 16-to-1 멀티플렉서(206), 곱셈기(208), 덧셈기(210), 메모리(212), 마스크(Mask)(214), 출력버퍼1(216), 출력버퍼2(218), 메모리 접속제어기(220)로 구성된다. 먼저 상기 모듈러-4096 카운터(200)에 대해 설명한다. 상기 모듈러-4096카운터(이하 "카운터"라 칭함)(200)는 속도가 칩률(=3.84Mcps)의 16배인 클럭, CHIP*16_CLK(201)으로 구동되어, 0부터 4095까지 증가한다. 4096/16=256이므로, 상기 카운터(200)의 주기는 256칩이다. 상기 카운터(200)의 출력은 12비트이며, 12비트 중 상위 4비트를 H신호(High, 상위)(203), 가운데 4비트를 M신호(Middle, 중위)(205), 하위 4비트를 L신호(Low, 하위)(207)라고 한다. 상기 H신호(203)는 16칩마다 1씩 증가하며, M신호(205)는 1칩마다 1씩 증가하며, L신호(207)는 1/16칩마다 1씩 증가한다. 즉, 카운터(200)는 칩의 16배의 속도를 가지는 클럭신호(CHIP×16_CLK)(201)를 입력받아 칩의 1/16배의 속도를 가지는 신호(L)(207), 칩 속도를 가지는 신호(M)(205), 칩의 16배의 속도를 가지는 신호(H)(203)의 클럭신호들을 출력한다. 카운터가 출력하는 H신호(203), M신호(205), L신호(207)의 클럭신호들은 후술할 16-탭 정합필터(202), 16-to-1 멀티플렉서(206)(이하 "멀티플렉서"라 칭한다), 출력버퍼2(218), 메모리 접속제어기(220) 등에 제공된다.

도 3은 본 발명의 실시 예에 따른 도 2에서 상기 카운터(200)의 출력인 H신호(203), M신호(205), L신호(207)의 타이밍 관계를 나타내는 타이밍도이다.

도 3을 참조하면, a)신호는 상기 도 2에서 카운터(200)의 출력신호들 중 H(203) 신호로, CHIP/16_CLK의 크기를 갖는다. b)신호는 M(205) 신호로 CHIP의 크기를 갖는다. c)신호는 L(207)신호로 CHIP*16_CLK의 크기를 갖는다. 즉, H(203)신호는 16칩마다 1씩 증가하며, M(205) 신호는 1칩마다 1씩 증가하며, L(207) 신호는 1/16칩마다 1씩 증가한다. 다음으로 도 4를 참조하여 y'-시퀀스 생성기(204)에 대해 설명한다.

도 4는 본 발명의 실시 예에 따른 도 2에서 y'-시퀀스 생성기의 구조를 나타낸 블록도이다.

y'-시퀀스 생성기(204)는 16개의 지연소자(delay element)(400 내지 430)들이 순환형태로 연결되어 있다. y'-시퀀스 생성기(204)는 y_0 내지 y_15의 16개의 신호를 멀티플렉서(206)로 출력하는데, H신호(203)를 클럭으로 하여 동작한다. y'-시퀀스 생성기(204)를 구성하는 지연소자들(400 내지 430)이 16개이고, 16칩마다 한번씩 천이(shift)하므로, 각 지연소자들(400 내지 430)에 저장된 값들이 한바퀴를 순환하여 제자리로 돌아오기까지는 256 칩이 소요된다.

상기 도 2를 및 도 4를 참조하여 본 발명에 따른 도면으로 16-탭 정합필터를 사용하여 256-탭 정합필터의 동작을 살펴보면, 상기 도 2의 16-탭 정합필터(202)는 a-시퀀스에 정합된 정합필터이다. 16-탭 정합필터(202)는 상기 카운터(200)가 출력하는 클럭신호들 중 M(205) 신호를 입력받아 동작한다. 멀티플렉서(206)는 복수개의 입력신호로부터 1개의 신호를 선택하여 출력하는 구성요소이다. 특히, 본 발명에서 사용되고 있는 16-to-1 멀티플렉서(206)는 16개의 입력신호로부터 임의의 신호를 선택하여 출력한다. 즉, 멀티플렉서(204)는 16-to-1 멀티플렉서이므로, 상기 y'-시퀀스 생성기(204)로부터 입력받은 16개의 신호들 중 1개의 신호를 선택하여 출력한다. 멀티플렉서(206)는 L(207)신호를 제어신호로 사용하여 동작한다. 곱셈기(208)는 상기 16-탭 정합필터(202)의 출력신호와 멀티플렉서(206)의 출력신호를 곱셈 연산하여 덧셈기(210)로 출력한다. 덧셈기(210)는 곱셈기(208)의 출력신호와 마스크(214)의 출력신호를 덧셈 연산하여 메모리(212)로 출력한다. 메모리(212)는 256개의 번지(address)를 가지는 메모리이다. 통상적으로 메모리(212)가 0부터 255까지의 번지를 가지도록 할 수 있으나, 이에 한정되지 않고 다른 번지를 가지도록 할 수도 있다.

마스크(Mask)(214)는 메모리(212)의 데이터 출력신호를 입력받아 하기의 [수 학식 5]과 같이 동작한다.

상기 [수학식 3]에서 마스크(214)의 동작조건이 되는 "이네이블(Enable)"은 메모리 접속 제어기(220)에 의해 발생되는 신호이다. 즉, 마스크(214)는 메모리 접속 제어기(220)로부터 그 값이 "1"인 이네이블 신호(213)가 입력될 시에 메모리(212)로부터 입력받은 데이터 출력신호를 덧셈기(210)로 출력한다. 메모리 접속 제어기(220)로부터 입력되는 이네이블 신호(213)의 값이 "0"일 시에 마스크(214)는 "0"값을 덧셈기(210)로 출력한다. 출력버퍼1(216)은 메모리(212)의 데이터 출력신호들 중 트리거 신호(215)에 의해 선택된 신호들만을 출력버퍼2(218)로 출력한다. 트리거 신호(215)는 메모리 접속 제어기(220)에 의해 발생되는 신호이다. 출력버퍼1(216)은 플립플롭을 사용하여 구현될 수 있다. 출력버퍼2(218)는 출력버퍼1(216)로부터 입력받은, 트리거 신호(215)에 의해 선택된 메모리(212)의 데이터 출력신호를 칩률의 일정한 속도로 샘플링하여 출력한다. 출력버퍼2(218)는 칩 속도를 가지는 클럭신호인 M(205) 신호를 입력받아 상기 샘플링을 수행한다.

메모리 접속제어기(220)는 다음의 세 가지 동작을 수행한다. 첫째, 마스크(214)에 입력될 이네이블 신호(213)를 발생시킨다. 둘째, 출력버퍼1(216)에 입력될 트리거 신호(215)를 발생시킨다. 셋째, 메모리(212)에 대한 리드/라이트(read/write) 동작을 제어한다.

하기에서는 수학식들을 사용하여 16-탭 정합필터(202)를 사용하는 256-탭 정합필터를 설명하기로 한다.

도 2의 16-탭 정합필터(202)는 [수학식 4]에 기술된 a-시퀀스에 정합된 필터로서, 상기 정합필터(202)의 입력을 x(n)이라 하면, 출력 z_16 (n)은 [수학식 6]과 같다.

[수학식 6]에서

는 16-탭 정합필터(204)의 탭 계수로서 [수학식 7]과 같이 주어진다.

즉, [수학식 3]로 표현된 c'-시퀀스의 경우와 마찬가지로, a'-시퀀스는 a-시퀀스를 반대순서로 배열한 것이다. 이처럼 c'-시퀀스와 a'-시퀀스가 각각 c-시퀀스와 a-시퀀스를 반대순서로 배열한 것이므로, c'-시퀀스는 a'-시퀀스가 부호를 달리하면서 반복되는 형태가 된다. 이를 수학식으로 표현하면 [수학식 8]과 같다.

상기 [수학식 8]은 [수학식 1]에서 a가 반복되는 부호의 패턴을 반대순서로 나열한 것이다. [수학식 8]의 특징을 이용하면, 256-탭 정합필터의 출력 z₂₅₆(n) 은 a-시퀀스에 정합된 16-탭 정합필터(202)의 출력신호들을 이용하여 다음의 [수학식 9]와 같이 표현된다.

여기서 y'-시퀀스는 [수학식 8]의 a'를 (+1)로,

을 (-1)로 대치하여 얻은 것으로 다음의 [수학식 10]과 같다.

한편, [수학식 9]에 의하여 z₂₅₆(n-16)은 다음의 [수학식 11]과 같이 주어진다.

상기 [수학식 9] 및 [수학식 11]을 비교하면,

들이 z₂₅₆(n) 및 z₂₅₆(n-16)의 계산에 모두 사용되며, 다만 여기에 곱해지는 y'-시퀀스가 circular-shift되어 있음을 알 수 있다. [수학식 9]에서는 z₁₆(n-16i)이 y'_i과 곱해지지만, [수학식 11]에서는 z₁₆(n-16i)이 y'_(i-1)mod16과 곱해진다. [수학식 11]을 일반화하면, 다음의 [수학식 12]와 같다.

[수학식 12]로부터 16-탭 정합필터(202)의 출력을 16칩마다 샘플링한 값들을 이용하여 z₂₅₆(n-16k)(k는 정수), 즉 256-탭 정합필터의 출력을 16칩마다 샘플링한 값들을 구할 수 있음을 알 수 있다.

또한 [수학식 12]를 이용하여 z₂₅₆(n-16(k-1)), z₂₅₆(n-16(k-2)),, z₂₅₆(n-16(k-15))를 구하는 식을 구해보면, 모두 z₁₆(n-16k)이 사용됨을 알 수 있다. 즉, 16-탭 정합필터(202)의 하나의 출력은 y'_i (i=0,1,2,,15)와 곱해짐으로써, 256-탭 정합필터의 출력 16개를 구하는 데에 사용된다(여기서 256-탭 정합필터의 출력 16개는 서로 16 칩씩 떨어져 있다).

상기에서는 256-탭 정합필터의 출력들 중에서 16 칩 씩 떨어진 출력들, z₂₅₆(n-16k)을 구하는 방법을 설명하였다(여기서 k는 정수). 다음으로, [수학식 12]로부터, 연속된 16개의 256-탭 정합필터의 출력을 구하는 방법을 설명한다. [수학식 12]에서 n대신 (n-j)을 대입하여 다음의 [수학식 13]을 얻을 수 있다.

상기 [수학식 13]에서 0≤j ≤15이다. [수학식 13]으로부터 다음을 알 수 있다. 첫째, z₂₅₆(n-16k-j)을 계산할 때에는, z₂₅₆(n-16k)을 계산할 때에 사용한 y'- 시퀀스를 그대로 사용할 수 있다. 둘째, z₂₅₆(n-16k-j)을 계산할 때에 사용하는 16-탭 정합필터(202) 출력은 z₂₅₆(n-16k)을 계산할 때 사용한 16-탭 정합필터(202) 출력에 비하여 j칩(0≤j≤15)) 만큼 떨어진 시간에서의 출력들이다. 이상으로, 256-탭 정합필터의 출력 중에서 16 칩 씩 떨어진 출력들과 이로부터 j 칩만큼 떨어진 출력들을 계산하는 방법을 설명하였다. 이러한 방법으로 256-탭 정합필터의 모든 출력들을 계산할 수 있다. 즉, 16-탭 정합필터(202)의 출력 값을 사용하여 256-탭 정합필터의 출력값을 구할 수 있다.

상기 도 2를 참조하면, 16-탭 정합필터(202)는 a-시퀀스에 정합된 정합필터로서 [수학식 6]의 계산을 수행한다. 이때 16-탭 정합필터(202)의 입력신호(209)는 본 발명에서 256-탭 정합필터의 입력신호가 되며, 이는 256-탭 정합필터의 입력신호 x(n)에 해당한다. y'-시퀀스 생성기(204)는 [수학식 9] 내지 [수학식 12]의 y'_k (k=0,1,2,,15)를 출력한다. y'-시퀀스 생성기(204)의 출력신호들은 멀티플렉서(206)에 입력된다. 멀티플렉서(206)는 1칩 동안 16회 카운트하는 L(207) 신호를 클럭신호로 하여 동작하므로, 1칩 동안에 y'₀,y'₁, ,y'₁₅를 차례대로 출력한다. 따라서 곱셈기(208)는 1칩 동안에, 16-탭 정합필터(202)의 출력과 멀티플렉서(206)의 출력, y'₀,y'₁, ,y'₁₅를 각각 곱하는, 16번의 곱셈연산을 수행한다. 덧셈기(210) 역시 1칩 동안에 16번의 덧셈을 수행한다. 이는 [수학식 12]를 이용하여, 16-탭 정합필터(202)의 1개의 출력신호가 y'_m(m=0,1,2,,15)과 각각 곱해짐으로써, 256-탭 정합필터의 출력 중에서 16 칩씩 떨어진 16개의 출력을 계산하는 데에 사용된다. 상술한 바와 같이, 16-탭 정합필터(202)의 출력신호들이 y'_m(m=0,1,2,,15)과 각각 곱해지므로, 256칩 동안(즉, H 신호가 0에서 15까지 카운트하는 동안)에는 256개의 16-탭 정합필터(202) 출력신호들이 y'_m(m=0,1,2,,15)과 각각 곱해져서 모두 256x16번의 곱셈이 수행된다.

메모리 접속 제어기(220)는 256칩 동안에 곱셈기(208)에서 출력되는 256x16개의 출력들을 사용하여 256-탭 정합필터의 출력 256개를 계산하는 과정을 제어한다. 16-탭 정합필터(202)의 출력 16개를 더함으로써 상기 256-탭 정합필터의 출력 1개를 계산할 수 있다. 메모리 접속제어기(220)의 제어동작을 기술하면 다음과 같다. 메모리 접속 제어기(220)는 매 칩마다, L(207) 신호가 0에서 15까지 증가하는 동안, 각각의 L(207) 신호에 대하여 다음을 수행한다.

[1] 메모리(212)에서 M+16*L 번지의 내용을 읽어온다. 이를 SUM_L이라 한다.

[2] L(207) 신호의 카운트 값이 H(203) 신호의 카운트 값과 일치하는지 판단한다.

[3] L(207) 신호와 H(203) 신호의 카운트 값이 일치하는 경우에는 [수학식 14]와 같이 SUM_L값을 갱신한다.

[4] L(207) 신호와 H(203) 신호의 카운트 값이 일치하지 않는 경우에는 SUM_L을 출력버퍼1(216)로 저장하고, [수학식 15]와 같이 SUM_L을 갱신한다.

[5] 갱신된 SUM_L값을 메모리(212)의 M+16*L번지에 저장한다.

이상과 같이 매 칩마다 메모리(212)에 대한 16번의 읽기 동작과 16번의 쓰기 동작이 필요하므로, 메모리 접속의 속도를 고려하면, 메모리(212)는 Synchronous dual-port RAM으로 구현하는 것이 바람직하다. 한편, 상기의 [3],[4]번 과정에서 기술한 바와 같이, M값에 따라 메모리(212)에 저장된 내용을 갱신하는 방법이 다른데, 본 실시 예에서는 마스크(214) 블록을 사용하였다. 즉, L(207) 신호와 H(203) 신호가 일치하는 경우에는 마스크(214)에 입력되는 이네이블 신호(213)를 "0"으로 입력하고, L(207) 신호와 H(203) 신호가 일치하지 않는 경우에는 이네이블 신호(213)를 "1"로 입력한다. 이에 따라 L(207) 신호와 H(203) 신호가 일치할 시에는 메모리(212)의 출력신호가 덧셈기(210)로 출력되지 않으며, 덧셈기(310)에서는 곱셈기(308)의 출력만이 더해진다. 상기 이네이블 신호(213)는 메모리 접속 제어기(213)에서 발생되어 출력된다.

또한, [3]번 과정에서 L(207) 신호와 H(203) 신호가 일치할 때 메모리(212) 의 데이터 출력이 출력버퍼1(216)에 저장되므로, 출력버퍼1(216)로 입력되는 트리거 신호(215)는 (L == H)인 때에 발생시키면 된다. L(207) 신호의 값은 1칩 동안에 0부터 15까지 증가하므로, 매 칩마다 (L == H)의 조건을 만족시키는 구간이 반드시 한번 존재한다(이 구간의 길이는 1/16 칩임). 따라서, 출력버퍼1(216)은 매 칩마다 한번씩 새로운 값을 출력한다. 그런데, 1칩의 시간 내에서 (L == H)인 조건을 만족시키는 구간의 위치는 H(203) 신호의 값에 따라 달라지며, 이에 따라 출력버퍼1(216)이 신호를 출력하는 시간도 달라진다. 출력버퍼2(218)는 상기와 같이 일정한 시간 간격을 가지지 않는 출력버퍼1(216)의 출력을 칩률로 샘플링함으로써, 256-탭 정합필터의 최종 출력신호가 칩률의 일정한 속도로 출력되게 한다.

상술한 바와 같이 본 발명을 수행함으로써 16-탭 정합필터(204)를 사용하여 256-탭 정합필터를 구현할 수 있게 된다. 상기 16-탭 정합필터(204)는 16개의 덧셈기들과 16개의 곱셈기들만을 사용할 수 있으므로, 그 크기가 적은 256-탭 정합필터를 생성할 수 있게 된다. 또 상기 도 2의 구성요소들 중에서 16-탭 정합필터(204)와 메모리(212)를 제외한 다른 구성요소들은 하드웨어 복잡도(hardware complexity)가 작으므로, 이들이 전체 시스템의 하드웨어 복잡도에 미치는 영향은 거의 없다. 더하여, 상술한 바와 같이 16-탭 정합필터(204)를 사용한 256-탭 정합필터를 여러 개 사용할 경우에는 카운터(200), y'-시퀀스 생성기(204), 멀티플렉서(206), 메모리 접속 제어기(220)를 공유할 수 있다. 이로 인해 하드웨어 복잡도 및 크기는 더욱 감소하게 된다. 예를 들어, 이동통신 단말기의 동기채널 탐색기는 I-채널 및 Q-채널 각각에 대해 256-탭 정합필터를 요구하므로, 적어도 2개의 256-탭 정합필터를 필요로 한다. 일반적으로 동기채널 탐색기는 1/2칩 단위로 탐색을 수행하기 위해서 on-time 및 late-time 탐색기를 요구하므로, 동기채널 탐색기가 요구하는 전체 256-탭 정합필터는 4개이다. 이때, 상술한 바와 같이, 도 3의 구성요소들 중 카운터(200), y'-시퀀스 생성기(204), 멀티플렉서(206), 메모리 접속 제어기(220)는 4개의 256-탭 정합필터들에서 공유할 수 있으므로, 복수의 256-탭 정합필터의 하드웨어 크기는 더욱 감소된다.

한편, 상기에서는 현재 이동통신 단말기의 동기채널 탐색기에 사용되고 있는 256-탭 정합필터를 예로 들어 기술하였으나 이는 본 발명의 이해를 용이하게 하기 위한 것일 뿐 본 발명은 이로 인해 한정되지 않는다. 또, 본 발명은 짧은 길이의 시퀀스의 반복으로 표현 가능한 길이가 긴 시퀀스에 대한 정합필터로 그 적용범위를 확장할 수 있을 것이다. 즉, 상술한 본 발명의 실시 예와 같은 방법으로 상기 짧은 길이의 시퀀스에 대한 정합필터를 사용하여 상기 긴 길이의 시퀀스에 대한 정합필터를 구현할 수 있을 것이다.

상술한 바와 같이, 본 발명을 적용함으로써, 곱셈기 및 덧셈기 등 그 구현에 요구되는 소자의 수가 훨씬 적은 16-탭의 정합필터를 사용하여 256-탭의 정합필터를 구현할 수 있으므로 256-탭 정합필터의 크기를 감소시킬 수 있다.

Claims

이동통신 시스템에서 동기채널신호를 탐색하여 동기를 획득하는 기지국을 위한 정합 필터링 장치에 있어서,

제1시퀀스를 가지는 상기 동기채널신호를 소정 길이를 가지는 제2시퀀스에 정합시켜 출력하는 정합필터와,

상기 제2시퀀스에 대응하여 소정의 길이를 가지는 제3시퀀스를 생성하는 시퀀스 생성기와,

상기 제2시퀀스와 동일한 길이를 가지도록 상기 제3시퀀스를 다중화하여 출력하는 다중화기와,

상기 다중화화기로부터 출력되는 제 3시퀀스와 상기 정합필터의 출력값을 가지고 상기 제1시퀀스의 길이에 의해 단위별로 정합값을 계산하여 출력하는 정합값 계산부를 포함하는 정합필터링 장치.
제1항에 있어서,

상기 정합값 계산부는,

상기 정합필터로부터의 출력과 상기 다중화기로부터 출력되는 제3시퀀스들을 곱셈 연산하여 출력하는 곱셈기와,

상기 곱셈기로부터의 출력을 메모리로부터의 궤환값과 합산하는 가산기와,

상기 가산기로부터의 출력 결과를 상기 메모리에 저장하고, 상기 곱셈기의 출력과 가산되도록 상기 메모리에 저장된 값을 상기 가산기로 궤환하는 동작을 소정 주기동안 반복하는, 상기 메모리를 포함하는 메모리부를 포함하는 정합필터링 장치.
제1항에 있어서,

상기 동기채널신호에서 사용되는 상기 제1시퀀스의 길이는 256 칩이며,

상기 제2시퀀스의 길이는 16 칩인 정합 필터링 장치.
제3항에 있어서,

상기 정합필터로 1칩의 속도를 가지는 클럭을,

상기 시퀀스 생성기로 1/16칩 속도를 가지는 클럭을,

상기 다중화기로 16칩 속도를 가지는 클럭을 출력하는 카운터를 더 포함하는 정합 필터링 장치.
제2항에 있어서,

상기 메모리부가 16칩 속도를 가지는 클럭에 따라 상기 가산기로부터의 출력 결과를 읽기 또는 쓰기 동작을 수행하도록 하기 위한 제어신호들을 생성하여 상기 메모리부에 인가하는 메모리 접속 제어기를 더 포함하는 정합 필터링 장치,
제1항에 있어서,

상기 제2시퀀스는,

상기 제1시퀀스를 16칩 단위로 등분하여 생성된 시퀀스들 중 임의의 시퀀스로 설정되는 정합 필터링 장치.
제6항에 있어서,

상기 제2시퀀스는,

+1,+1,+1,+1,+1,+1,-1,-1,+1,-1,+1,-1,+1,-1,-1,+1인 정합 필터링 장치.
제1항에 있어서,

상기 제3시퀀스는,

상기 제1시퀀스를 16칩 단위로 등분하여 생성된 시퀀스들 사이의 상관관계에 따라 각각의 시퀀스를 +1 또는 -1로 맵핑한 길이 16의 시퀀스로 상기 등분하여 생성된 시퀀스 배열의 역순으로 배열한 시퀀스인 정합 필터링 장치.
제8항에 있어서,

상기 제3시퀀스는,

+1,+1,-1,+1,-1,+1,+1,+1,-1,-1,+1,-1,-1,+1,+1,+1인 정합 필터링 장치.
제1항에 있어서,

상기 정합필터는,

상기 동기채널신호를 상기 제2시퀀스를 구성하는 각 칩들과 곱하고, 상기 곱 한 결과들을 가산하여 출력하는 정합 필터링 장치.
제10항에 있어서,

상기 메모리부는,

상기 제1시퀀스의 칩 개수와 동일한 개수의 번지를 가지고, 매 1/16칩 단위로 저장된 값인 데이터 신호를 출력하는 정합 필터링 장치.
제11항에 있어서,

상기 메모리부는

메모리 접속 제어부로부터 인가되는 제어신호에 따라 1/16칩 단위로 읽기/쓰기 동작을 수행하는 정합 필터링 장치.
제 1항에 있어서,

상기 다중화기는,

상기 카운터로부터 인가되는 클럭신호에 따라 매 칩 동안 상기 시퀀스 생성기로부터 16개의 신호들을 출력하도록 16개의 지연소자가 순환형태로 연결되는 정합 필터링 장치.
제 2항에 있어서,

상기 가산기는,

상기 메모리 접속 제어기로부터 인가되는 이네이블 신호에 따라 마스크를 통해 상기 메모리부로부터 출력되는 상기 데이터 신호를 피드백하여 입력하는 정합 필터링 장치.
제 14항에 있어서,

상기 마스크는,

상기 이네이블 신호가 "1"의 값을 가질 시에는 상기 메모리부로부터 출력되는 상기 데이터 신호를 상기 가산기로 출력하고, 상기 이네이블 신호가 "0"의 값을 가질 시에는 상기 곱셈기로부터 출력되는 신호만을 상기 가산기로 출력하는 정합 필터링 장치.
제15항에 있어서,

상기 메모리부로부터 출력되는 상기 데이터 신호들을 입력받아 상기 메모리 접속 제어기로부터 인가되는 트리거 신호에 따라 상기 데이터 신호들을 선택하여 출력하는 제1출력버퍼와,

상기 제1출력버퍼로부터 출력되는 신호들이 일정한 시간간격으로 출력되도록 샘플링하는 제2출력버퍼를 더 포함하는 정합 필터링 장치.
제 16항에 있어서,

상기 메모리 접속 제어기는 16 칩의 속도를 가지는 클럭과 1/16 클럭의 속도를 가지는 클럭의 카운트값이 일치하는 경우, 상기 메모리부에 트리거 신호를 인가하여 데이터 신호를 상기 제1시퀀스에 대한 정합값으로 출력하는 정합 필터링 장치.
이동통신시스템에서, 동기채널신호를 탐색하여 동기를 획득하고자 256-탭 정합필터링 장치에 있어서,

1/16칩당 1씩 증가하는 클럭신호를 수신하여 16칩당 1씩 증가하는 상위신호와, 1칩당 1씩 증가하는 중위신호와, 1칩당 16씩 증가하는 하위신호를 출력하는 카운터와,

제1시퀀스에 의해 확산된 상기 동기채널신호를 입력하여 상기 카운터로부터 인가되는 중위신호에 따라 매 칩마다 16-탭의 신호를 출력하는 16-탭 정합필터와,

상기 카운터로부터 인가되는 상위신호에 따라 상기 16-탭 정합필터의 출력신호들의 부호를 변경하기 위한 시퀀스를 출력하는 시퀀스 생성기와,

상기 카운터로부터 인가되는 하위신호에 따라 상기 시퀀스 생성기로부터 출력되는 시퀀스에 대해 16개의 시퀀스들을 출력하는 다중화기와,

상기 16-탭 정합필터부터 출력되는 16-탭의 신호와 상기 다중화기로부터 출력되는 16개의 시퀀스들을 곱셈연산하여 출력하는 곱셈기와,

상기 곱셈기의 출력신호와 메모리부로부터 피드백되는 데이터 신호를 가산하는 가산기와,

상기 메모리로부부터 출력되는 데이터 신호들 중에서 메모리 접속 제어기로부터 인가되는 트리거 신호에 의해 선택된 데이터 신호만을 출력하는 제1출력버퍼와,

상기 제1출력버퍼로부터 출력되는 신호들이 일정한 시간간격으로 출력되도록 샘플링하는 제2출력버퍼와,

상기 메모리로부부터 출력되는 데이터 신호와 상기 곱셈기의 출력신호를 데이터 신호를 읽거나 쓰도록 제어하는 제어신호들을 상기 메모리부에 인가하는 메모리 접속 제어기를 포함하는 256-탭 정합필터링 장치.
이동통신 시스템에서 동기채널신호를 탐색하여 동기를 획득하는 기지국을 위한 정합필터링 방법에 있어서,

제1시퀀스를 가지는 상기 동기채널신호를 소정 길이를 가지는 제2시퀀스에 정합하고, 상기 소정 길이에 의해 정합값을 출력하는 과정과,

상기 제2시퀀스에 대응하여 소정의 길이를 가지는 제3시퀀스를 생성하고, 상기 제2시퀀스와 동일한 길이를 가지도록 상기 제3시퀀스를 다중화하는 과정과,

상기 다중화된 제3시퀀스의 각 칩에 의해 상기 정합값을 곱셈 연산하고, 모든 칩에 의해 상기 곱셈 연산된 값을 출력하는 과정과,

메모리 섹션으로부터의 궤환값에 상기 곱셈 연산된 값을 가산하고, 상기 메모리 섹션에 상기 가산된 값을 출력하는 과정과,

상기 제1시퀀스에 대한 정합값인 데이터 신호를 출력하는 과정을 포함하는 정합필터링 방법.
제19항에 있어서,

상기 동기채널신호에서 사용되는 제1시퀀스의 길이는 256 칩이며, 상기 제2시퀀스의 길이는 16칩인 정합필터링 방법.
제19항에 있어서,

16칩 속도를 가지는 클럭인 경우, 상기 칩의 속도는 1/16칩 속도를 가지는 클럭의 카운트 값과 동일하고, 상기 데이터 신호를 출력하는 정합필터링 방법.
제20항에 있어서,

상기 제2시퀀스는,

상기 제1시퀀스를 16칩 단위로 등분하여 생성된 시퀀스들 중 임의의 시퀀스로 설정되는 정합필터링 방법.
제22항에 있어서,

상기 제2시퀀스는,

+1,+1,+1,+1,+1,+1,-1,-1,+1,-1,+1,-1,+1,-1,-1,+1인 정합필터링 방법.
제19항에 있어서,

상기 제3시퀀스는,

상기 제1시퀀스를 16칩 단위로 등분하여 생성된 시퀀스들 사이의 상관관계에 따라 각각의 시퀀스를 +1 또는 -1로 맵핑한 길이 16의 시퀀스로 상기 등분하여 생성된 시퀀스 배열의 역순으로 배열한 시퀀스인 정합필터링 방법.
제24항에 있어서,

상기 제3시퀀스는,

+1,+1,-1,+1,-1,+1,+1,+1,-1,-1,+1,-1,-1,+1,+1,+1인 정합필터링 방법.
제19항에 있어서,

16 칩 속도를 가지는 한 클럭 동안에 상기 다중화를 수행하고,

1/16 칩 속도를 가지는 한 클럭 동안에 상기 곱셈 연산을 수행하고,

1 칩 속도를 가지는 한 클럭 동안에 상기 가산을 수행하는 정합필터링 방법.