KR100282612B1 - 기지국간 비동기 씨디엠에이 이동 단말기를 위한 정합필터 동기획득기 - Google Patents

기지국간 비동기 씨디엠에이 이동 단말기를 위한 정합필터 동기획득기 Download PDF

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Abstract

본 발명은 기지국간 비동기 개인용 CDMA 이동단말기를 위한 정합필터 동기 획득기에서 특히 조합 정합필터에 관한 것이다. 본 발명은 샘플링부(110), 샘플링된 신호를 변환해주는 신호변환부(115, 120), 각 신호변환부의 출력신호를 스위칭하여 정합 필터의 형상을 바꾸어 주는 제 1 선택부(125), 제 1 선택부의 선택에 따라 그 변환된 신호를 받아서 M/2 탭을 갖는 각 정합필터의 탭과 탭 가중치를 상관 연산한 결과들을 합하여 출력하는 탭 가중치 상관 연산부(140), 슬라이딩 상관기의 상관 및 적분 연산을 제어하는 적분 할당 제어기(130, 155), 적분 할당 제어기의 제어에 따라 상관 및 적분 연산을 수행하는 슬라이딩 상관부(135, 160), 탭 가중치 상관 연산부의 출력 상관값과 슬라이딩 상관부의 연산 결과를 더하는 가산부(145, 170), 이 가산부(145)에서 더해진 값들중에서 최종 출력값을 선택하여 출력하는 제 2 선택부(150), 가산부(170)에서 더해진 값들중에서 최종 출력값을 선택하여 출력하는 제 3 선택부(175), 탭 가중치 상관 연산부에서 동작시간과 지연시간에 대해 출력된 상관값이 상기 제 1 선택부의 선택에 따라 동시에 출력될 때의 각 상관값을 더하는 제 3 가산부(180)로 구성된다. 이에 따라, 본 발명은 실제로 필요한 탭 계수를 절반으로 줄여서 정합 필터의 하드웨어 복잡도를 줄이고, 성능은 최적의 탭 계수를 갖는 정합 필터에 떨어지지 않도록 한 것이다.

Description

기지국간 비동기 씨디엠에이 이동 단말기를 위한 정합필터 동기 획득기
본 발명은 이중구조 파일롯(pilot)을 갖는 기지국간 비동기 CDMA 대역 확산 시스템에서 정합 필터를 이용한 이동 단말기 초기 동기 획득기에 관한 것이다.
기지국간 동기 방식 CDMA 대역확산 이동통신 시스템과 달리 기지국간 비동기 방식 시스템은 이중구조의 동기 코드를 갖는데, 이는 시스템내 모든 기지국이 동일한 패턴의 제 1(primary) 동기 코드와 기지국을 구별할 수 있는 제 2(secondary) 동기 코드로 구성된다. 그리고 이들 코드는 한 타임 슬롯에 약 10 %를 차지하고, 이런 구조의 타임 슬롯은 연속해서 반복적으로 시스템내 위치한 단말기로 보내준다. 따라서 단말기는 제 1 동기코드를 정합하여 슬롯 타이밍을 맞추고, 그 동기에 맞춰져 있는 제 2 동기 코드들을 식별하여 기지국을 구별하여야 한다.
따라서 기지국간 비동기 방식의 CDMA 단말기에서는 정합 필터의 사용이 필수적이다. 그러나 기존에 레이다(radar) 등에서 사용되던 정합 필터는 하드웨어가 복잡하고 전력소모가 많으므로 개인용 핸드폰과 같은 단말기에 사용할 수가 없었다.
본 발명은 이중 구조 파일롯을 갖는 기지국간 비동기 방식의 개인용 CDMA 이동 단말기에 적용할 수 있도록 실제로 필요한 탭 계수를 절반으로 줄여, TDL(Tapped Delay Line) 구조의 정합 필터를 이용한 이동단말기 초기 동기획득회로에서 정합 필터의 하드웨어 복잡도를 줄이는데에 그 목적이 있다. 이에 따라 전력소모도 줄일 수가 있게 된다.
도 1은 일반적인 CDMA 대역 확산 시스템의 수신기 구성도,
도 2는 최적의 탭 계수를 갖는 정합 필터를 응용하여 구성한 기지국간 비동기 CDMA 단말기의 슬롯 동기 획득기의 구성도,
도 3은 본 발명인 기지국간 비동기 CDMA 이동단말기를 위한 정합 필터 동기 획득기의 구성도,
도 4는 도 3에 도시된 조합 정합 필터의 내부 구성도,
도 5는 누적해서 평균을 내고자 할 슬롯 수의 절반(N/2) 까지 슬롯이 지나갈 때 도 4의 회로가 동작하는 로직을 병렬 알고리즘으로 표현한 흐름도,
도 6은 도 5에 이어지는 도면으로서, 누적해서 평균을 내고자 할 슬롯 수의 반(N/2) 에서 끝(N) 까지 슬롯이 지나갈 때 도 4의 회로가 동작하는 로직을 병렬 알고리즘으로 표현한 흐름도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 샘플링부 115,120 : 제 1 신호 변환부
125,150,175 : 제 1∼제 3 선택부
130,155 : 제 1, 제 2 적분 할당 제어기
135,160 : 제1, 제 2 슬라이딩 상관부
140 : 탭 가중치 상관 연산부
145,170,180 : 제 1∼제 3 가산부
이하, 본 발명을 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 일반적인 CDMA 대역 확산 시스템의 수신기 구조를 나타낸다.
도 1에서와 같이, 그 수신기는, 수신 안테나(1), 수신 신호와 송신 PN(의사 잡음)의 복제(replica)신호와 상관값을 계산하는 상관기(2), 송신 PN의 복제신호를 발생시키는 PN 발생기(3), 그리고 데이터 복조기(4)로 구성되어, 복조된 데이터(5)를 출력한다.
도 2는 최적 탭(optimal tap, 또는 full tap) 계수를 갖는 정합필터를 응용하여 구성한 기지국간 비동기 CDMA 단말기의 슬롯 동기 획득기를 나타낸다.
도 2에 도시된 동기 획득기의 구성은, 수신신호 r(t)(6)와 동위상으로 발생된 반송파 cosωct(9)를 혼합하는 제 1 믹서(Mixer)(7)와, 수신신호 r(t)(6)와 직교위상으로 발생된 반송파 sinωct(10)를 혼합하는 제 2 믹서(8)와, 상기 제 1 믹서(7)에서 출력된 신호의 동작시간(on-time)에 대한 M개의 탭을 갖는 제 1 정합필터 상관기(11)와, 상기 제 1 믹서(7)에서 동시에 출력된 신호를 Tc(한개의 PN 칩 주기)/2 만큼 지연시킨 시간, 즉 지연시간(late-time)에 대한 M개의 탭을 갖는 제 2 정합필터 상관기(12)와, 상기 제 2 믹서(8)에서 출력된 신호의 동작시간(on-time)에 대한 M개의 탭을 갖는 제 3 정합필터 상관기(13)와, 상기 제 2 믹서(8)에서 동시에 출력된 신호를 Tc/2 만큼 지연시킨 시간, 지연시간에 대한 M개의 탭을 갖는 제 4 정합필터 상관기(14)와, 제 1 정합필터 상관기(11)의 출력을 제곱하여 반송파의 위상 오차를 복구하는 제 1 제곱기(15)와, 제 2 정합필터 상관기(12)의 출력을 제곱하여 반송파의 위상오차를 복구하는 제 2 제곱기(16)와, 제 3 정합필터 상관기(13)의 출력을 제곱하여 반송파의 위상오차를 복구하는 제 3 제곱기(17)와, 제 4 정합필터 상관기(14)의 출력을 제곱하여 반송파의 위상오차를 복구하는 제 4 제곱기(18)와, 상기 제 1 및 제 3 제곱기(15, 17)에서 출력된 값을 합하여 동작시간의 논-코히어런트 상관값을 출력(21)하는 동작시간 합산기(19)와, 상기 제 2 및 제 4 제곱기(16, 18)에서 출력된 값을 합하여 지연시간의 논-코히어런트 상관값을 출력(22)하는 지연시간 합산기(20)와, 그리고 각기 합산된 값을 일정한 개수의 타임 슬롯동안 평균값을 계산하고 그 값들 중에서 최대값을 찾아내는 평균값 계산 및 최대값 감지기(23)로 구성되어 있다.
한편, 도 3에서 후술될 본 발명의 정합 필터 동기 획득기에 대해 간단히 살펴보면 다음과 같다. 송신기에서 보내서 수신기에서 수신한 신호내에는 '0', '1'의 디지틀 값이 길이가 M 개인 일정한 패턴(예; 01101...1)이 들어 있다. 따라서, 이 패턴을 정합하여 상관도가 가장 높은 지점(즉, 상기 예를 든 패턴 '01101...1'이 처음 시작하는 지점)을 찾아내는 것이 1차 동기 획득기 역할이다. 이때, 정합 필터의 탭수는 패턴의 길이가 M이 될 때 최적의 성능을 나타내고, M/2 이 되면 성능이 반으로 줄게 되는데, 본 발명은 성능을 줄게 하지 않으면서도 정합필터의 탭수를 M/2이 되게 한다. 이에 따라서, 하드웨어를 간단하게 구현할 수 있는 것이다.
이를 위한 도 3은 본 발명인 기지국간 비동기 CDMA 이동단말기를 위한 정합 필터 동기 획득기의 구성도를 나타낸다. 도 3에서, AIH, AIF는 동위상 신호에서 동작시간(On-time)에 대한 상관출력, BIH, BIF는 동위상 신호에서 지연시간(Late-time)에 대한 상관출력, AQH, AQF는 직교위상 신호에서 동작시간에 대한 상관출력, 및 BQH, BQF는 직교위상 신호에서 지연시간에 대한 상관출력을 각각 나타낸다.
도 3의 구성은, 상기 도 2에 도시된 제 1 믹서(7) 및 제 2 믹서(8)와, 상기 제 1 믹서(7)를 통해 수신된 일정한 수신신호 패턴의 길이(M)가 M/2으로 줄어들어도 성능이 일정하고, 상기 제 1 믹서(7)에서 출력된 동위상(In-phase) 신호에 대한 상관을 하여 출력(AIH, AIF, BIH, BIF)하는 동위상 조합 정합필터(100)와, 상기 제 2 믹서(8)를 통해 수신된 일정한 수신신호 패턴의 길이(M)가 M/2으로 줄어들어도 성능이 일정하고, 상기 제 2 믹서(8)에서 출력된 직교위상 신호에 대한 상관을 하여 출력(AQH, AQF, BQH, BQF)하는 직교 위상 조합 정합필터(200)와, 동위상 조합 정합필터(100)에서 출력된 각 신호들을 제곱하여 반송파의 위상오차를 복구하는 제 5 내지 제 8 제곱기(311∼314)와, 직교 위상 조합 정합필터(200)에서 출력된 각 신호들을 제곱하여 반송파의 위상오차를 복구하는 제 9 내지 제 12 제곱기(321∼324)와, 상기 제 5 내지 제 8 제곱기의 각 출력신호에 대응되게 제 9 내지 제 12 제곱기에서 각기 출력된 신호를 합산하여 논-코히어런트 상관값들을 출력하는 제 1 내지 제 4 합산기(410, 420, 430, 440)와, 그리고 이 출력된 상관값들로 부터 상기 동위상 및 직교위상 조합 정합필터(100, 200)를 제어하는 동위상 제어 신호(39) 및 직교위상 제어 신호(40)를 발생하고, 상기 상관값들을 이동 평균한 값들을 계산하며, 이들로 부터 최대 상관값을 갖는 타임 인덱스(time index)를 찾아내어 슬롯 동기를 맞추는 정합필터 제어부(500)로 구성되어 있다.
위에서 정합 필터 제어부(500)는, 반복되는 일정한 패턴이 포함되어 있는 수신신호와 수신기에 있는 패턴이 일치되는 부분에서 최대 상관값을 갖고, 이들이 반복되므로 이동 평균하여 상관값이 최대인 지점의 타임 인덱스를 찾아낸다.
도 4는 도 3에 도시된 동위상 또는 직교위상 조합 정합필터(100, 200)의 내부 구성도이다. 여기서, 동위상 조합 정합필터(100)의 구성과 직교위상 조합 정합 필터(200)의 구성은 동일한 구성이다.
조합 정합 필터(100, 또는 200)의 구성은, 수신된 신호(Sig_I_in 혹은 Sig_Q_in)를 반 칩 주기(Tc/2)마다 샘플링하는 샘플링부(110)와, 상기 샘플링된 동작시간(on-time) 신호를 디지털 신호로 변환해주는 제 1 신호변환부(115)와, 상기 샘플링된 동작시간 신호를 반칩 주기(Tc/2)만큼 지연시킨 지연시간(late-time)신호를 디지털 신호로 변환해주는 제 2 신호변환부(120)와, 상기 제 1 신호변환부(115) 또는 제 2 신호변환부(120)의 출력신호를 선택적으로 스위칭하여 정합 필터의 형상을 바꾸어 주는 제 1 선택부(125)와, 상기 제 1 선택부의 선택에 따라 입력되는 상기 변환된 신호를 받아서 M/2 탭(여기서, 'M'은 수신신호내 있는 찾고자 하는 정합 패턴의 PN 길이)을 갖는 각 정합필터의 탭과 탭 가중치를 상관 연산한 결과들을 합하여 상관값들(AH, BH)을 출력하는 탭 가중치 상관 연산부(140)와, 상기 제 1 신호변환부(115)에서 변환된 신호를 상기 도 3의 정합필터 제어부(500)에서 출력된 제어신호(39 또는 40)에 따라 해당 슬라이딩 상관기에 할당하고 및 그 상관기의 상관 및 적분 연산을 제어하는 제 1 적분 할당 제어기(130)와, 상기 제 1 적분 할당 제어기(130)의 제어에 따라 상관 및 적분 연산을 수행하는 제 1 슬라이딩 상관부(135)와, 상기 탭 가중치 상관 연산부(140)에서 동작시간에 대해 출력된 상관값(AH)과 제 1 슬라이딩 상관부(135)의 연산 결과를 더하는 제 1 가산부(145)와, 상기 제 1 가산부(145)에서 더해진 값들중에서 최종 출력값을 선택하여 출력(Out AF)하기 위해 스위치를 사용하는 제 2 선택부(150)와, 상기 제 2 신호변환부(120)에서 변환된 신호를 상기 도 3의 정합 필터 제어부(500)에서 출력된 제어신호(39 또는 40)에 따라 해당 슬라이딩 상관기에 할당하고 및 그 상관기의 상관 및 적분 연산을 제어하는 제 2 적분 할당 제어기(155)와, 상기 제 2 적분 할당 제어기(155)의 제어에 따라 상관 및 적분 연산을 수행하는 제 2 슬라이딩 상관부(160)와, 상기 탭 가중치 상관 연산부(140)에서 지연시간에 대해 출력된 상관값(BH)과 제 2 슬라이딩 상관부(160)의 연산 결과를 더하는 제 2 가산부(170)와, 상기 제 2 가산부(170)에서 더해진 값들중에서 최종 출력값을 선택하여 출력(Out BF)하기 위해 스위치를 사용하는 제 3 선택부(175)와, 제 1 선택부(125)에 의해 형상이 변환되어서 상기 제 1 신호변환부(115) 신호(즉, 동작시간 신호) 혹은 제 2 신호변환부(120)신호(즉, 지연시간 신호)중 한 개를 선택하여 상기 탭 가중치 상관 연산부(140)에서 이 동작시간 혹은 지연시간에 대해 출력된 상관값이 각각 M/2, M/2이 되므로 이들을 더하여 M이 되도록 하는 제 3 가산부(180)로 구성되어 있다.
상기와 같은 도 4의 각 구성요소를 보다 구체적으로 살펴보면 다음과 같다.
먼저, 샘플링부(110)는, 수신신호(Sig)를 0에서 Tc/2(반 칩 주기) 동안 적분하는 저주파 여파기(111)와, 상기 반 칩 주기(Tc/2)마다 입력신호를 샘플링하는 샘플러(112)로 구성되어 있다.
제 1 신호 변환부(115)는, 동작시간(on-time) 신호를 4비트 디지털 신호로 변환시키는 제 1 A/D변환기(115a)와, 이 변환된 샘플링 값을 임시 저장하는 제 1 버퍼(115b)로 구성된다. 제 2 신호 변환부(120)는, 상기 동작시간에 대해 Tc/2 만큼 샘플링된 신호를 지연시킨 지연시간 신호를 출력하는 Tc/2 지연기(121)와, 이 지연시간 신호를 4비트 디지털 신호로 변환시키는 제 2 A/D변환기(122)와, 이 변환된 샘플링 값을 임시 저장하는 제 2 버퍼(123)로 구성된다.
제 1 선택부(125)는, A단자 및 C단자에서 상기 제 1 및 제 2 A/D변환기(115a, 122)로부터 출력된 각 신호를 각각 제 1 정합필터 TDL(141a) 및 제 2 정합필터 TDL(142a)에 연결하여 각각 M/2 탭에 해당되는 상관 출력값인 Out AH(182) 및 Out BH(183)을 출력한다.
Out AH 및 Out BH는 각각 동작시간, 지연시간 상관 출력값이 되고, 이들중 큰 쪽을 도 3의 정합 필터 제어부(500)에서 선택하여 제 1 선택부(125)에 알린다. 제 1 선택부(125)는 동작시간, 지연시간 신호중에서 큰 쪽으로 제 1 및 제 2 정합필터 TDL(141a, 142a)를 할당한다. 예를들어, 동작시간 신호가 선택되면 제 1 선택부(125)의 스위치(SW1)는 B단자에 위치하도록 하고, 스위치(SW2)는 D단자에 위치하도록 하여 원래 M/2 탭을 각각 갖는 제 1 및 제 2 정합필터 TDL(141a, 142a)이 직렬연결되어 M 인 탭으로 동작하게 된다. 나머지 신호(여기에서는 지연시간 신호)는 도 3의 정합 필터 제어부(500)의 신호에 따라서 슬라이딩 상관기들을 할당하게 된다.
제 1 적분 할당 제어기(130)는, 동작시간의 샘플링 값들을 슬라이딩 상관기에 인가하고, 상기 도 3에 도시된 정합 필터 제어부(500)에서 출력된 제어신호(39)에 따라 그 슬라이딩 상관기(135a, 135b, 135c)의 할당, 상관 연산 및 적분 연산을 제어한다. 마찬가지로, 제 2 적분 할당 제어기(155)는 지연시간의 샘플링 값들을 슬라이딩 상관기에 인가하고, 상기 도 3에 도시된 정합필터 제어부(500)에서 출력된 제어신호(도 4가 동위상 조합 정합필터일때는 '39', 직교위상 조합 정합필터일 때는 '40')에 따라 그 슬라이딩 상관기(161, 162, 163)의 할당, 상관 연산 및 적분 연산을 제어한다.
상기 언급된 제어신호에 대해 살펴보면 다음과 같다. 최적 정합필터의 경우 M 탭씩 상관값을 계산해야 하는데, 본 발명은 M/2 탭씩 상관값을 계산하므로 성능이 반으로 줄어 든다. 따라서, 나머지 M/2∼M 탭은 슬라이딩 상관기(Sliding Correlator; SC)로 계산해주어야 성능을 회복할 수 있다. 이 때, 0∼M/2의 상관값이 일정값 이상이 되면 현재 작업중이 아닌 슬라이딩 상관기(SC)를 할당하여 M/2∼M 까지 상관값을 계산토록 하는 제어신호이다.
그리고, 제 1 슬라이딩 상관부(135)는, 제 1 정합필터(즉, 제 1 정합필터 TDL(141a), 제 1 코드 가중치 레지스터(141b) 및 제 1 합산기(141c)를 합한 부분을 말함.)의 제 1 합산기(141c)의 출력이 임계값 보다 클 때 M/2에서 M까지 동작시간 신호를 복제 PN으로 상관값을 구하는 슬라이딩 상관기(135a, 135b, 135c)로 구성되고, 제 2 슬라이딩 상관부(160)는, 제 2 정합필터(즉, 제 2 정합필터 TDL(142a), 제 2 코드 가중치 레지스터(142b) 및 제 2 합산기(142c)를 합한 부분을 말함.) 제 2 합산기(142c)의 출력이 임계값 보다 클 때 M/2에서 M까지 지연시간 신호를 복제 PN으로 상관값을 구하는 슬라이딩 상관기(161, 162, 163)로 구성된다. 제 1, 2 슬라이딩 상관부(135, 160)는, 제 1, 2 정합필터가 조합되어 하나의 M 탭 정합필터로 사용되면, 동작시간 신호 또는 지연시간 신호가 정합필터에 할당되고 남은 나머지 신호에 대한 상관값을 구하기 위해 사용된다.
또한, 탭 가중치 상관 연산부(140)는, 제 1 선택부(125)가 교차로 A/D변환기(115a, 또는 122)에 연결될 때, 그 때 연결된 M/2 탭을 갖는 제 1 또는 제 2 정합 필터 TDL(141a, 142a)이 다른 제 2 또는 제 1 정합필터 TDL과 하나로 연결된다. 이와 같이 제 1 정합 필터 TDL과 제 2 정합 필터 TDL이 하나로 연결될 때, 각 TDL에서 수신 PN 패턴이 들어오는 신호 흐름과 복제 PN 패턴의 상관값이 출력된다(신호 흐름과 위상이 맞을 때 상관값이 최대가 되며, 위상(타이밍)이 맞지 않으면 상관값이 낮음). 그리고, 제 1 및 제 2 정합필터 TDL(141a, 142a)이 A/D변환기에 상기 제 1 선택부(125)의 스위칭에 따라 연결되면, 예를 들어 스위칭이 A, C일 때 각각 동작신호, 지연신호의 디지탈 값을 받아들여서 순차적으로 각 탭에 저장하고, A, D일 때는 동작신호만을 받아들이며, B, C일 때에는 지연신호만을 받아들여 제 1, 2 정합필터 TDL의 각 탭에 순차적으로 저장한다. 여기서, TDL의 각 탭은 레지스터를 말한다.
또한, 제 1 및 제 2 코드 가중치 레지스터(141b, 142b)는, 미리 로드(Load)된 송신 PN의 복제 코드 가중치(weight)와 상기 제 1 및 제 2 정합필터 TDL(141a, 142a)에서 각기 출력된 동작신호 혹은 지연신호의 디지탈값의 열(sequence)에서 각각 상관을 취한다. 보다 구체적으로, 코드 가중치 레지스터(141b, 142b)는 상술한 예에서 M개의 일정한 패턴(예: 01101...1)중에서 앞부분 M/2이 있고, 뒷부분 M/2(나머지 부분)이 있으며, 수신신호를 디지탈 변환하고 남은 정합필터 TDL에 흘려보내고 시스템 클록(도시하지 않음)이 입력될 때마다 상관값을 구한다.
그리고, 제 1 및 제 2 합산기(141c, 142c)는, 제 1 정합필터 TDL과 제 2 정합필터 TDL(141a, 142a)의 탭과 가중치가 상관연산된 결과를 모두 더한다. 즉, 제 1 정합필터 TDL(141a)가 레지스터로 구성되고, 상기 제 1 코드 가중치 레지스터(141b)가 레지스터로 구성되어, 각 레지스터 쌍별로 계산하여서 제 1 합산기(141c)로 전체 레지스터의 합을 출력한다. 이와 같이 제 1 합산기(141c)에서 더해져서 동작시간 신호에 대한 상관값(AH)(182)이 출력된다. 마찬가지로 제 2 정합필터 TDL의 레지스터와 제 2 코드 가중치 레지스터의 쌍별로 계산해서 제 2 합산기로 전체 레지스터의 합을 출력한다. 이와 같이 제 2 합산기(142c)에서 더해져서 지연시간 신호에 대한 상관값(BH)(183)이 출력된다.
제 1 가산부(145)는, 슬라이딩 상관기(SCA1, SCA2, SCA3)(135a, 135b, 135c)의 상관 출력과 제 1 합산기(141c)의 출력을 버퍼링하고 가산하는 3개의 가산기(145a, 145b, 145c)로 구성되고, 제 2 가산부(170)도 슬라이딩 상관기(SCB1, SCB2, SCB3)(161, 162, 163)의 상관 출력과 제 2 합산기(142c)의 출력을 버퍼링하고 가산하는 3개의 가산기(171, 172, 173)로 구성된다.
스위치를 사용한 제 2 선택부(150)는 제 1 가산부(145)내 각 가산기(145a, 145b, 145c)에서 출력된 값들중에서 가장 큰 값을 최종 출력값(AF)(181)으로 선택하고, 제 3 선택부(175)도 마찬가지로 제 2 가산부(170)내에서 출력된 값들중에서 가장 큰 값을 최종 출력값(BF)(184)으로 선택한다.
그리고, 제 3 가산부(180)는, 상기 M/2 탭을 갖는 제 1 및 제 2 정합필터 TDL(141a, 142a)가 하나로 동작할 때 (M/2)+(M/2)이 되어서 M에 대한 출력신호, Out C을 얻기 위해서, 상기 제 1 합산기(141c)와 제 2 합산기(142c)의 출력을 더한다.
한편, 도 5는 누적해서 평균을 내고자 할 슬롯 수(N)의 절반(N/2) 까지 슬롯이 지나갈 때의 동작을 설명하기 위한 흐름도로서, 이는 주로 동위상 조합 정합필터(100)에 관련된 동작 설명도이다. 그리고 직교위상 조합 정합필터(200)에 관련된 동작설명은 상기 동위상 조합 정합필터와 동일하므로 생략하겠다. 그 동작을 상술한 도 4와 도 5를 참조하여 설명하면 다음과 같다.
먼저, 도 4의 제 1 선택부(125)내 정합 필터 입력 스위치 SW1을 B에, SW2를 C에 연결한다(611). 그리고, 처음 슬롯(slot)부터 누적 평균치를 구하고자 하는 슬롯 수(N)를 1씩 증가시켜 그 슬롯수(N)의 절반(N/2) 까지 반복하여 다음 단계들(612∼628)을 수행한다.
즉, 한 슬롯 주기동안 칩 주기(Tc)의 1/2, 즉 1/2 Tc씩 증가(613)시켜 2560Tc까지 반복하여(613∼624) 샘플러(112)에서 샘플링하고(614) 그 값을 번갈아 가며(동작시간과 지연시간) 제 1 A/D변환기(115a)와 Tc/2 지연기(121)를 거친 제 2 A/D 변환기(122)에 입력한다. 입력된 동작시간신호 및 지연시간신호는 A/D변환기에서 4비트의 디지털 값으로 변환(615)된다. 이때 상기 제 1 및 제 2 A/D변환기(115a, 122)에서 변환된 값은 제 1 및 제 2 정합필터 TDL(141a, 142a)에 인가된다. 신호가 인가되면 제 1 및 제 2 정합필터 TDL(141a, 142a)는 각각 시스템 클럭에 따라 오른쪽으로 시프트하여 새값을 저장한다.
상기 제 1 및 제 2 정합필터 TDL(141a, 142a)에서 출력된 동작신호 및 지연신호의 디지털 값의 열(sequence)과 미리 로드(load)된 송신 PN 복제(replica) 코드인 탭 가중치의 상관을 취한다. 여기서 탭 가중치(tap weight)는 송신 PN복제와 동일한 의미이다.
상기 제 1 및 제 2 정합필터 TDL(141a, 142a)에서 출력된 동작신호 혹은 지연신호의 디지탈 값의 각 열과 PN 복제 코드 열의 상관값 (AH(182) 및 BH(183))을 구하여 그 값을 정합필터제어부(500)에서 샘플단위로 검사하여 그 AH 및 BH가 임계값(Th)보다 큰지를 각각 판단(616, 617)한다.
만약 이 판단(616, 617) 결과, 샘플된 값들(AH, BH) 중에서 임계값(Th) 보다 작은 경우 아무 동작도 하지 않고 단계 (613)으로 가고, 큰 경우에는 정합 필터 제어부(500)에서는 제어신호(39, 혹은 직교위상 조합 정합필터인 경우에는 도면부호 '40') 버스의 값을 해당되는 값으로 설정하여 제 1 또는 제 2 적분 할당 제어기(130, 155)에 알린다. 이때, 제 1 또는 제 2 적분 할당 제어기(130, 155)는 자신이 제어하고 있는 제 1 또는 제 2 슬라이딩 상관부(135, 160)내의 슬라이딩 상관기들(SCA1, SCA2, SCA3)(135a, 135b, 135c) 또는 슬라이딩 상관기들(SCB1, SCB2, SCB3)(161, 162, 163)중에서 각각 한개씩 지시를 하는데, 상관 및 적분연산 중이 아닌 것을 선택하여 지시 받은 PN 칩 타이밍 지점부터 샘플링된 수신신호가 저장된 제 1 버퍼(115b) 또는 제 2 버퍼(123)의 데이터에 대한 상관 및 적분연산을 시작(M/2 에서 M까지)하게 한다(618, 619).
그후, Tc/2의 시간 단위로 각 상관 및 적분 연산에 할당된 제 1 슬라이딩 상관부(135)의 슬라이딩 상관기들(SCA1, SCA2, SCA3)이 정합 패턴의 PN 길이(여기서, PN 길이는, 제 1 코드 가중치 레지스터내의 쉬프트 레지스터 수 M)만큼 M/2 부터 M까지 적분이 수행됐는지를 SCA1, SCA2, SCA3 들이 보고하여 제 1 적분 할당 제어기(130)가 판단(620)하여 완료된 것부터 제 2 선택부(150)를 통하여 그 동작시간에 대한 상관 출력을 순서대로 AFi(i = 1, 2, 3 )로 출력한다. 그리고, 제 1 적분 할당 제어기(130)로 하여금 슬라이딩 상관기(SCAi)가 상관 및 적분중이 아님을 알려서 슬라이딩 상관기(SCAi)의 이용효율을 높인다. 상기 상관 출력 후, 할당되었던 슬라이딩 상관기(SCAi)가 해제됨을 알리는 표시로써 상기 설정된 제어신호 버스(39)값을 감소시킨다(622).
상기 동작시간에 대한 적분 판단 단계(620)와 동시에 Tc/2 시간 단위로 각 상관 및 적분 연산에 할당된 제 2 슬라이딩 상관부(160)의 슬라이딩 상관기들(SCB1, SCB2, SCB3)이 정합 패턴의 PN 길이 만큼(M/2 부터 M까지) 수행됐는지를 SCB1, SCB2, SCB3 들이 보고하여 제 2 적분 할당 제어기(155)가 판단(621)하여 완료된 것부터 제 3 선택부(175)를 통하여 그 지연시간에 대한 상관 출력을 순서대로 BFi(i = 1, 2, 3)로 출력한다. 그리고 제 2 적분 할당 제어기(155)로 하여금 슬라이딩 상관기(SCBi)가 상관 및 적분중이 아님을 알려서 슬라이딩 상관기의 이용효율을 높인다. 상기 상관 출력 후, 할당되었던 슬라이딩 상관기(SCBi)가 해제됨을 알리는 표시로써 상기 설정된 제어신호 버스(39)값을 감소시킨다(623).
그리고, 상기 제어신호 버스값 감소(622, 623) 후, 1 슬롯 주기(Tc/2∼2560Tc)인지를 정합필터 제어부(500)가 판단(624)하여 아니면 다시 Tc/2씩 증가시킨다(613).
또한, 정합 필터 제어부(500)에서는 가장 최대인 값으로부터 내림차순으로 제어부 내부 레지스터 파일에 3개까지 저장한다. 이러한 동작은 한 슬롯 내의 모든 샘플에 대하여 슬롯별로 누적하고 평균값이 최고인 값을 찾으려면 많은 저장 장소(한 슬롯의 길이를 칩 주기로 나눈 값의 두 배의 저장 장소)가 필요하기 때문에 적은 저장장소로서 처리하기 위함이다.
그리고, 한 슬롯 주기가 끝나면(624), 다음 슬롯에도 동일한 절차를 갖는데, 각각의 한 슬롯 주기가 지난 다음에는, 최대 출력부터 내림차순으로 일정한 개수로 제어부 내부 레지스터 파일에 3개까지 저장된 타이밍 인덱스가 다시 나타났는지를 판단(625)하여, 즉 제 1 가산부(145)에서 출력된 AFi(동작시간에서 패턴이 일치하는 정도를 나타내는 상관값, 181) 또는 제 2 가산부(170)에서 출력된 BFi(지연시간에서 패턴이 일치하는 정도를 나타내는 상관값, 184)가 이전 슬롯과 동일한 타이밍 인덱스인지를 판단하여, 다시 나타났으면 그 인덱스(= 타이밍 지점)에서 상관 출력값을 미리 정한 규준화 값으로 나누어 평균을 구한다(626). 상기 판단(625)결과, 만약 새로 추가된 타이밍 인덱스이거나, 없어진 타이밍 인덱스이면 그 인덱스의 값을 미리 정한 패널티 값으로 나눠 평균으로 간주한다(627).
상기와 같은 단계들을 모든 순환 루프를 마칠 때까지 즉, 처음 슬롯부터 누적 평균치를 구하고자 하는 슬롯 수(N)의 절반(N/2)이 될 때까지(628) 반복하여 수행한다.
다음으로, 도 6은 상술한 도 5에 이어지는 도면으로서, 누적해서 평균을 내고자 할 슬롯 수의 반(N/2) 에서 끝(N) 까지 슬롯이 지나갈 때 도 4의 회로가 동작하는 흐름도이다.
상기 도 5에서 처음 슬롯부터 누적 평균치를 구하고자 하는 슬롯수(N)의 절반(N/2) 까지 수행하여 얻은 모든 출력값(AFi, BFi, i = 1, 2, ... , max_i)들 중에서 최대값이 동작시간(AFi)과 지연시간(BFi)중 어디에서 나왔는지를 판단한다(630).
상기 판단(630) 결과, 만약 최대값이 동작시간(AFi)에서 나왔으면 제어신호버스 값을 임의의 일정값(예; '100')으로 정합 필터 제어부(500)에서 설정하고, 제어부의 제어에 의해 도 4에 도시된 제 1 선택부(12)의 SW1을 B에, SW2를 D에 연결한다(631). 이렇게 스위치를 연결하여 두 개의 제 1 및 제 2 정합필터 TDL(141a, 142a)이 마치 하나처럼 동작하도록 하여 동작시간에 대하여 탭 가중치 상관 연산부(140)가 동작되도록 한다.
이렇게 한 후, 상기 도 5에서 수행된 슬롯수 N/2부터 슬롯 수를 하나씩 증가시킨다(632). 그 증가된 각 슬롯의 샘플링 주기를 슬롯 주기내에서 Tc/2 씩 증가시킨다(633).
그리고나서, 상기 정합필터 제어부(500)에서 설정된 제어신호버스값이 '100(정합필터들이 동작시간에 대해서만 동작됨을 나타내는 임의의 값)'일 경우, 새로운 최대 정합 상관값(Out C)을 갖는 타이밍 인덱스가 출현하였는가를 정합필터 제어부(500)에 의해서 판단한다(634).
이 판단(634)에 의해 최대 정합 상관값을 갖는 타이밍 인덱스가 출현하였을 경우는, 제어신호 버스값을 정합필터들이 동작시간에 대해서만 동작되는데 타이밍 인덱스가 관련된 상태를 가르키는 일정값(예; '101')으로 설정하고, 휴지상태인 SCBi를 할당하고, 1에서 M까지 적분을 시작한다(635). 그 적분이 끝났는지를 SCBi 들이 보고하여 제 2 적분 할당 제어기(155)가 판단한다(636).
이 판단(636)에 의해 완료된 것부터 제 3 선택부(175)를 통하여 그 지연시간에 대한 상관 출력을 BFi(i=1, 2, 3, ...)로 출력한다(637).
상기 단계 632∼637를 1 슬롯 주기가 끝날 때(2560Tc)까지 반복하여 수행한다(638).
그후, 1 슬롯 주기(Tc/2∼2560Tc)가 될 때까지 반복하여 수행하다가 1슬롯 주기가 다 되었다고 정합필터 제어부(500)에 의해서 판단(638)한다.
1 슬롯 주기가 다 지나가면 정합 필터 제어부(500)에서는, AFi, BFi 가 이전 슬롯과 동일한 타이밍 인덱스를 가졌는지 판단(639)하여 즉, 최대 출력부터 내림차순으로 일정한 개수로 저장된 타이밍 인덱스가 다시 나타났는지를 판단한다(639). 이의 의미는 수신된 신호에서 찾고자 하는 '0' 과 '1'열의 패턴이 시작되는 점을 Tc/2 단위로 찾는데, 처음은 동작시간인지 지연시간인지를 결정하고 다음 동작시간(또는 지연시간)중에서 타이밍을 찾는다.
그 판단(639)에 의해 타이밍 인덱스가 다시 나타났으면 그 지점에서 상관 출력값을 이전 값을 더하여 미리 정한 규준화 값으로 나누어 평균을 구하고(640), 만약 새로 추가된 타이밍 인덱스이거나, 없어진 타이밍 인덱스는 그 값을 미리 정한 패널티 값으로 나눠 평균으로 간주한다(641).
상기 단계 640, 641 수행 후, 슬롯수가 N이 될 때까지 반복하여 수행한다(642). 그리고나서, 최대 평균출력에서 정합필터 제어부(500)는 타이밍 인덱스를 찾는다(643).
이상과 같은 본 발명을 이용하면, 기지국간 비동기 CDMA 단말기를 구현하였을 경우 하드웨어 복잡도 및 전력소모도 크게 줄일 수 있게 된다. 이렇게 하드웨어 복잡도를 줄이는데에도 불구하고 본 발명의 성능은 완전 탭(full tap)계수를 갖는 정합 필터에 비해서 그 성능이 떨어지지 않는 효과가 있다.

Claims (4)

  1. CDMA 이동통신시스템의 기지국에서 전송되는 이중 구조의 동기코드를 수신하여 슬롯 타이밍을 맞추고 그 전송한 기지국을 식별하기 위한 비동기방식의 개인용 이동 단말기에 구비되는 정합필터 동기 획득기에 있어서,
    상기 기지국으로부터 수신된 신호와 동위상 및 직교위상으로 각기 발생된 반송파를 혼합하는 제 1 및 제 2 믹싱 수단;
    상기 각 믹싱수단을 통해 수신된 일정한 수신신호 패턴의 길이(M)가 M/2으로 줄어들어도 성능이 일정하고, 상기믹싱수단으로 부터 각각 출력된 동위상 신호 및 직교위상 신호에 대한 상관을 하여 출력하는 동위상 조합 정합필터 및 직교위상 조합 정합필터;
    상기 각 조합 정합필터로 부터 출력된 각 상관 출력을 제곱하여 반송파를 복구하는 제 1 및 제 2 반송파 복구수단;
    상기 반송파 복구수단에서 출력된 동위상 신호에 대한 상관출력과 이에 대응하는 직교위상신호에 대한 상관출력을 논-코히어런트 상관값으로 합산하는 합산수단; 및
    이 출력된 상관값들로부터 상기 각 조합 정합필터를 제어하는 신호를 발생하고, 그 상관값들을 이동 평균한 값들을 계산하며, 이 계산된 값들로부터 최대 상관값을 갖는 타이밍 인덱스를 찾아내어 슬롯 동기를 맞추는 정합 필터 제어수단으로 구성된 것을 특징으로 하는 기지국간 비동기식 CDMA 이동단말기를 위한 정합필터 동기 획득기.
  2. 제 1 항에 있어서,
    상기 동위상 조합 정합필터 및 직교위상 조합 정합필터 각각은,
    상기 각 믹서로 부터 수신된 신호를 반 칩 주기마다 샘플링하는 샘플링부;
    상기 샘플링된 동작시간(on-time) 신호를 디지털 신호로 변환해주는 제 1 신호변환부;
    상기 샘플링된 동작시간 신호를 지연시킨 지연시간(late-time)신호를 디지털 신호로 변환해주는 제 2 신호변환부;
    상기 제 1 신호변환부 또는 제 2 신호변환부의 출력신호를 상기 정합필터 제어수단의 제어신호에 따라 선택적으로 스위칭하여 정합 필터의 길이를 가변해주는 제 1 선택부;
    상기 제 1 선택부의 선택에 따라 입력되는 상기 변환된 신호를 받아서 M/2 탭을 갖는 각 정합필터의 탭과 탭 가중치를 상관 연산한 결과들을 합하여 상관값(AH, BH)을 출력하는 탭 가중치 상관 연산부;
    상기 제 1 신호변환부에서 변환된 신호를 상기 정합필터 제어수단에서 출력된 제어신호에 따라 해당 슬라이딩 상관기에 할당하고 및 그 상관기의 상관 및 적분 연산을 제어하는 제 1 적분 할당 제어기;
    상기 제 1 적분 할당 제어기의 제어에 따라 상관 및 적분 연산을 수행하는 제 1 슬라이딩 상관부;
    상기 탭 가중치 상관 연산부에서 동작시간에 대해 출력된 상관값(AH)과 제 1 슬라이딩 상관부의 연산 결과를 더하는 제 1 가산부;
    상기 제 1 가산부에서 더해진 값들중에서 최종 출력값을 선택하여 출력(Out AF)하기 위해 스위치를 사용하는 제 2 선택부;
    상기 제 2 신호변환부에서 변환된 신호를 상기 정합 필터 제어수단에서 출력된 제어신호에 따라 해당 슬라이딩 상관기에 할당하고 및 그 상관기의 상관 및 적분 연산을 제어하는 제 2 적분 할당 제어기;
    상기 제 2 적분 할당 제어기의 제어에 따라 상관 및 적분 연산을 수행하는 제 2 슬라이딩 상관부;
    상기 탭 가중치 상관 연산부에서 지연시간에 대해 출력된 상관값(AH)과 제 2 슬라이딩 상관부의 연산 결과를 더하는 제 2 가산부;
    상기 제 2 가산부에서 더해진 값들중에서 최종 출력값을 선택하여 출력(Out BF)하기 위해 스위치를 사용하는 제 3 선택부; 및
    상기 탭 가중치 상관 연산부에서 동작시간과 지연시간에 대해 출력된 상관값이 상기 제 1 선택부의 선택에 따라 동시에 출력될 때의 각 상관값을 더하는 제 3 가산부로 구성된 것을 특징으로 하는 기지국간 비동기식 CDMA 이동단말기를 위한 정합필터 동기 획득기.
  3. 제 2 항에 있어서,
    상기 각 선택부는, 스위치(SW)를 사용하는 것을 특징으로 하는 기지국간 비동기식 CDMA 이동단말기를 위한 정합필터 동기 획득기.
  4. 제 2 항에 있어서,
    상기 탭 가중치 상관 연산부는,
    상기 제 1 선택부를 통해 동작신호 및 지연신호가 입력되면 시스템 클럭에 따라 쉬프팅하여 새값을 저장하고, 각기 M/2 탭을 갖는 제 1 및 제 2 정합 필터 TDL;
    상기 제 1 및 제 2 정합 필터 TDL에서 출력된 동작신호의 디지탈값의 열과 미리 로드된 PN 코드인 탭 가중치의 상관을 취하는 제 1 및 제 2 코드 가중치 레지스터; 및
    상기 제 1 및 제 2 정합 필터 TDL의 탭과 가중치를 합산하여 동작시간에 대한 상관값(AH) 및 지연시간에 대한 상관값(BH)을 출력하는 제 1 및 제 2 합산기를 포함하여 구성되고,
    상기 정합필터 TDL, 코드 가중치 레지스터 및 합산기로 각각 구성되고 상기 제 1 선택부로 연결되어 M/2씩 동작 또는 M씩 동작되도록 제 1 및 제 2 정합필터로 구성된 것을 특징으로 하는 기지국간 비동기식 CDMA 이동단말기를 위한 정합필터 동기 획득기.
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