JP3666623B2

JP3666623B2 - 相関器

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Publication number: JP3666623B2
Application number: JP18322397A
Authority: JP
Inventors: 英二西守
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1997-06-25
Filing date: 1997-06-25
Publication date: 2005-06-29
Anticipated expiration: 2017-06-25
Also published as: JPH1117651A

Description

【０００１】
【発明の属する技術分野】
本発明は、スペクトル拡散通信における拡散符号との相関をとるための相関器に係り、特にフェージング下でもそうでない場合でもビット誤り率の低減を図ることができるようにした相関器に関するものである。
【０００２】
【従来の技術】
図９に従来の相関器１００の概略構成を示す。この相関器１００は、入力信号を転送クロックに同期して転送する複数のセルからなる信号転送部１０１、あらかじめ拡散符号に対応した係数がセットされた複数の乗算器からなる乗算部１０２、その乗算部１０２の各乗算器の出力をすべて加算する加算部１０３を具備している。
【０００３】
この相関器１００では、信号転送部１０１に転送されてきた各セルの受信拡散符号と乗算部１０２の各乗算器にセットされている係数とが乗算され、両者が一致すれば相関ピーク値が出力するので、これによりもとの送信データを取り出すことができる。
【０００４】
図１０はこの相関器１００を組み込んだスペクトル拡散通信装置の復調器２００の概略構成を示す図である。この復調器２００は、入力信号と局部発振信号を乗算するミキサ２０１Ａ，２０１Ｂ、キャリアを除去するローパスフィルタ２０２Ａ，２０２Ｂ、入力アナログ信号を３ビット〜４ビットで量子化するＡ／Ｄ変換器２０３Ａ，２０３Ｂ、図９に示した相関器１００Ａ，１００Ｂ、その相関器１００Ａ，１００Ｂから出力される信号で局部発振信号の位相を制御するＰＬＬ周波数シンセサイザを構成する局部発振回路２０４、π／２移相器２０５、Ａ／Ｄ変換器２０３Ａ，２０３Ｂと相関器１００Ａ，１００Ｂの動作クロックＣＬＫを発生させる同期追尾部２０６、相関ピークの周期にあった信号を生成するビット同期部２０７を具備する。
【０００５】
上記した局部発振回路２０４は、ミキサ２１１、サンプルアンドホールド回路２１２、ループフィルタ２１３、電圧制御発振器２１４を具備する。また、同期追尾部２０６は、１ビット分の遅延回路２２１、加算器２２２、サンプルアンドホールド回路２２３、ループフィルタ２２４、電圧制御発振器２２５、分周器２２６を具備する。また、ビット同期部２０７は、２乗器２３１、２３２、加算器２３３、巡回積分器２３４、最大値検出器２３５を具備する。
【０００６】
ここでは、入力信号を同相成分（Ｉ）と直交成分（Ｑ）に分離するために、局部発信回路２０４から出力される信号（入力信号のキャリア周波数と同じ周波数）とその信号を移相器２０５でπ／２だけ移相した信号を、ミキサ２０１Ａ，２０１Ｂでそれぞれ乗算し、その乗算信号のキャリア周波数成分をローパスフィルタ２０２Ａ，２０２Ｂで除去してから、Ａ／Ｄ変換器２０３Ａ，２０３Ｂに入力してデジタル化し、相関器１００Ａ，１００Ｂに入力させる。
【０００７】
この相関器１００Ａ，１００Ｂで得られた相関ピークの情報は、局部発振回路２０４に取り込まれて、その発振出力信号の位相が入力信号の位相と一致するように制御される。
【０００８】
ビット同期部２０７においては、相関器１００Ａからの「相関ピーク＊cosθ」を２乗器２３１で２乗したものと相関器１００Ｂからの「相関ピーク＊sinθ」を２乗器２３２で２乗したものを加算器２３３で加算することにより、データとキャリアの位相差θを除去して、相関ピーク信号の出力される周期にあった信号を生成し、同期追尾部２０６の分周器２２６の制御信号ｆ１、相関ピーク信号を２値のデータに変換するためのタイミング信号ｆ２、復調されたデータに同期して出力するクロック信号ｆ３等に使用される。
【０００９】
同期追尾部２０６は、本来的に、入力アナログ信号をデジタル信号に変換するＡ／Ｄ変換器のサンプリング周波数と入力信号のビットレートとが完全には一致していないために、相関ピーク信号を用いてその補正を行うものためのものであり、Ａ／Ｄ変換器２０３Ａ，２０３Ｂ、相関器１００Ａ，１００Ｂのクロックｆ４、局部発振回路２０４のサンプルホールド回路２１２の制御信号ｆ５を発生する。
【００１０】
【発明が解決しようとする課題】
ところで、上記のようにクロックを必要とする相関器１００を使用した復調器２００では、局部発振信号と入力信号との位相差を無くすために、ＰＬＬ周波数シンセサイザを用いた局部発振回路を使用して、キャリア同期検波を行う必要がある。
【００１１】
しかし、このキャリア同期検波では、ＰＬＬの振る舞いに従うことになるが、一般的にフェージングによる急激な位相変動には追従することができず、軽減困難な誤りと呼ばれるものがバースト的に発生する問題がある。
【００１２】
また、この同期検波方式では、ビット同期部において復調されたデータに同期したクロック等を発生させるが、そのためには、相関ピークの情報が不可欠である。この相関ピークの振幅は、キャリアとの位相差θに依存しており、通常その位相差の影響をなくすために、同相成分と直交成分に分離した信号を２乗器２３１、２３２で各々２乗してから加算器２３３で足しあわせるという操作を行うために回路規模が大きくなるといった問題もある。
【００１３】
一方、クロックを必要としないＳＡＷコリレータ等で使用される遅延検波と呼ばれる検波方式では、キャリアとの位相を合わせる必要が無く、同期検波に比較してフェージングに強いとされているが、フェージング下でない状態においては、同期検波に比べてビット誤り率が大きいという問題がある。
【００１４】
本発明は以上のような点に鑑みてなされたものであり、その目的は、同期検波方式と遅延検波方式を選択可能にして、上記した問題を解決することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、転送クロックにより入力信号を順次転送する複数のセルからなる第１信号転送部、該第１信号転送部の各セルの出力値に所定の係数を乗算する複数の乗算器からなる第１乗算部、該第１乗算部の各乗算器の出力値をすべて加算する第１加算部を有する第１相関部と、前記転送クロックにより前記第１信号転送部の最終転送出力を入力して順次転送する複数のセルからなる第２信号転送部、該第２信号転送部の各セルの出力値に所定の係数を乗算する複数の乗算器からなる第２乗算部、該第２乗算部の各乗算器の出力値をすべて加算する第２加算部を有する第２相関部と、前記第１加算部の加算出力と前記第２加算部の加算出力を加算する第３加算部と、前記第１加算部の加算出力と前記第２加算部の加算出力を乗算する第３乗算部と、を具備し、前記第１信号転送部のセル数と前記第２信号転送部のセル数を同一に設定した。
第２の発明は、第１の発明において、前記第１加算部の加算出力と前記第２加算部の加算出力を、上記第３加算部又は上記第３乗算部に送るための第１切替え手段を設けた。
第３の発明は、第１の発明において、前記第３加算部の加算出力、又は前記第３乗算部の乗算出力を選択するための第２切替え手段を設けた。
第４の発明は、第２又は第３の発明において、前記第１又は第２切替え手段を、入力信号のフェージングの程度に応じて制御するよう構成した。
第５の発明は、第１乃至第４の発明において、前記転送クロックと同一又は異なった周波数の転送クロックにより入力信号を順次転送する複数のセルからなる第３信号転送部、該第３信号転送部の各セルの出力値に所定の係数を乗算する複数の乗算器からなる第４乗算部、該第４乗算部の各乗算器の出力値をすべて加算する第４加算部を有する第３相関部と、前記第３信号転送部の最終転送出力を前記第１信号転送部の入力に送るとともに前記第４加算部の加算出力を前記第１加算部に送る第１経路と、前記第４加算手段の加算出力を前記第１信号転送部の入力に送る第２経路を選択する第３切替え手段と、を設けた。
【００１６】
【発明の実施の形態】
［第１の実施の形態］
図１は本発明の第１の実施の形態の相関器１０の構成を示す図である。１１は入力信号が転送クロックＣＬＫにより順次転送される複数のセルからなる第１信号転送部、１２は第１信号転送部１１の各セルの出力値を所定の係数がセットされた個々の乗算器で乗算する第１乗算部、１３は第１乗算部１２の各乗算結果をすべて加算する第１加算部である。以上により、第１相関部１０Ａが構成されている。
【００１７】
１４は第１信号転送部１１の最終セルからの信号が入力して転送クロックにより順次転送される複数のセルからなる第２信号転送部、１５は第１乗算部１２と同様な第２乗算部、１６は第１加算部１３と同様な第２加算部である。以上により、第２相関部１０Ｂが構成されている。
【００１８】
１７，１８は第１加算部１３、第２加算部１６の加算結果を第３加算部１９に送るか、第３乗算部２０に送るかを選択するスイッチである。前記第１信号転送部１３と第２信号転送部１６は、セルの個数が同一であり、ＣＣＤの他に、サンプルアンドホールド回路、シフトレジスタ等でも構成できる。
【００１９】
まず、これを同期検波方式で動作させるには、スイッチ１７，１８を第３加算部１９の側に切り替えて、第１加算部１３の加算結果、および第２加算部１６の加算結果を加算器１９に送る。そして、第１乗算部１２、第２乗算部１４の各乗算器の係数を受信すべき拡散符号に応じた値に設定し、第１信号転送部１１にキャリア周波数成分を取り除いた信号（図１０で説明したミキサ２０１Ａ，２０１Ｂ等で除去した信号）を入力する。この信号が転送クロックＣＬＫ（通常このクロックには、チップレートの周波数と同じか或いはその２倍の周波数が使用される。）と同期して順次後段のセルへ、さらに第２信号転送部１４に転送されていき、各セルに現在ある信号が拡散符号と一致したタイミングのとき、第３加算部１９から相関値がピークとして出力する。
【００２０】
一例として、拡散符号を１６チップの直交Gold符号（具体的には、「０１００１０１１１０００１１１０」）、転送クロックＣＬＫをチップレートと同じ周波数（１０ＭＨz）とすると、第１信号転送部１１、第２信号転送部１４のセル個数はいずれも８個必要（図１において、ｉ＝８、ｎ＝１６）であり、第１乗算部１２、第２乗算部１５の各乗算器の係数を、

のように設定しておけば、入力信号（キャリア周波数成分が取り除かれている）が拡散部号（上記係数）と一致したときに、図２に示すように、相関ピークがビットレート（１．６μｓ）ごとに検出される。
【００２１】
次に、遅延検波方式で動作させるためには、スイッチ１７，１８を第３乗算部２０の側に切り替えて、第１加算部１３の加算結果、および第２加算部１６の加算結果を第３乗算部２０に送る。第１信号転送部１１には、キャリア周波数成分が乗ったままの（又は、キャリア周波数成分を落とした）信号を入力する。また、第１乗算部１２，第２乗算部１５には、同じ係数を設定する。
【００２２】
入力された信号が転送クロックＣＬＫに同期して第１、第２信号転送部１１，１４に転送されていき、拡散符号とその入力信号が一致したとき第１加算部１３，第２加算部１６から相関ピークがでる。ここで、第２加算部１６からは、第１加算部１３に比べて１ビット分前の相関ピークが出力される。これらを乗算器２０で掛け算することにより、遅延検波を実現できる。
【００２３】
この遅延検波には、一次変調に差動符号化を用いる必要がある。一例として、拡散符号を１１チップのバーカー符号（具体的には、「１１１０００１００１０」）を用いて、図３、図４に沿って説明する。
【００２４】
例えば、キャリア周波数を２２ＭＨｚとし、チップレートを１１Ｍｃｐｓとすると、１チップ内に２サイクルの波が存在する。その波を１波８サンプリングすると、サンプリング周波数（転送クロックＣＬＫ）は、１７６ＭＨｚになる。また、このときは、１チップに１６個のセルを必要とするため、第１、第２の信号転送部１１，１４には各々１７６個のセル（合計で３５２個）が必要となる。
【００２５】
以上から、２２ＭＨｚのキャリア周波数成分を持った入力信号は、１７６ＭＨｚの転送クロックＣＬＫでサンプリングされ、そのサンプリング値が１７６ＭＨｚのクロックと同期して、第１、第２の信号転送部１１，１４の各セルに転送される。ここで、第１、第２の乗算部１２，１５の係数を予め次のように決めておく。
w2 = w10 = w178 = w186 = -1， w6 = w14 = w182 = w190 = 1
w18 = w26 = w194 = w202 = 1， w22 = w30 = w198 = w206 = -1
w34 = w42 = w210 = w218 = -1， w38 = w46 = w214 = w222 = 1
w50 = w58 = w226 = w234 = -1, w54 = w62 = w230 = w23 = 1
w66 = w74 = w242 = w250 = 1， w70 = w78 = w246 = w254 = -1
w82 = w90 = w258 = w266 = -1， w86 = w94 = w262 = w270 = 1
w98 = w106 = w274 = w282 = -1， w102 = w110 = w278 = w286 = 1
w114 = w122 = w290 = w298 = -1, w118 = w126 = w294 = w302 = 1
w130 = w138 = w306 = w314 = 1, w134 = w142 = w310 = w318 = -1
w146 = w154 = w322 = w330 = 1, w150 = w158 = w326 = w334 = -1
w162 = w170 = w338 = w346 = 1, w166 = w174 = w342 = w350 = -1
他はすべて０
【００２６】
サンプリングされた信号が各セルに順次転送されて行き、それらの信号が拡散符号に対応したタイミングの時に第１、第２加算部１３，１６から相関ピークがでる。例えば、送信するベースバンドデータを「１０１０」とすると、図4に示すように、まずベースバンドデータを差動符号化して、「１１００１」にした後、これに８ビットのバーカーコードを乗算し、これに１ビット当たり２サイクルのキャリアを乗算して、送信信号を得る。
【００２７】
したがって、相関器１０では、上記したような設定を行うことによって、図５に示すように、第１相関部１０Ａには、まず「１」に相当する信号が、さらにまた「１」に相当する信号が入ってきて、これらの信号が拡散符号と一致するタイミングｔ１になったときに、第２相関部１０Ｂの加算部１６からは正（負）のピークが出力され、第１相関部１０Ａの加算部１３からも正（負)のピークが出力され、このとき第３乗算部２０からは、正のピークが出力される。
【００２８】
次に「０」に相当する信号が入ってきて、拡散符号と一致するタイミングｔ２になったときに、加算部１６からは前の「１」に相当する信号が入ってくるために正(負)のピークが、また加算部１３からは今新たに入ってきた「０」に相当する信号により負（正）のピークが出力される。このためこのとき第３乗算部２０からは負のピークが出力される。
【００２９】
更に次に「０」に相当する信号が入ってきて拡散符号と一致するタイミングｔ３になったときは、加算部１６からは前の「０」に相当する信号が入ってくるため負（正）のピークが、また加算部１３からは今度新たに入ってきた「０」に相当する信号により負（正）のピークが出力される。このため、このとき第３乗算部２０からは正のピークが出力される。
【００３０】
同様にして、次に「１」が入ってきた場合には、加算部１６からは負（正）のピークが、加算部１３からは正(負）のピークが出力され、第３乗算部２０により負のピークが出力される。
【００３１】
ここで、第３乗算部２０の出力の正のピークを「１」に、負のピークを「０」に対応させると、復調データとしては「１０１０」となり、送信データと一致することになる。
【００３２】
以上の説明において、（）内はキャリアの位相が反転している場合である。この遅延検波方式行う場合には、キャリアとの位相の同期をとる必要はない、また、遅延検波により位相が揃っていない熱雑音等のランダムノイズは更に小さくなるので、Ｓ／Ｎの改善が期待できる。
【００３３】
以上から、本実施の形態では、最初にキャリアとの同期を必要としない遅延検波方式により相関ピークを得ておいて、その情報からビット同期部において相関ピークに同期したクロックの再生を行い、次に同期検波方式に切り替えてデータを復調し、それに同期したクロックは最初に得たクロックを基にして再生することができる。このようにすれば、復調器を構成する上で入力信号を同相成分（Ｉ）と直交成分（Ｑ）に分ける必要がなくなるので、ビット同期部に図１０に示したような２乗器２３１，２３２や加算器２３３を必要としなくなるため、回路規模を小さくする構成が可能となる。
【００３４】
上記のようにして一旦ビット同期を取った後は、フェージング下においては、遅延検波方式を選択することによりビット誤り率を低減することができ、フェージング下でない場合には、同期検波方式を選択することにより、ビット誤り率を遅延検波方式に比べて低減することができる。これは、フェージングを検出してこれに応じて例えば自動的に切り替えることにより行う。なお、上記説明では、同期検波のときの各種条件と遅延検波のときの各種条件を異ならせたが、これは説明のためであり、同一の拡散符号で拡散されたデータを受信するときは、例えば遅延検波の説明に使用した条件を使用して、同期検波のときには乗算部１２，１４の中の不要な乗算器の係数を０に設定すればよい。
【００３５】
また、上記の説明では、第３加算部１９、第３乗算部２０の入力側においてスイッチ１７、１８により同期検波方式と遅延検波方式を選択するようにしたが、これに限らず、第１加算部１３の出力と第２加算部１６の出力を常時第３加算部１９、第３乗算部２０に入力させておき、その第３加算部１９、第３乗算部２０の出力をスイッチ等により選択するようにしてもよい。
【００３６】
[第2の実施の形態]
図6は第2の実施の形態の相関器１０’の構成を示す図である。この例では、図1に示した構成に加えて、入力信号の入力部分に、第３信号転送部２１、第４乗算部２２、第４加算部２３を設け、更にスイッチ２４、２５を設けた。これらは、第３相関部１０Ｃを構成する。ここでは、キャリア周波数成分が入ったままの入力信号を相関器１０’に入力する。
【００３７】
まず、同期検波を行う場合は、スイッチ１７，１８を加算器１９の側に接続し、スイッチ２４はオフにし、スイッチ２５は第４加算部２３を第１信号入力部１１に接続するよう切り換える。この同期検波では、信号転送部２１、乗算部２２、加算部２３は信号抽出部として動作する。すなわち、１チップ内に存在する多くのキャリア情報を1つにまとめ、加算部２３から出力する。
【００３８】
例えば、キャリア周波数を１００ＭＨｚ、チップレートを１０Ｍｃｐｓとすると、1チップ内に波が１０サイクル分入る。また信号転送部２１のサンプリング周波数（転送クロックＣＬＫ’）を２００ＭＨｚにして、その信号転送部２１のセルの個数を２０個用意する（図６において、ｍ＝２０）。そして、乗算部２２の係数を次のように設定する。
w1 = w3 = w5 = w7 = w9 = w11 = w13 = w15 = w17 = w19 = 1
w2 = w4 = w6 = w8 = w10 = w12 = w14 = w16 = w18 = w20 = -1
【００３９】
キャリア周波数成分を含んだままの入力信号が入った場合、図7に示すように、1チップ内のキャリアの情報を1つにまとめてキャリア周波数成分を取り除き、その信号を第１信号転送部１１に転送する。このときの加算部２３からの出力例を図8に示す。キャリア周波数成分が取り除かれ、拡散符号に応じた値の信号が出力されていることが分かる。
【００４０】
第１信号転送部１１、第２信号転送部１４では、転送クロックＣＬＫをチップレートと同じ１０ＭＨｚ又はその2倍の２０ＭＨｚで動作させる。これによって、拡散部号と一致したタイミングのときに加算部１９から相関ピークが得られる
。
【００４１】
なお、第１の信号転送部１１のセルの個数は、転送クロックＣＬＫがチップレートと同じ場合はチップ長の半分の個数、転送クロックＣＬＫがチップレート２倍の場合はチップ長と同じ個数必要であり、これは第２の信号転送部１４のセルの個数についても同様である。
【００４２】
一方、遅延検波方式で相関をとる場合は、スイッチ１７、１８を第３乗算部２０の側に接続し、スイッチ２４はオンにし、スイッチ２５は第３信号転送部２１と第１信号転送部１１とを接続するよう設定する。そして、信号転送部２１のセルの個数と信号転送部１１のセルの個数の合計が、信号転送転送部１４のセルの個数と同じになるように設定する。
【００４３】
動作的には、第１の実施の形態で説明した遅延検波の動作と同じであるが、すべでの信号転送部１１、１４、２１の転送クロックＣＬＫ，ＣＬＫ’を同じに設定する必要がある。なお、この遅延検波方式では、サンプリング点を多く必要とするため、セルの個数を固定した場合に、同期検波方式よりもチップ長は短くなる。
【００４４】
以上のように、この第２の実施の形態では、同期検波方式を選択したときに、第３の信号転送部２１、乗算部２２、加算部２３を信号抽出部として働かせて、そこで入力信号のキャリア周波数成分を除去することができる。
【００４５】
【発明の効果】
以上から本発明によれば、１つの相関器で同期検波と遅延検波を実現でき、それらを切り替えることにより、回路規模を大きくすること無しに、フェージング下においても、またフェージング下でない場合でも、ビット誤り率を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の相関器のブロック図である。
【図２】同実施の形態の相関器を同期検波方式として動作させたときの相関ピーク波形を示す図である。
【図３】同実施の形態の相関器を遅延検波方式として動作させるときの説明図である。
【図４】同実施の形態の相関器を遅延検波方式として動作させるときの送信信号の説明図である。
【図５】同実施の形態の相関器を遅延検波方式として動作させるときの乗算器２０の部分の動作説明図である。
【図６】本発明の第２の実施の形態の相関器のブロック図である。
【図７】同実施の形態の相関器を同期検波方式として動作させるときの説明図である。
【図８】同実施の形態の相関器を同期検波方式として動作させたときの加算部２３の出力波形を示す図である。
【図９】従来の相関器のブロック図である。
【図１０】従来の復調器のブロック図である。
【符号の説明】
１０，１０’：相関器、１０Ａ：第１相関部、１０Ｂ：第２相関部、１０Ｃ：第３相関部、
１１：第１信号転送部、１２：第１乗算部、１３：第１加算部、１４：第２信号転送部、１５：第２乗算部、１６：第２加算部、１７，１８：スイッチ、１９：第３加算部、２０：第３乗算部、２１：第３信号転送部、２２：第４乗算部、２３：第４加算部、２４，２５：スイッチ。

Claims

転送クロックにより入力信号を順次転送する複数のセルからなる第１信号転送部、該第１信号転送部の各セルの出力値に所定の係数を乗算する複数の乗算器からなる第１乗算部、該第１乗算部の各乗算器の出力値をすべて加算する第１加算部を有する第１相関部と、
前記転送クロックにより前記第１信号転送部の最終転送出力を入力して順次転送する複数のセルからなる第２信号転送部、該第２信号転送部の各セルの出力値に所定の係数を乗算する複数の乗算器からなる第２乗算部、該第２乗算部の各乗算器の出力値をすべて加算する第２加算部を有する第２相関部と、
前記第１加算部の加算出力と前記第２加算部の加算出力を加算する第３加算部と、
前記第１加算部の加算出力と前記第２加算部の加算出力を乗算する第３乗算部と、
を具備し、
前記第１信号転送部のセル数と前記第２信号転送部のセル数を同一に設定したことを特徴とする相関器。
前記第１加算部の加算出力と前記第２加算部の加算出力を、上記第３加算部又は上記第３乗算部に送るための第１切替え手段を設けたことを特徴とする請求項１に記載の相関器。
前記第３加算部の加算出力、又は前記第３乗算部の乗算出力を選択するための第２切替え手段を設けたことを特徴とする請求項１に記載の相関器。
前記第１又は第２切替え手段を、入力信号のフェージングの程度に応じて制御することを特徴とする請求項２又は３に記載の相関器。
前記転送クロックと同一又は異なった周波数の転送クロックにより入力信号を順次転送する複数のセルからなる第３信号転送部、該第３信号転送部の各セルの出力値に所定の係数を乗算する複数の乗算器からなる第４乗算部、該第４乗算部の各乗算器の出力値をすべて加算する第４加算部を有する第３相関部と、
前記第３信号転送部の最終転送出力を前記第１信号転送部の入力に送るとともに前記第４加算部の加算出力を前記第１加算部に送る第１経路と、前記第４加算手段の加算出力を前記第１信号転送部の入力に送る第２経路を選択する第３切替え手段と、
を設けたことを特徴とする請求項１乃至４に記載の相関器。