JP2004515105A

JP2004515105A - レイク受信機

Info

Publication number: JP2004515105A
Application number: JP2002544869A
Authority: JP
Inventors: ダニシュ、アリ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2000-11-22
Filing date: 2001-11-15
Publication date: 2004-05-20
Also published as: US20020080862A1; KR20020067700A; CN1206817C; GB0028392D0; WO2002043263A1; US7251268B2; TW522664B; CN1419750A; EP1240726A1

Abstract

例えば、直接拡散方式ＣＤＭＡ信号を受信するのに好適なレイク受信機であって、受信信号を各レイクフィンガ（ＲＦ１、ＲＦ２、ＲＦＮ）において相関するのに用いるパイロット符号が、相関の前に補足される。

Description

【０００１】
技術分野
本発明は、ＩＳ９５及び第３世代（３ＧＰＰ）電話に用いるのに好適な直接拡散方式ＣＤＭＡ（符号分割多重アクセス）受信機として、専用ではないが特別な用途を有するレイク受信機に関する。
【０００２】
背景技術
レイク受信機は、Ｒ．ＰｒｉｃｅおよびＰ．Ｅ．Ｇｒｅｅｎの「マルチパスチャネルに関する通信技術」１９５８年に刊行されたＰｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＩＲＥの５５５ページから５７０ページにある概説により周知である。要約すると、レイク受信機アーキテクチャは、同じ信号が複数の異なる時間間隔でアンテナにおいて繰り返し受信されるようにするマルチパス伝播状態の存在におけるシンボル間干渉（ＩＳＩ）の影響から効果的にのがれることができる。受信信号は、受信され、周波数ダウンコンバートされ、ダウンコンバートされた信号は、往々にしてレイクフィンガと呼ばれる、各々異なる時間遅延を有する複数の信号パスにかけられる。各信号パスは、受信信号のバージョンを生成する相関器を含む。バージョンは、１シンボル周期にわたり結合され積分される。
【０００３】
レイク受信機のアーリーバージョンにおいては、遅延は、複数のタップを有する遅延ラインにより供給されており、連続タップは、ほぼ同じ時間遅延により分けられていた。ほんの少しの信号パスだけが、受信シンボルにエネルギーを与えており、これらのパスの相対遅延は、時間に対してゆっくりと変化する。
【０００４】
開示されたレイク受信機のより最近のバージョンでは、より少ないタップを有するが、各々が、可変遅延を有している。各タップに対する最適遅延は、遅延ロックループにより維持される。一般的な遅延ロックループが、Ｊ．Ｊ　Ｓｐｉｌｋｅｒ、Ｊｒ．による「バイナリ信号の遅延ロックトラッキング」１９６３年に刊行されたＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　ＳｐａｃｅＥｌｅｃｔｒｏｎｉｃｓ　ａｎｄ　Ｔｅｌｅｍｅｔｒｙ９（１９６３）の１から８ページに開示されている。直接拡散方式ＣＤＭＡ受信機に用いる遅延ロックループの実施において、送信信号は、パイロット符号を含んでおり、レイク受信機において、各信号パスの周波数ダウンコンバート信号は、パイロット符号の信号パス毎に生成されたバージョンに対して相関される。相関は、チップアーリー部分とチップレート部分とにも行われ、遅延ロックループは、より適する相関方向に調整される。この技術により、タイムトラッキングに対するアーリーレートゲートが実現する。最適遅延は、アーリー信号とレート信号の中間であるが、遅延ロックループの出力に乗算されると共に、他の信号パス（あるいは、レイクフィンガ）からの出力に結合され、所望信号の最適なデコードを行う。
【０００５】
レイク受信機の最近の実施は、デジタルであり、従って、受信機／ＡＤＣからの出力信号は、デジタルであり、レベル離散であるとともに時間離散である。３ＧＰＰの場合には、所定信号パスからほとんどのエネルギーを引き出すために、該パスにおける時間遅延は、チップの一部分、概してチップの１／４、に対して制御可能であるべきであり、そのためＡＤＣのサンプリング速度は少なくともチップ速度の４倍で、信号帯域幅は、およそチップ速度の半分であるべきことがわかった。隣接するチャネル信号が遅延ロックループの動作と干渉しないようにするために、受信機／ＡＤＣからの信号は、サンプリング速度に必要とされる量の４倍程度強くフィルタされなければならない。このような強いフィルタリングは、コンポーネント数や電流消費などの資源の無駄であるが、それは、より大きな積分時間定数が、アナログデジタル変換前のアナログフィルタリングに必要とされ、および／または、より多くの数のタップが、過剰サンプルされたＡＤＣのデジタルフィルタリングに必要とされるからである。
【０００６】
本発明の開示
本発明の目的は、隣接チャネル干渉影響を費用対効果の高い方法で減らすことである。
【０００７】
本発明によれば、レイク受信機は、無線信号受信ステージと、受信ステージに接続するアナログデジタル変換機（ＡＤＣ）であって、ＡＤＣ出力は、複数信号パスの各々の入力に接続しており、各々の信号パスは、信号処理手段を含むアナログデジタル交換機と、信号パスからの出力を結合する結合手段と、結合された出力からシンボルを回復する手段とを備え、前記受信機は、フィルタパイロット符号を発生する符号発生手段と、各信号パスにおいて該パスにおける信号を所望量だけ遅延させる可変遅延手段および遅延信号とフィルタパイロット符号を相関する手段とを備える信号処理手段をさらに備えるレイク受信機を提供する。
【０００８】
本発明は、＋１と−１値の配列から成るパイロット符号が、信号帯域幅の外側に発生する高周波を有するため、帯域外信号からの干渉のみが、発生するという事実に基づく。パイロット符合信号をフィルタリングすると、それは、±１値として開始するパイロット符合信号を補足することにより行われてもよいが、その信号は、マルチビット表現になり、チップ速度により適正化されるよりも高次のフィルタにおいて受信信号をフィルタリングするよりもはるかに容易である。
【０００９】
本発明の実施形態において、信号処理手段は、符号発生手段の出力と可変遅延装置に接続し、信号パスに対するアーリーレートタイミングエラー信号を引き出す信号引出手段を含んでおり、そのタイミングエラー信号は、可変遅延手段の可変時間遅延を調整すると共に各信号パスにおける受信信号の強度表示を引き出す手段と、可変遅延手段からの遅延信号にその強度表示の複素共役を乗算すると共にその結果を結合手段にかける手段とに、供給される。
【００１０】
本発明の更なる実施形態において、符号発生手段は、固定遅延手段を備え、信号引出手段は、第１、第２、第３相関器を備えており、第１、第２、第３相関器の各々は、第１と第２入力を有し、第１相関器の第１入力は、可変遅延手段の出力に接続しており、第１と第２差分遅延手段は、可変遅延手段の出力に接続する入力と第２と第３相関器の第１入力に各々接続する出力を有しており、第１差分遅延手段は、可変遅延手段の出力をチップ周期の半分だけ遅延させ、第２差分遅延手段は、可変遅延手段の出力をチップ周期だけ遅延させ、第１、第２、第３相関器の第２入力は、前記符号発生手段の出力に接続しており、差分回路は、第１と第３相関器の出力にそれぞれ接続する入力とアーリーレートタイミングエラー信号のための出力とを有しており、第２相関器は、信号パスにおける受信信号の強度表示に対する出力を有する。
【００１１】
発明の実施の形態
図１のレイク受信機は、直交周波数ダウンコンバートステージ１２に接続するアンテナ１０を備え、直交周波数ダウンコンバートステージ１２は、直交関連出力Ｉ、Ｑを供給する。これらの出力は、アナログデジタル変換器（ＡＤＣ）１４においてデジタル化される。デジタル化されたＩおよびＱ信号は、受信信号の動的範囲に対処するのに必要な高次デジタルフィルタ１６にかけられる。デジタルフィルタ１６の出力は、一般的にレイクフィンガＲＦ１、ＲＦ２、ＲＦＮとして知られる複数のＮ平行信号パスへ信号を分割する信号スプリッタ１８にかけられる。Ｎ信号パスの各々は、他と同じであり、説明を簡単にするために、信号パスＲＦ１を詳細に説明する。論理制御がレイクフィンガＲＦ１、ＲＦ２、ＲＦＮに対してかけられ、どの２つのフィンガも同じ信号パスをトラックしないようにすると共に、所定の信号パスが消失して他の信号パスが形成されると、論理制御は、フィンガを再割当する。
【００１２】
信号スプリッタ１８からの信号は、可変遅延素子２０にかけられる。可変遅延素子２０の遅延は、信号パスＲＦ１で処理される信号を最適化するように調整する。可変遅延素子２０は、３つの信号出力、すなわち、アーリー、オンタイム、レートを供給しており、それらは、３つの相関器ＣＲ１、ＣＲ２、ＣＲ３の第１入力２２，２４、２６にそれぞれ接続している。
【００１３】
符号発生手段３００は、固定遅延ステージ３２に接続するパイロット符号ソース３０を備え、その固定遅延ステージ３２は、出力３６を供給すると共に、相関器ＣＲ１、ＣＲ２、ＣＲ３の第２入力２３，２５、２７に接続している。
【００１４】
３つの相関器ＣＲ１、ＣＲ２、ＣＲ３の各々は、第１及び第２入力における信号を乗算するための乗算器４０と、乗算器４０からの信号の振幅ａと位相φを決定するためのステージ４２とを備える。相関器ＣＲ１とＣＲ３からのアーリーおよびレート出力は、レイクフィンガＲＦ１に対するアーリーレートタイミングエラーを決定する差分ステージ４４にかけられ、そして、可変遅延素子２０の遅延を更新すべきかを決定し、更新すべき場合には、ライン４７に信号を送信するステージ４６にかけられる。タイミングエラーは、一般的に、閾値と比較され、閾値を超えている場合は、遅延は調整されるが、そうではない場合は、そのままとなる。可変遅延素子２０とライン４７へのフィードバック信号の発生との組み合わせにより、遅延ロックループが構成されている。
【００１５】
相関器ＣＲ２のオンタイム出力は、遅延素子２０からの信号をも受信する乗算器４８にかけられる。この信号は、遅延ステージ５０において相関器ＣＲ２における信号処理を補う分だけ遅延される。乗算器４８において、遅延ステージ５０からの信号に相関器ＣＲ２より得た相関の複素共役を乗算して、信号の最良バージョンを供給する。この最良信号は、他のレイクフィンガＲＦ２、ＲＦＮからの最良信号と和ステージ５２において最大限に結合され、その和信号は、逆拡散ステージ５４にかけられる。得られた信号は、シンボルを回復する積分およびダンプステージ５６にかけられる。
【００１６】
図１の回路を３ＧＰＰ電話に使用する場合、所定パスからほとんどのエネルギーを取り出すためには、フィンガ遅延は、チップの一部分に対して、概してチップの１／４に対して制御可能であるべきであり、そのためＡＤＣ１４のサンプリング速度は、少なくともチップ速度の４倍で、チップ毎に４サンプルを提供しなければならない。信号帯域幅は、チップ速度の半分程度である。隣接するチャネルがレイクフィンガＲＦ１、ＲＦ２、ＲＦＮの動作と干渉しないように、ＡＤＣ１４からの信号を、そのサンプリング速度に必要な量よりも４倍強くフィルタ１６においてフィルタしなければならない。高次フィルタを使用することは、資源の無駄である。このようなフィルタでは、ＡＤＣ１４においてアナログからデジタルに変換する前のアナログフィルタリングのためにより大きな積分時間定数を必要とし、及び／または、過剰サンプルされたＡＤＣのデジタルフィルタリングのためにより多くのタップを必要とする。集積回路の比較的大きなエリアを必要とするこのようなフィルタリングとは別に、電話の通話／待機時間に悪影響を及ぼす比較的大きな電力消費をする。
【００１７】
図２は、本発明により製造されたレイク受信機の実施形態を示す。図１に比較して、図示のレイク受信機は、パイロット符合を固定遅延ステージ３２にかける前にパイロット符号をパイロット符号ソース３０から補足するためのデジタルフィルタ６０を含む。オプションとして、フィルタ６２が、ＡＤＣ１４の出力に存在する高周波を取り除くために、和ステージ５２の出力と逆拡散ステージ５４の入力との間に接続されていてもよい。あるいは、フィルタリングは、逆拡散ステージ５４において暗黙であってもよい。拡散する符号の高周波エネルギーは、より小さいため、逆拡散信号のフィルタリングは、厳密すぎなくてもよい。高次デジタルフィルタ１６（図１）を省略するが、何等かのアナログフィルタリングを受信機１２およびＡＤＣ１４において実施してもよい。可変遅延素子２０からの出力は、相関器ＣＲ１，ＣＲ２、ＣＲ３の第１入力２２，２４、２６に供給される。固定遅延ステージ３２は、アーリー、オンタイム、レート出力３４，３６，３８を有しており、それらは、各々の相関器ＣＲ１、ＣＲ２、ＣＲ３の第２入力に供給される。簡略のために、図２は、図１と同様のため詳細には説明していない。
【００１８】
処理において、ＡＤＣ１４は、チップ速度の４倍の速度でＩおよびＱ信号を過剰サンプルし、相関器ＣＲ１、ＣＲ２、ＣＲ３も、チップ速度の４倍の速度で処理をして、エイリアシングを避けている。可変遅延素子２０からの出力は、チップ速度であり、相関器ＣＲ２からの出力は、オンタイムパイロットの値である振幅ａと位相φを与える。特に、相関器ＣＲ２のステージ４２は、かけられた信号を積分およびダンプすると共に、オプションとして、出力を補足し、チップ速度より低くシンボル速度よりも遅い可能性のある速度で信号を供給する。
【００１９】
図２は、パイロット符号ソース３０により発生されたパイロット符号であって、＋１と−１値の配列である符号が、信号帯域幅の外側に発生する高周波を有するため、帯域外信号からの干渉のみが、発生するという事実に基づく。デジタルフィルタ手段６０においてパイロット符号をデジタルに補足しているため、パイロット符号は、マルチビット表現であり、帯域外高周波は、取り除かれる。パイロット符号が、±１値の配列として開始するため、補足は、フィルタ１６（図１）のような高次フィルタにおいて受信信号をフィルタリングするよりもはるかに容易でより少ない資源を使用する。受信信号になされるフィルタリング度合いとパイロット符号の補足度合いとの間には、相互矛盾が存在する。この相互矛盾において考慮すべき因子として、パイロット符号の補足度合いが増えると逆に信号パスにおけるフィルタが複雑になることがあり、その結果多くのビットが必要となり、相関器ＣＲ１、ＣＲ２、ＣＲ３における乗算が複雑になる。手引きとしては、信号パスのフィルタリング度合いを調整してエイリアシングを防ぐようにし、フィルタリング要件のバランスをパイロット符号の補足により達成するとよい。
【００２０】
デジタルフィルタ６０からの補足パイロット符号は、もはや±１ではないため、相関器ＣＲ１、ＣＲ２、ＣＲ３内の乗算は、加算や減算ではなく、サンプル速度での真数乗算となる。補足パイロット値の数が、小さいため、信号処理を減らすために簡略化をすることができる。
【００２１】
相関器ＣＲ１、ＣＲ２、ＣＲ３のステージ４２は、信号の暗黙フィルタリングを提供する積分およびダンプステージを備える。
【００２２】
図３は、図２に示すレイクフィンガＲＦ１の変形例を示す。変形例は、可変遅延素子２０にかけるアーリーレート信号を決定する方法に関する。固定遅延ステージ３２のアーリーおよびレート出力３４、３８は、差分ステージ７０の入力７２、７４にそれぞれかけられる。ステージ７０の出力７６と可変遅延素子２０からの遅延受信信号は、乗算器４０および位相φと振幅ａを決定するステージ４２を備える相関器ＣＲ４にかけられる。ステージ４２の出力は、ステージ４６に接続する。
【００２３】
図４は、図２に示すレイクフィンガＲＦ１の他の変形例を示す。本実施形態において、固定遅延ステージ３２のアーリーおよびレート出力３４，３８は、その各々の相関器ＣＲ１、ＣＲ３にかけられて、その出力差が、差分手段４４により発生されると共にステージ４６において、遅延素子２０に対する遅延調整信号を発生するために用いられる。オンタイム相関は、和ステージ８０においてアーリーおよびレート相関の和をとることにより得られるが、その出力は、オンタイム相関の複素共役を形成する。乗算器４８において遅延受信信号に複素共役を乗算する。
【００２４】
図５は、図２に示すレイクフィンガＲＦ１の更なる変形例を示す。本実施形態において、固定遅延ステージ３２からのシングル出力３６は、相関器ＣＲ１、ＣＲ２、ＣＲ３の乗算器４０の入力２３，２５、２７にそれぞれかけられる。可変遅延素子２０の出力は、時間遅延ステージ８２および８４にかけられ、それらの出力は、相関器ＣＲ２とＣＲ３の乗算器４０の入力２４と２６にそれぞれ接続している。遅延ステージ８２は、遅延素子２０の出力を２サンプル（または、チップ周期の半分）だけ遅延させ、遅延ステージ８４は、遅延素子２０の出力を４サンプル（または、１チップ周期）だけ遅延させる。通常は、遅延素子２０の出力は、相関ＣＲ１における乗算器４０の入力２２に直接接続しており、そのため、信号遅延は存在しない。あるいは、破線で示す遅延ステージ８０は、必要であれば、提供されるが、遅延ステージ８２、８４により発生した相対時間遅延周期は、維持される。処理において、相関器ＣＲ１は、アーリー表示を供給し、相関器ＣＲ２は、オンタイム表示を供給し、そして、相関器ＣＲ３は、レート表示を供給する。以降の信号処理は、図２について説明したものと同じである。
【００２５】
産業的応用
無線受信装置
【図面の簡単な説明】
ここで、例を用いて以下の図面を参照に本発明を説明する。
【図１】
図１は、デジタル化受信信号の高次フィルタリングを有するレイク受信機の概略構成図である。
【図２】
図２は、本発明により製造したレイク受信機の第１の実施形態を示す概略構成図である。
【図３】
図３は、図２に示す受信機における使用に好適な信号パス（あるいは、レイクフィンガ）の実施形態を示す概略構成図である。
【図４】
図４は、図２に示す受信機における使用に好適な信号パス（あるいは、レイクフィンガ）の他の実施形態を示す概略構成図である。
【図５】
図５は、図２の変形例である信号パス（あるいは、レイクフィンガ）の更なる実施形態を示す概略構成図である。
図面において、同じ参照番号を、対応部分を示すために用いる。

Claims

レイク受信機であって、
無線信号受信ステージと、
前記受信ステージに接続するアナログデジタル変換機（ＡＤＣ）であって、ＡＤＣ出力は、複数信号パスの各々の入力に接続しており、各々の信号パスは、信号処理手段を含むアナログデジタル交換機と、
信号パスからの出力を結合する結合手段と、
結合された出力からシンボルを回復する手段と、
を備え、
前記受信機は、
フィルタパイロット符号を発生する符号発生手段と、
各信号パスにおいて該パスにおける信号を所望量だけ遅延させる可変遅延手段と、遅延信号とフィルタパイロット符号を相関させる手段とを備える信号処理手段と、
をさらに備えることを特徴とするレイク受信機。
請求項１に記載のレイク受信機において、
前記信号処理手段は、前記符号発生手段の出力と前記可変遅延装置に接続し、信号パスに対するアーリーレートタイミングエラー信号を引き出す信号引出手段を含んでおり、
そのタイミングエラー信号は、前記可変遅延手段の可変時間遅延を調整すると共に各信号パスにおける受信信号の強度表示を引き出す手段と、前記可変遅延手段からの遅延信号にその強度表示の複素共役を乗算すると共にその結果を前記結合手段にかける手段とに、供給されることを特徴とするレイク受信機。
請求項２に記載にレイク受信機において、
前記符号発生手段は、フィルタパイロット符号のアーリー、オンタイム、レート出力を備え、
前記信号引出手段は、第１、第２、第３相関器を備え、
第１、第２、第３相関器の各々は、第１と第２入力を有しており、第１入力は、前記可変遅延手段の出力に接続しており、第２入力は、前記符号発生手段のアーリー、オンタイム、レート出力に各々接続しており、差分回路は、第１、第３相関器の出力とアーリーレートタイミングエラー信号のための出力に各々接続する入力を有しており、第２相関器は、信号パスにおける受信信号の強度表示に対する出力を有することを特徴とするレイク受信機。
請求項２に記載のレイク受信機において、
前記符号発生手段は、フィルタパイロット符号のアーリー、オンタイム、レート出力を備え、
前記信号引出手段は、前記符号発生手段のアーリー、レート出力にそれぞれ接続する入力を有する差分手段と第１と第２相関器とを備え、
第１と第２相関器の各々は、第１と第２入力を有し、第１入力は、前記可変遅延手段の出力に接続しており、第２入力は、前記符号発生手段のオンタイム出力と前記差分手段の出力にそれぞれ接続しており、第１相関器は、信号パスにおける受信信号の強度表示に対する出力を有しており、第２相関器は、アーリーレートタイミングエラー信号のための出力を有することを特徴とするレイク受信機。
請求項２に記載のレイク受信機において、
前記符号発生手段は、フィルタパイロット符号のアーリーおよびレート出力を備えており、
前記信号引出手段は、第１と第２相関器を備えており、
第１と第２相関器の各々は、第１と第２入力を有し、第１入力は、前記可変遅延手段の出力に接続しており、第２入力は、前記符号発生手段のアーリーおよびレート出力に各々接続しており、差分手段は、第１と第２相関器の出力に各々接続する入力とアーリーレートタイミングエラー信号のための出力とを有しており、前記結合手段は、第１と第２相関器の出力に各々接続する入力と信号パスにおける受信信号の強度表示に対する出力とを有することを特徴とするレイク受信機。
請求項２に記載のレイク受信機において、
前記符号発生手段は、固定遅延手段を備え、
前記信号引出手段は、第１、第２、第３相関器を備え、
第１、第２、第３相関器の各々は、第１と第２入力を有し、第１相関器の第１入力は、前記可変遅延手段の出力に接続しており、第１と第２差分遅延手段は、前記可変遅延手段の出力に接続する入力と第２と第３相関器の第１入力に各々接続する出力とを有しており、第１差分遅延手段は、前記可変遅延手段の出力をチップ周期の半分だけ遅延させ、第２差分遅延手段は、前記可変遅延手段の出力をチップ周期だけ遅延させ、第１、第２、第３相関器の第２入力は、前記符号発生手段の出力に接続しており、差分回路は、第１と第３相関器の出力にそれぞれ接続する入力とアーリーレートタイミングエラー信号のための出力とを有しており、第２相関器は、信号パスにおける受信信号の強度表示に対する出力を有することを特徴とするレイク受信機。
請求項３または６に記載のレイク受信機において、
第１、第２、第３相関器の各々は、積分およびダンプステージを含むことを特徴とするレイク受信機。
請求項４または５に記載のレイク受信機において、
第１と第２相関器の各々は、積分およびダンプステージを含むことを特徴とするレイク受信機。
請求項１から８のいずれかに記載のレイク受信機において、
結合手段からの信号パスにおけるフィルタリング手段を特徴とするレイク受信機。