KR20020067700A - 레이크 수신기 - Google Patents

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KR20020067700A
KR20020067700A KR1020027009329A KR20027009329A KR20020067700A KR 20020067700 A KR20020067700 A KR 20020067700A KR 1020027009329 A KR1020027009329 A KR 1020027009329A KR 20027009329 A KR20027009329 A KR 20027009329A KR 20020067700 A KR20020067700 A KR 20020067700A
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알리데니쉬
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은, 각각의 레이크 수신기(RF1,RF2,RFN)내의 수신 신호를 상관시키는데 이용되는 파일럿 신호가 상관이전에 보간되는 예를 들어, 다이렉트 시퀀스 CDMA 신호를 수신하는 레이크 수신기를 개시한다.

Description

레이크 수신기{A RAKE RECEIVER}
레이크 수신기는 문헌,「R. Price and P.E. GREEN, "A Communication Technique for Multipath Channel" 1958 Proceedings of the IRE pp 555 to 570」에 공지되어 있다. 간단히 말해 레이크 수신기 구조는 복수의 다른 시간 간격에서 안테나에 같은 신호가 반복적으로 수신되는 다중경로 전파 조건하에서 심볼간 간섭[inter-symbol interference(ISI)]의 영향에 대해 효과적인 면역을 제공한다. 위의 수신된 신호는 수신후 주파수 다운 변환되며(frequency down-converted), 이 다운 변환된 신호가, 각기 다른 시간 지연을 갖는 레이크 핑거(Rake fingers)라 하는 다수의 신호 경로에 인가된다. 각각의 신호 경로는 수신된 신호의 버전(version)을 발생시키는 상관기(correlator)를 포함한다. 상기 버전은 심볼 주기를 통해 결합, 통합된다.
레이크 수신기의 이른 버전에 있어서, 복수의 탭을 갖는 딜레이 라인(delay line)에 의해 지연이 제공되는데, 연속의 탭은 사실상 같은 지연 시간으로 분리된다. 소수의 신호 경로만이 수신된 심볼에 에너지를 제공하며, 이들 경로의 상대적 지연은 시간에 따라 매우 느리게 변화한다.
개시된 레이크 수신기의 보다 최근의 버전은 소수의 탭을 갖지만, 그 각각은 가변 지연을 갖는다. 각 탭에 대한 최적 지연은 지연 고정 루프(delay-locked loop)에 의해 유지된다. 통상의 지연 고정 루프는 기사「J.J Spilker, Jr, "Delay-Lock Tracking of Binary Signals" 1963 IEEE Transaction on Space Electronics and Telemetry, 9(1983) pages 1 to 8」에 개시되어 있다. 다이렉트 시퀀스 CDMA 수신기에 사용을 위한 지연 고정 루프의 실시에 있어서, 상기 전송 신호는 파일럿 코드를 포함하며, 레이크 수신기에 있어서 각각의 신호 경로에서 주파수 다운 변환된 신호는 파일럿 코드의 지역적으로 생성된 버전과 상관된다. 위 상관은 칩의 분수(fraction)로 이른 및 늦은에 행해지며, 지연 고정 루프의 지연은 보다 바람직한 상관 방향으로 조정된다. 이러한 기술에 의해 시간 트래킹을 위한 이른-늦은 게이트(early-late gate)가 제공된다. 최적 지연은 이른 신호와 늦은 신호 사이의 중도에서 지연된 고정 루프의 출력과 곱해지며, 원하는 신호의 최적의 디코딩을 위해 다른 신호 경로(또는 레이크 핑거)로부터의 출력과 결합된다.
레이크 수신기의 최근의 실시는 디지털로 되며, 따라서 상기 수신기/ADC로부터의 출력 신호는 레벨 분산(level-discrete)과 시간 분산(time-discrete) 두 가지의 디지털로 된다. 3GPP의 경우에는 소정의 신호 경로부터 대부분의 에너지를 추출하기 위해 상기 경로의 시간 지연은 칩의 분수 즉, 칩의 1/4로 제어할 수 있어서 ADC의 샘플링 레이트(sampling rate)가 칩 레이트(chip rate)의 적어도 4배로 되어야 하며, 신호 대역폭은 대략 칩 레이트의 절반이 되는 것으로 알려졌다. 인접 채널 신호가 지연 고정 루프 동작과 간섭하는 것을 방지하기 위해, 수신기/ADC로부터의 신호는 그 샘플링 레이트가 필요로 하는 것 보다 거의 4배 이상 강하게 필터되어야 한다. 이러한 강한 필터링은 아날로그 디지털 변환이전에 아날로그 필터링을 위해 큰 집적 시상수가 필요시 되며/또는 오버샘플링된 ADC의 디지털 필터링을 위해 많은 수의 탭이 필요하므로 부품 점수 및 전류 소비 등의 자원의 소모가 많게 된다.
본 발명은 특히, IS 95 및 제 3 세대(3GPP) 전화에 이용에 적합한 다이렉트 시퀀스 CDMA (코드 분할 다중 접속) 수신기로서 응용을 갖는 레이크 수신기(Rake receiver)에 관한 것으로, 이에만 한정되지 않는다.
도 1은 디지털화된 수신 신호의 고 등급 필터링을 갖는 레이크 수신기의 개략 블록도,
도 2는 본 발명에 따라 제조된 레이크 수신기의 일 실시예의 개략 블록도,
도 3은 도 2에 도시된 수신기에 사용에 적합한 신호 경로(또는 레이크 핑거)의 일 실시예의 개략 블록도,
도 4는 도 2에 도시된 수신기에 사용에 적합한 신호 경로(또는 레이크 핑거)의 다른 실시예의 개략 블록도,
도 5는 도 2에 도시한 것의 변형예의 신호 경로(또는 레이크 수신기)의 다른 실시예의 개략 블록도.
본 발명의 목적은 비용 측면에서 효과적인 방식으로 인접한 채널 간섭의 영향을 저감시키는데 있다.
본 발명에 따르면, 무선 신호 수신단, 상기 수신단에 결합된 아날로그-디지털 변환기(ADC)를 포함하는데, 상기 ADC 출력은 복수의 신호 경로 각각의 입력에 결합되며, 상기 신호 경로 각각은 신호 처리 수단, 상기 신호 경로로부터의 출력을 결합하는 수단 및 상기 결합된 출력으로부터 심볼을 복구하는 수단을 포함하는 레이크 수신기가 제공되는데, 상기 수신기는 필터링된 파일럿 코드를 생성하는 코드 생성 수단을 추가로 포함하며, 상기 각각의 신호 경로내의 신호 처리 수단은 상기 경로내의 신호를 소정량만큼 지연시키는 수단 및 상기 지연 신호를 상기 필터링된파일럿 코드와 상관시키는 수단을 포함한다.
본 발명은 +1과 -1값의 시퀀스를 갖는 파일럿 코드가 신호 대역폭 외측에서 발생하는 고조파를 갖기 때문에, 대역외(out-of-band) 신호로부터의 간섭만이 발생하는 인식에 기반한다. 파일럿 코드 신호의 필터링은 ±1 값으로 시작하는 파일럿 코드 신호를 보간함으로써 실시되며, 이 필터링에 의해 파일럿 코드 신호가 다중비트(multibit) 표시되며, 상기 필터링은 칩 레이트로 조정된 것 보다 높은 등급의 필터에서 수신된 신호의 필터링 보다 훨씬 쉽게된다.
본 발명의 일 실시예에 있어서, 상기 신호 처리 수단은 상기 코드 발생 수단의 출력에 그리고 상기 가변 지연 수단에 결합되어 상기 신호 경로에 대한 이른-늦은(early-late) 타이밍 에러 신호를 도출하는 신호 도출 수단 -상기 타이밍 에러는 상기 가변 지연 수단의 가변 시간 지연을 조정하고 각각의 신호 경로에서 수신된 신호의 세기 표시를 도출하는 수단에 공급됨-과, 상기 가변 지연 수단으로부터의 지연 신호와 상기 수신 신호 세기 표시의 공액 복소수(complex conjugate)를 곱하여 그 결과를 상기 결합수단에 인가하는 수단을 포함한다.
본 발명의 다른 실시예에 있어서, 상기 코드 발생 수단은 고정 지연 수단을 포함하며, 상기 신호 도출 수단은 제 1, 제 2 및 제 3 상관기 -상기 제 1, 제 2 및 제 3 상관기 각각은 제 1 및 제 2 입력을 가지며, 상기 제 1 상관기의 제 1 입력은 상기 가변 지연 수단의 출력에 결합됨-와, 상기 가변 지연 수단의 출력에 결합된 입력과 상기 제 1, 제 2 및 제 3 상관기에 각각 결합된 출력을 갖는 제 1 및 제 2 차동 지연 수단 -상기 제 1 차동 지연 수단은 상기 가변 지연 수단의 출력을 칩 주기의 절반만큼 지연시키며, 상기 제 2 차동 지연 수단은 상기 가변 지연 수단의 출력을 칩 주기만큼 지연시키며, 상기 제 1, 제 2 및 제 3 상관기의 제 2 입력은 상기 코드 발생 수단의 출력에 결합됨-과, 상기 제 1 및 제 3 상관기의 출력에 각각 접속된 입력 및 상기 이른-늦은(early-late) 타이밍 에러 신호용 출력을 갖는 미분 회로(differencing circuit)를 포함하며, 상기 제 2 상관기는 신호 경로내의 수신 신호의 세기의 표시를 위한 출력을 갖는다.
본 발명을 첨부 도면을 참조로 하여 일 실시예에 의해 기술한다.
도면에 있어서, 같은 도면 부호는 대응의 특징부를 나타내는데 이용되고 있다.
도 1에 도시한 레이크 수신기는 직교 상관 출력 I, Q를 제공하는 직교 주파수 다운 변환 단(12)에 결합된 안테나(10)를 포함한다. 상기 출력은 아날로그-디지털 변환기(ADC;14)에서 디지털로 변환된다. 상기 디지털화된 I 및 Q는 수신 신호의 동적 범위를 커버하는데 필요한 고 등급 디지털 필터(16)에 인가된다. 디지털 필터(16)의 출력은 상기 신호를 일반적으로 레이크 핑거(RF1,RF2,RFN)로 알려진 복수의 N 병렬 경로로 분리하는 신호 분리기(18)에 인가된다. N 신호 경로 각각은 다른 것과 같으며, 설명의 편의를 위해 신호 경로(RF1)를 상세히 설명한다. 레이크 핑거(RF1,RF2,RFN)에 논리 제어가 인가되어 두 개의 핑거가 같은 신호 경로를 추적하지 않게 되며, 소정의 신호 경로가 사라지게 되면 상기 논리 제어는 핑거를 재 할당하며, 다른 한 핑거가 형성된다.
신호 분리기(18)로부터의 신호는 가변 지연 소자(20)에 인가되며, 이 가변 지연 소자(20)의 지연은 신호 경로(RF1)에서 처리된 신호를 최적화 하도록 조정된다. 가변 지연 소자(20)는 3개의 신호 출력 즉, 이른(early), 정시(on-time) 및 늦은(late) 출력을 제공하는데, 이는 3개의 상관기(CR1,CR2 및 CR3)의 제 1 입력(22,24,26)에 각각 접속된다.
코드 발생 수단(300)은 출력(36)을 제공하는 고정 지연 단(32)에 접속된 파일럿 코드 소스(30)를 포함하며, 상기 출력은 상관기(CR1,CR2 및 CR3)의 제 2입력(23,25,27)에 접속된다.
3개의 상관기(CR1,CR2 및 CR3) 각각은 각각의 제 1 및 제 2 입력상의 신호를 승산하는 승산기(40) 및 상기 승산기(40)로부터의 신호의 진폭 a 및 위상 φ을 결정하는 결정 단(42)을 포함한다. 상관기(CR1, CR3)로부터의 이른 및 늦은 출력은 미분 단(44)에 인가되며, 이로부터 레이크 핑거(RF1)에 대한 이른-늦은 타이밍 에러가 결정되어 상기 가변 지연 소자(20)의 지연이 갱신되어야 하는지를 판단하는 판단 단(46)에 인가되며, 갱신되어야 한다면 상기 판단 단(46)은 라인(47)상에 신호를 전송한다. 상기 타이밍 에러는 통상 임계치와 비교되어 임계치를 초과하는 경우, 지연이 조정되며, 그렇지 않은 경우 지연은 그대로 유지된다. 가변 지연 소자(20)와 라인(47)상의 궤환 신호의 발생의 조합으로 지연 고정 루프를 형성한다.
상관기(CR2)의 정시(on-time) 출력은 승산기(48)에 인가되며, 이 승산기는 또한 지연 소자(20)로부터의 신호를 수신한다. 이 신호는 상관기(CR2)내의 신호 처리를 보상하기 위한 양만큼 지연 단(50)에서 지연된다. 승산기(48)에 있어서, 지연 단(50)으로부터의 신호는 상관기(CR2)로부터 얻어진 상관의 공액 복소수와 곱해져서 상기 신호의 최적의 버전을 제공한다. 상기 최적 신호는 가산 단(52)에서 다른 레이크 수신기(RF2, RFN)로부터의 최적 신호와 가장 효과적으로 결합되어 가산 신호가 디스프레드 단(despread stage;54)에 인가된다. 얻어진 신호는 심볼이 복구되는 집적 및 덤프(integrate and dump)단에 인가된다.
3GPP 전화용 도 1의 회로를 이용하는 경우에, 소정 경로로부터 대부분의 에너지를 추출하기 위해 핑거 지연이 칩의 분수, 통상 칩의 1/4로 제어될 수 있어야 하므로, ADC(14)의 샘플링 레이트는 적어도 칩 레이트의 4배로 되어 칩당 4 샘플을 제공한다. 신호 대역폭은 거의 칩 레이트의 절반이다. 인접 채널이 레이크 수신기(RF1,RF2,RFN)의 동작과 간섭하는 것을 방지하기 위해, ADC(14)로부터의 신호는 그 샘플링 레이트가 필요로 하는 것 보다 필터(16)에서 4배 이상 강하게 필터링되어야 한다. 고 등급 필터의 사용은 자원 낭비적이다. 그러한 필터는 ADC(16)에서의 아날로그-디지털 변환이전에 아날로그 필터링을 위해 큰 집적 시상수 및/또는 오버샘플된 ADC의 필터링을 위해 다수의 탭을 필요로 한다. 비교적 대 면적의 집적 회로를 필요로 하는 그러한 필터링과는 별개로, 상기 필터는 전화의 대화 시간/대기 시간의 악영향을 미치는 비교적 대 전력을 소모한다.
도 2는 본 발명에 따라 제조된 레이크 수신기의 실시예를 도시한다. 도 1과 비교하면, 도시한 레이크 수신기는 파일럿 코드 소스(30)로부터의 파일럿 코드가 고정 지연 단(32)에 인가되기 전에 이 파일럿 코드를 보간하는 디지털 필터(60)를 포함한다. 선택적으로 필터(62)는 ADC(14)의 출력에 존재하는 고조파를 제거하기 위해 디스프레드 단(54)의 입력과 가산 단(52)의 출력사이에 접속된다. 또한 디스프레드 단(54)에서의 필터링은 필연적이다. 디스프레드 신호의 필터링은 크게 정밀하지 않은데 이는 스프레딩 코드가 작은 고조파 에너지를 갖기 때문이다. 수신기(12) 및 ADC(14)에서 약간의 아날로그 필터링이 실행되지만 고 등급 필터(16)(도 1)는 생략된다. 가변 지연 소자(20)의 출력은 상관기(CR1,CR2 및 CR3)의 제 1 입력(22,24,26)에 공급된다. 고정 지연 단(32)은 이른, 정시 및 늦은출력(34,36,38)을 가지며, 이들 출력은 각각의 상관기(CR1,CR2 및 CR3)의 제 2 입력에 공급된다. 간략화를 위해, 도 2에 대해서는 도 1과 유사하므로 상세히 설명하지 않는다.
동작에 있어서, ADC(14)는 칩 레이트의 4배로 I 및 Q신호를 오버샘플링하며, 상관기(CR1,CR2 및 CR3)는 또한 알리어싱(aliasing)을 방지하도록 칩 레이트의 4배에서 동작한다. 가변 지연 소자(20)의 출력은 상기 칩 레이트에 있으며, 상관기(CR2)의 출력은 정시 파일럿 진폭 a, 위상 φ값을 제공한다. 특히, 상관기(CR2)의 결정 단(42)은 인가된 신호를 집적 및 덤프해서 출력을 선택적으로 보간하여, 칩 레이트 보다 낮으며, 심볼 레이트 보다 늦게 되는 신호를 제공한다.
도 2는 파일럿 코드 소스(30)에서 생성된, +1과 -1의 시퀀스 값을 갖는 파일럿 코드가 신호 대역폭 외에서 발생하는 고조파를 가지므로 대역외 신호로부터의 간섭만이 발생한다는 인식에 기반하고 있다. 디지털 필터 수단(60)에서 상기 파일럿 코드를 디지털적으로 보간함으로써, 파일럿 코드가 다중비트 표시로 되며, 대역외 고조파가 제거된다. 상기 파일럿 코드는 ±1 값의 시퀀스로서 시작하므로, 보간을 훨씬 용이하게 하며, 필터(16)(도 1)와 같은 고 등급 필터에서 수신된 신호를 필터링하는 것 보다 자원을 적게 사용한다. 수신된 신호에 대해 행해지는 필터링 정도와 파일럿 코드의 필터링 정도 사이에는 트레이드오프(trade-off)가 있다. 이러한 트레이드오프에서 고려해야할 요인에는 상관기(CR1,CR2,CR3)에서 복잡한 승산을 초래하는 다수의 비트를 발생시키는 파일럿 코드의 보간의 증가 정도와 반대되는, 신호 경로에서의 필터의 복잡성이 있다. 가이드로서, 신호 경로의 필터링의 정도는 알리어싱을 방지하도록 조정되며, 파일럿 코드를 보간함으로써 필터링 요건의 균형이 이루어진다.
디지털 필터(60)로부터의 보간 파일럿 코드는 더 이상 ±1이 아니므로, 상관기(CR1,CR2,CR3) 내에서의 승산은 가산 또는 감산이라기 보다 샘플링 레이트에서의 참 승산(true multiplication)이다. 보간된 파일럿 값의 수는 작으므로 신호 처리를 줄이는 것은 간단하다.
상관기(CR1,CR2,CR3)의 결정 단(42)은 필연적인 신호의 필터링을 제공하는 집적 및 덤프 단으로 된다.
도 3은 도 2에 도시한 것에 대한 레이크 핑거(RF1)의 변형예이다. 이러한 변형예는 가변 지연 소자(20)에 인가되는 이른-늦은 신호를 판단하는 방법에 관한다. 고정 지연 단(32)의 이른 및 늦은 출력(34,38)은 각각 미분 단(70)의 입력(72,74)에 인가된다. 미분 단(70)의 출력(76)과 가변 지연 소자(20)에서 수신된 지연 신호는 승산기(40)와 위상 φ, 진폭 a 결정 단(42)을 포함하는 상관기(CR4)에 인가된다. 결정 단(42)의 출력은 판단 단(46)에 접속된다.
도 4는 도 2에 도시한 레이크 핑거(RF1)의 다른 변형예이다. 이 실시예에 있어서, 고정 지연 단(32)의 이른 및 늦은 출력(34,38)은 그 각각의 상관기(CR1,CR3)에 인가되며, 이 상관기 출력의 차이가 미분 단(44)에서 발생되고 판단 단(46)에서 이용되어 지연 소자(20)에 대한 지연 조정 신호를 생성한다. 가산 단(80)에서 이른 및 늦은 상관을 가산함으로써 정시 상관이 유도되는데, 상기 가산 단(80)의 출력은 정시 상관의 공액 복소수를 형성한다. 지연된 수신 신호는 승산기(48)내의 공액 복소수와 승산된다.
도 5는 도 2에 도시한 레이크 핑거(RF1)의 또 다른 변형예이다. 이 실시예에 있어서, 고정 지연 단(32)으로부터의 신호 출력(36)은 상관기(CR1,CR2,CR3) 각각의 승산기(40)의 입력(23,25,27)에 인가된다. 가변 지연 소자(20)의 출력은 시간 지연 단(82 및 84)에 인가되는데, 이 지연 단의 출력은 상관기(CR2 및 CR3)의 승산기(40)의 입력(24 및 26)에 각각 접속된다. 지연 단(82)은 2 샘플(또는 칩 기간의 절반)만큼 지연 소자(20)의 출력을 지연시키며, 지연 단(84)은 4 샘플(또는 기간)만큼 지연 소자(20)의 출력을 지연시킨다. 정상적으로, 지연 소자(20)의 출력은 상관기(CR1)내의 승산기(40)의 입력(22)에 직접적으로 접속되어 신호 지연은 없다. 또한 파선으로 도시된 지연 단(80)은 필요한 경우 설치될 수 있지만, 지연 단(82,84)에 의해 도입된 시간 지연 기간은 유지된다. 동작에 있어서, 상관기(CR1)는 이른 표시를 제공하며, 상관기(CR2)는 정시 표시를 제공하며, 상관기(CR3)는 늦은 표시를 제공한다. 그 이후의 신호처리는 도 2를 참조하여 설명한 것과 같다.
본 발명의 레이크 수신기는 무선 수신 장치에 적용할 수 있다.

Claims (9)

  1. 무선 신호 수신단과, 상기 수신단에 결합된 아날로그-디지털 변환기(ADC)를 포함하는 레이크 수신기로서,
    상기 ADC 출력은 복수의 신호 경로 각각의 입력에 결합되며, 상기 신호 경로 각각은 신호 처리 수단, 상기 신호 경로로부터의 출력을 결합하는 수단 및 상기 결합된 출력으로부터 심볼을 복구하는 수단을 포함하며, 레이크 수신기는 또한 필터링된 파일럿 코드를 생성하는 코드 생성 수단을 더 포함하며, 상기 각각의 신호 경로내의 신호 처리 수단은 상기 경로내의 신호를 소정량 만큼 지연시키는 수단 및 상기 지연 신호를 상기 필터링된 파일럿 코드와 상관시키는 수단을 포함하는 레이크 수신기.
  2. 제 1 항에 있어서,
    상기 신호 처리 수단은 상기 코드 발생 수단의 출력에 그리고 상기 가변 지연 수단에 결합되어 상기 신호 경로에 대한 이른-늦은(early-late) 타이밍 에러 신호를 도출하는 신호 도출 수단 -상기 타이밍 에러는 상기 가변 지연 수단의 가변 시간 지연을 조정하고 각각의 신호 경로에서 수신된 신호의 세기 표시를 도출하는 수단에 공급됨-과,
    상기 가변 지연 수단으로부터의 지연 신호와 상기 수신 신호 세기 표시의 공액 복소수(complex conjugate)를 곱하여 그 결과를 상기 결합수단에 인가하는 수단
    을 포함하는 것을 특징으로 하는 레이크 수신기.
  3. 제 2 항에 있어서,
    상기 코드 발생 수단은 필터링된 파일럿 코드의 이른, 정시 및 늦은 출력을 가지며, 상기 신호 도출 수단은 제 1, 제 2 및 제 3 상관기 -상기 제 1, 제 2 및 제 3 상관기 각각은 제 1 및 제 2 입력을 가지며, 상기 제 1 입력은 상기 가변 지연 수단의 출력에 결합되고 상기 제 2 입력은 상기 코드 발생 수단의 이른, 정시 및 늦은 출력에 결합됨-와,
    상기 제 1 및 제 3 상관기의 출력에 각각 결합된 입력과 상기 이른-늦은 타이밍 에러 신호에 대한 출력을 갖는 미분 회로를 포함하며,
    상기 제 2 상관기는 상기 신호 경로내에서 수신된 신호의 세기 표시를 위한 출력을 갖는 레이크 수신기.
  4. 제 2 항에 있어서,
    상기 코드 발생 수단은 필터링된 파일럿 코드의 이른, 정시 및 늦은 출력을 가지며; 상기 신호 도출 수단은 상기 코드 발생 수단, 제 1 및 제 2 상관기의 이른 및 늦은 출력에 각각 결합된 입력을 갖는 미분 수단을 포함하며,
    상기 제 1 및 제 2 상관기 각각은 제 1 및 제 2 입력을 가지며, 상기 제 1 입력은 상기 가변 지연 수단의 출력에 결합되고, 상기 제 2 입력은 상기 코드 발생 수단의 정시 출력 그리고 상기 미분 수단의 출력에 각각 결합되며, 상기 제 1 상관기는 상기 신호 경로내에서 수신된 신호의 세기 표시를 위한 출력을 가지며, 상기 제 2 상관기는 상기 이른-늦은 타이밍 에러 신호에 대한 출력을 갖는 레이크 수신기.
  5. 제 2 항에 있어서,
    상기 코드 발생 수단은 필터링된 파일럿 코드의 이른, 정시 및 늦은 출력을 가지며,
    상기 신호 도출 수단은 제 1 및 제 2 상관기 -상기 제 1 및 제 2 상관기 각각은 제 1 및 제 2 입력을 가지며, 상기 제 1 입력은 상기 가변 지연 수단의 출력에 결합되고 상기 제 2 입력은 상기 코드 발생 수단의 이른, 정시 및 늦은 출력에 각각 결합됨-와, 상기 제 1 및 제 2 상관기의 출력에 각각 결합된 입력과 상기 이른-늦은 타이밍 에러 신호용 출력을 갖는 미분 수단과, 상기 제 1 및 제 2 상관기의 출력에 각각 결합된 입력과 상기 신호 경로내에서 수신된 신호의 세기 표시를 위한 출력을 갖는 결합 수단을 포함하는 레이크 수신기.
  6. 제 2 항에 있어서,
    상기 코드 발생 수단은 고정 지연 수단을 포함하며, 상기 신호 도출 수단은 제 1, 제 2 및 제 3 상관기 -상기 제 1, 제 2 및 제 3 상관기 각각은 제 1 및 제 2 입력을 가지며, 상기 제 1 상관기의 제 1 입력은 상기 가변 지연 수단의 출력에 결합됨-와, 상기 가변 지연 수단의 출력에 결합된 입력과 상기 제 1, 제 2 및 제 3 상관기에 각각 결합된 출력을 갖는 제 1 및 제 2 차동 지연 수단 -상기 제 1 차동 지연 수단은 상기 가변 지연 수단의 출력을 칩 주기의 절반만큼 지연시키며, 상기 제 2 차동 지연 수단은 상기 가변 지연 수단의 출력을 칩 주기만큼 지연시키며, 상기 제 1, 제 2 및 제 3 상관기의 제 2 입력은 상기 코드 발생 수단의 출력에 결합됨-과, 상기 제 1 및 제 3 상관기의 출력에 각각 접속된 입력 및 상기 이른-늦은 타이밍 에러 신호용 출력을 갖는 미분 회로를 포함하며, 상기 제 2 상관기는 신호 경로내의 수신 신호의 세기의 표시를 위한 출력을 갖는 레이크 수신기.
  7. 제 3 항 또는 제 6 항에 있어서,
    상기 제 1, 제 2 및 제 3 상관기 각각은 집적 및 덤프(integrate and dump) 단을 포함하는 레이크 수신기.
  8. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 및 제 2 상관기 각각은 집적 및 덤프 단을 포함하는 레이크 수신기.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 결합 수단으로부터의 신호 경로내에 필터링 수단을 포함하는 레이크 수신기.
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