KR20060098737A - 이동형 방송 수신기에서의 트래커 - Google Patents

Abstract

본 발명은 완전한 디지털 형태를 위한 이동형 방송 수신기에서의 트래커에 관한 것이다.

본 발명은 디지털화된 수신 신호를 동기화하는 이동형 방송 수신기에서의 트래커에 있어서, 상기 디지털 신호를 타이밍 에러에 해당하는 샘플링 주파수로 리샘플링된 보간값을 출력하여 상기 디지털 신호를 보상하는 디지털 리샘플러와, 상기 디지털 리샘플러에서 보상된 디지털 신호로부터 PN 코드의 상관 특성을 이용하여 타이밍 에러를 추정하는 DLL와, 상기 DLL에서 추정된 타이밍 에러 신호를 입력받아 누적 보정하는 루프 필터와, 상기 루프 필터에서 누적 보정된 타이밍 에러 신호에 해당하는 보간위치 정보값을 생성하여 상기 디지털 리샘플러로 출력하는 NCO를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커를 제공한다. 따라서 종래의 트래커 시스템에서 사용하던 Selector를 제거하고 디지털 리샘플러를 채택함으로써 훨씬 더 정교한 페이저 오프셋 보정뿐만 아니라 주파수 오프셋의 보정이 가능하다.

트래커, 디지털 리샘플러, 오프셋, 마스킹, 칩 오프

Description

이동형 방송 수신기에서의 트래커{Tracker for Mobile Broadcasting Receiver}

도 1은 종래 DLL을 채용한 이동형 방송 수신기의 트래커(Tracker)를 설명하기 위한 도면

도 2는 본 발명에 따른 이동형 방송 수신기에서의 트래커의 제 1 실시예를 설명하기 위한 도면

도 3은 일반적인 디지털 리샘플러의 동작을 설명하기 위한 도면

도 4는 패로우 필터 구조(Farrow filter structure)를 적용한 디지털 리샘플러를 설명하기 위한 도면

도 5는 음의 프랙셔널 딜레이(Negative Fractional Delay)를 적용한 경우의 디지털 리샘플러 동작 원리를 설명하기 위한 도면

도 6은 본 발명에 따른 디지털 리샘플러를 설명하기 위한 도면

도 7은 도 2의 DLL을 설명하기 위한 도면

도 8은 도 7의 데이터 정렬기를 설명하기 위한 도면

도 9는 양(Positive)의 타이밍 주파수 오프셋이 있는 경우를 설명하기 위한 도면

도 10은 마스킹 출력(Masking output)이 있을 경우의 PN 시퀀스 동기와 Integrate & Dump를 설명하기 위한 도면

도 11은 음의 타이밍 주파수 오프셋이 있는 경우의 동작을 설명하기 위한 도면

도 12는 칩 오프 출력(Chip Off output)이 있을 경우의 PN 시퀀스 동기와 Integrate & Dump를 설명하기 위한 도면

*도면의 주요부분에 대한 부호의 설명

100 : 디지털 리샘플러 110 : 디지털 리샘플러 파트 A

120 : 디지털 리샘플러 파트 B 130 : DLL

140 : 루프 필터 150 : NCO

200 : 데이터 정렬기 210 : PN 역확산기

220 : Integration & Dump부 230 : 곱셈기

240 : 뺄셈기

420 : Polynomial Filter Output Selector

430 : Negative Fractional Delay Conversion

본 발명은 디지털 멀티미디어 방송 수신기에서의 트래커에 관한 것으로, 보다 상세하게는 Code Division Modulation을 이용하는 위성 DMB( Satellite Digital Multimedia Broadcasting) 수신기에 적용할 수 있는 디지털 리샘플러(Resampler)를 가지는 새로운 구조의 이동형 방송 수신기에서의 트래커(Tracker)에 관한 것이다.

DMB(Digital Multimedia Broadcasting: 디지털 멀티미디어 방송, 이하 'DMB'라 한다.)는 크게 지상파 DMB와 위성 DMB로 나눌 수 있다. 지상파 DMB는 OFDM을 기반으로 하여 이동 중에 오디오 및 비디오 서비스를 제공하며, 위성DMB는 CDM을 기반으로 하여 위성체와 이를 보완하는 지상의 갭필러를 이용하여 이동 중에 오디오 및 비디오 서비스를 가능하게 하는 것이다

위성 DMB 수신기에서는 안테나로 입력된 수신 신호는 튜너를 거쳐 기저 대역(Baseband)으로 변환되며, 자동 이득 제어기(AGC)는 A/D로 입력되는 신호의 크기를 일정하게 유지시키기 위하여, 수신된 신호의 전력(power)을 측정하여 계산된 이득 값을 곱해주고, 상기 ADC는 상기 AGC에 의해 크기가 비교적 일정해진 신호를 표본화(Sampling)하여 아날로그 신호를 디지털 신호로 변환시켜준다. CDM 전송방식에서 신호를 복조하기 위해서는 신호의 확산에 사용된 의사 잡음 시퀀스(Pseudo-Noise Sequence)의 포착이 우선되어야 하는데, 이 과정은 신호의 포착(Acquisition)과 추적(Tracking)의 두 단계로 이루어진다.

상기 의사 잡음 시퀀스의 구분 단위를 칩(chip)이라 하는데, 포착이란 수신기에서 신호동기를 ±1/2칩 이내로 확보하는 과정이며, 서처(Searcher)에서 수행된다. 신호 추적은 이렇게 찾은 신호의 동기를 미세하게 맞추는 것을 말하며 트래커(Tracker)에서 수행된다. 이렇게 해서 동기를 맞춘 신호는 수신기에서 생성한 의사잡음 시퀀스를 곱함으로써 역확산시키고, CDM 채널을 구분하는데 사용된 WALSH 코드를 곱함으로써 원하는 CDM채널의 심볼을 추출한다.

상기 과정은 서처(Searcher)가 찾아준 모든 다중 경로에서 수행되며, 각각을 핑거(Finger)라 부른다.

도 1은 종래 DLL을 채용한 이동형 방송 수신기의 트래커(Tracker)를 설명하기 위한 도면이다.

도 1에서 종래의 트래커는 아날로그 부분(10)인 ADC(11)와 VCXO(13)으로 구성되며, 디지털 부분(20)은 Selector(21), DLL(23), SRG(25), 역확산기(27), Loop Filter(29), DAC(31)을 포함하여 구성된다.

먼저 VCXO(Voltage Controlled Crystal Oscillator)(13)에서 발생한 칩 레이트(Chip Rate)보다 정수배 높은 주파수의 클럭(Clock)을 입력받아 상기 ADC(11)에서 입력 아날로그 신호를 오버 샘플링(Oversampling)한다.

상기 VCXO(13)에서 발생되고 상기 ADC(11)에서 오버 샘플된 데이터(Oversampled data)는 상기 Selector(21)에 입력되어 뽑기(Decimation)가 된다. 예를 들어 입력 신호가 8배 Oversampling됐으면 상기 Selector는 8개의 입력 신호 마다 하나를 골라낸다. 이때 상기 Selector(21)는 상기 DLL(Delayed Locked Loop, 이하 'DLL' 이라 한다.)(23)에서 만들어져 상기 Loop Filter(29)를 통과한 타이밍 에러(Timing Error) 신호를 기준으로 동작을 한다.

상기 Selector(21)는 Decimation을 수행하면서 정위치의 칩 레이트 데이터(Chip rate data)뿐만 아니라 그보다 1/2칩 빠른 데이터와 1/2칩 느린 데이터를 같이 출력한다. 이때 정위치에서 출력된 칩 데이터를 메인 패스 데이터(main path data)라고 하고, 1/2칩 빠른 위치에서 출력된 데이터를 이른 패스 데이터(early path data), 1/2칩 느린 위치에서 출력된 데이터를 늦은 패스 데이터(late path data)라고 본 발명에서는 정의한다.

또한 SRG(25)는 코드 발생기로 상기 SRG(25)에서 발생한 신호를 상기 DLL(23)과 역확산기(Despreader)(27)로 출력한다.

상기 Selector(21)에서 출력된 이른 패스 데이터(early path data)와 늦은 패스 데이터(late path data)는 상기 DLL(23)로 입력되어 타이밍 에러 신호(Timing Error Signal)를 만들어 내고, 또한 상기 Selector(21)에서 출력된 메인 패스 데이터(main path data)는 상기 역확산기(Despreader)(27)에 입력되어 역확산(despreading)된 신호를 출력한다.

또한 상기 Selector(21)에서 출력되어 상기 DLL(23)로 입력된 이른 패스 데이터(early path data)와 늦은 패스 데이터(late path data)는 타이밍 에러 신호를 만들어 내고, 상기 타이밍 에러 신호가 Loop Filter(29)에서 필터링되고, DAC(Digital-Analog Converter)(31)에서 아날로그 신호로 바뀐 신호가 출력하여 타이밍 주파수 오프셋(Timing Frequency Offset) 성분은 상기 VCXO(12)로 입력되어 ADC(Analog-Digital Converter)(11)의 클럭 속도를 조절하고 상기 ADC(11)에서 주파수 보정을 한다.

상기 Loop Filter(29)에서 출력된 타이밍 페이저 오프셋(Timing Phase Offset) 성분은 상기 Selector(21)로 입력되어 가장 적절한 페이저(Phase)에 해당하는 데이터를 골라내는 페이저 보상을 하게 된다. 즉 종래의 트래커는 주파수 보상과 페이저 보상하는 부분이 다르다.

상기와 같은 방식으로 폐루프가 형성됨으로 인해 트래커에서 트래킹(Tracking)이 이뤄지게 되는 것이다.

그러나, 상술한 종래의 디지털 멀티미디어 방송 수신기에서의 트래커는 다음과 같은 문제점이 있었다.

첫째, 종래의 트래커(Tracker)는 아날로그 VCXO의 존재로 인해 완전한 디지털 시스템이 아니어서 Loop filter를 통과한 타이밍 주파수 오프셋 신호를 디지털-아날로그 변환 해야할 필요가 생겼다.

둘째, 트래커에서 Selector를 동작시키기 위해 높은 정수배로 오버 샘플링(Oversampling)을 수행해야 하므로 전력 소모가 커졌다.

셋째, 모든 부품마다 동일한 성능을 보장할 수 없는 아날로그 VCXO의 존재 때문에 수신기의 대량 양산 시 일정한 수신 성능을 유지 하기가 어려웠다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 완전한 디지털 트래커를 제공하는 것이다.

본 발명의 다른 목적은 디지털 리샘플러(Digital Resampler)를 적용함으로써 ADC의 동작 속도를 칩 레이트(Chip rate)의 2배로 유지시켜 수신 칩의 전력 소모를 줄이는 트래커를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 디지털화된 수신 신호를 동기화하는 이동형 방송 수신기에서의 트래커에 있어서, 상기 디지털 신호를 타이밍 에러에 해당하는 샘플링 주파수로 리샘플링된 보간값을 출력하여 상기 디지털 신호를 보상하는 디지털 리샘플러와, 상기 디지털 리샘플러에서 보상된 디지털 신호로부터 PN 코드의 상관 특성을 이용하여 타이밍 에러를 추정하는 DLL와, 상기 DLL에서 추정된 타이밍 에러 신호를 입력받아 누적 보정하는 루프 필터와, 상기 루프 필터에서 누적 보정된 타이밍 에러 신호에 해당하는 보간위치 정보값을 생성하여 상기 디지털 리샘플러로 출력하는 NCO를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커를 제공한다.

그리고, 상기 디지털 리샘플러는 특정 보간값을 구하기 위해 상기 디지털 신호를 선 신호 처리하는 제1디지털 리샘플러와, 상기 특정 보간값을 구하기 위해 상기 제1디지털 리샘플러에서 출력된 신호와 상기 NCO에서 출력된 신호로 후 신호 처리하는 제2디지털 리샘플러를 포함하여 구성되는 것이 바람직하다.

본 발명의 다른 실시 형태에 의하면, 본 발명은 해당 경로를 통해 수신되는 신호를 트래커에서 동기화 시킨 후 PN 역확산 및 WALSH 역확산을 통해 특정 채널의 CDM 심볼을 추출하는 핑거가 다수개 구성되어 있는 이동형 방송 수신기에 있어서, 상기 트래커는 디지털 신호를 타이밍 에러에 해당하는 샘플링 주파수로 리샘플링하여 상기 디지털 신호를 보상하는 디지털 리샘플러가 포함되며, 상기 디지털 리샘플러는 각 핑거에서 공유하는 공유 디지털 리샘플러부와 각 핑거마다 각각 구성되는 개별 디지털 리샘플러부로 분리시킨 것을 특징으로 하는 이동형 방송 수신기에서의 트래커를 제공한다.

따라서, 본 발명에 의하면, 종래의 트래커 시스템에서 사용하던 Selector를 제거하고 디지털 리샘플러를 채택함으로써 훨씬 더 정교한 페이저 오프셋 보정뿐만 아니라 주파수 오프셋의 보정이 가능하고, 디지털 리샘플러를 사용함에도 불구하고 상기 디지털 리샘플러의 특정 부분을 모든 핑거가 공유함으로써 트래커의 크기에서도 획기적인 절감 효과를 가져오며, 캐리어 주파수 오프셋(Carrier Frequency Offset)과 타이밍 주파수 오프셋(Timing Frequency Offset)을 분리해 수렴함으로 주파수 변환 형태 갭필러를 사용한 시스템에서도 수신 가능하고, 완전 디지털로 구성되어 있기 때문에 아날로그 부품의 성능에 따른 수신률의 저하가 발생하지 않아 대량 생산 시 일정한 수신 성능을 보장할 수 있으며, 칩 래이트보다 2배 높은 샘플링 주파수를 사용함으로 인해 전력 소모의 대부분을 차지하는 ADC sampling rate를 낮춤으로서 이동 수신기의 전력모를 획기적으로 절감할 수 있게 되고, 마지막으로 디지털로 구현되어 단일 칩화가 용이하다.

이하 상기의 목적으로 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 2를 참조하여, 본 발명에 따른 이동형 방송 수신기에서의 트래커의 제 1 실시예를 설명하면 다음과 같다.

본 발명에서 제안한 구조는 도 2와 같이 디지털 리샘플러 파트 A(Digital resampler part A)(110)와 디지털 리샘플러 파트 B(Digital Resampler Part B)(120)로 구성된 디지털 리샘플러(100), DLL(130), 루프 필터(Loop filter)(140), NCO(150)를 포함하여 구성된다.

먼저 디지털 리샘플러(100)에 대해 설명하면, 본 발명에서 채택한 디지털 리 샘플러(Digital Resampler)는 디지털 QPSK나 VSB 수신 시 사용되는 일반적은 디지털 리샘플러를 변형한 구조이다.

도 3은 일반적인 디지털 리샘플러의 동작을 설명하기 위한 도면이다.

상기 디지털 리샘플러(Digital Resampler)는 도 3에 나타난 것과 같이 일정한 주파수로 샘플링(Sampling)된 입력 신호에서 송신 신호의 위치에 해당하는 데이터를 추출해 내는 일종의 필터(Filter)이다.

도 3의 상단 그림을 보면 x(1), x(2),..., x(n)이 수신 샘플링 주파수에 의해 샘플링된 디지털 데이터이다. 그러나 송신 Sampling 주파수와 수신 Sampling 주파수 사이의 오프셋(Offset)과 위상 차이 때문에 정확한 송신 데이터를 추출해 내기 위해선 x(1),x(2),...,x(n)사이의 데이터들로부터 원하는 데이터인 y(1), y(2),..., y(n)을 얻어내야 한다.

상기 원하는 데이터를 구하는 일실시 예를 들어보면 수신된 데이터로 x(3)이 입력으로 들어왔지만 이 Timing에서 송신된 데이터는 y(3)일 경우, 상기 x(3)으로부터 바람직하게 3/4 딜레이된 데이터를 얻어야 한다. 이때 3/4을 프랙스널 딜레이(fractional delay)라고 하면서 u(3)라 표기한다.

그러므로 디지털 리샘플러(100)는 이전에 입력된 x(m),x(m-1),x(m-2)...과 u(m)과의 디지털 신호처리에 의해 실제 송신값과 가장 근사한 값인 y(m)을 출력하는 필터(filter)이다. 이때 y(1),y(2),...,y(n)을 구하는 데는 다양한 방법이 있지만 본 발명에서는 바람직하게 패로우 필터 구조(farrow filter structure)를 적용한 폴리노미얼 FIR 인터폴레이터(polynomial FIR interpolator)를 사용하였다.

도 4는 패로우 필터 구조(Farrow filter structure)를 적용한 디지털 리샘플러를 설명하기 위한 도면이다.

패로우 필터 구조(Farrow filter structure)는 설계자가 구성한 디지털 리샘플러의 Polynomial의 차수와 Filter의 tap수에 따라 구성이 조금씩 달라지게 되는데 공통적인 구성은 폴리노미얼 필터(Polynomial Filter)부(300)와 프랙셔널 딜레이 오프레이션(Fractional delay operation)부(310)로 나뉘게 된다.

그러나 Rake 수신기에 이와 같은 Digital Resampler를 적용하려면 각 핑거(Finger)마다 상기 디지털 리샘플러가 들어가야 함으로 크기의 문제가 생길 수 밖에 없게 된다. 따라서 본 발명에서는 상기 디지털 리샘플러를 상기 Polynomial Filter부(300)는 모든 Finger가 공유하고 상기 Fractional Delay Opearation부(310)만 핑거마다 각각 가지고 있는 구조를 제안한다.

따라서 상기와 같이 구성될 경우 실제 각 Finger의 경우, 입력 샘플 데이터(Sample data) (x(1), x(2), x(3),...,x(n))는 공통이지만 프랙셔널 딜레이(Fractional Delay) (u(1), u(2), u(3),...,u(n))만 달라지는 것이므로 Polynomial Filter부(300) 출력은 공통으로 사용하고 Fractional delay operation부(310)만 Finger마다 각각 다르게 사용하기 때문에 디지털 시스템의 크기를 줄이고 전력 소모를 줄이는데 큰 기여를 하게 된다.

도 5는 음의 프랙셔널 딜레이(Negative Fractional Delay)를 적용한 경우의 디지털 리샘플러 동작 원리를 설명하기 위한 도면이다.

CDM 수신기 같은 경우에는 일반적으로 서쳐 부분(Searcher Part)이 모든 수 신 시스템에 선행해서 동작해야 하므로 입력 신호의 디지털 샘플링 비(Digital Sampling Rate)를 전송 신호의 정수배로 구성하여야 한다.

따라서 종래의 디지털 리샘플러(Digital Resampler)와 다른 점이 양의 프랙셔널(Positive Fractional Delay)만 존재하는 것이 아니라 샘플링 주파수 오프셋(Sampling Frequency Offset)의 부호에 따라 음의 프랙셔널 딜레이(Negative Fractional Delay)도 존재하게 되는 경우가 생기게 된다. 그러나 종래의 디지털 리샘플러는 양의 프랙셔널 딜레이만을 보상할 수 있으므로 종래의 디지털 리샘플러를 변형시켜 Negative Fractional Delay에도 동작하게 한다.

도 5를 참조하여, 양의 프랙셔널 딜레이 뿐만 아니라 음의 프랙셔널 딜레이의 경우 디지털 리샘플러의 동작을 설명하면, x(1)에 적용될 프랙셔널 딜레이(Fractional Delay)가 음수일 경우, 출력값 y(1)은 상기 x(1)의 1 샘플(sample) 이전 값인 x(0)에 양의 프랙셔널 딜레이(Positive fractional delay) u'(1)을 적용하는 것과 같다. 이때 u(1)과 u'(1)사이의 관계는 다음과 같다.

u'(1) = 1 + u(n)

즉 x(1)위치에서 복원해야 할 값인 y(1)과의 상대적인 거리가 음수(양의 방향과 반대임을 의미)임을 알 수 있다. 따라서 x(1)의 하나 이전 입력 데이터인 x(0)의 입장에서 y(1)을 보면 상대적인 거리가 양수임을 알 수 있다.

상기 원리를 이용해서 현재 위치 x(1)에서 y(1)과의 상대적인 거리(fractional delay)인 u(1)이 양수이면 x(1)과 u(1)을 그대로 적용하고, u(1)이 음 수이면 x(1)이 아닌 x(0)와 상기 수학식 1의 u'(1)=1+u(n)를 이용하여 보간 값인 y(1)을 얻게 되는 것이다.

도 6은 본 발명에 따른 디지털 리샘플러를 설명하기 위한 도면이다.

상기 본 발명에 따른 디지털 리샘플러는 디지털 리샘플러 파트 A(Digital Resampler Part A)(400)와 디지털 리샘플러 파트 B(Digital Resampler Part B)(410)로 구성된다.

그리고 상기 디지털 리샘플러 파트 B(410)의 Polynomial Filter Output Selector(420)는 입력된 Fractional Delay의 양수, 음수 여부에 따라 x(1)을 사용할 것인지 x(0)를 사용할 것인지 판단하는 부이고, Negative Fractional Delay Conversion(430)는 Fractional Delay u(1)이 양수인지 음수인지를 판단하여 양수이면 u(1)을 내보내고 음수이면 u'(1)인 1+u(1)을 출력하는 부이다.

상기 디지털 리샘플러 파트 A(400)는 레이크 수신기(Rake Receiver)에서 하나만 있으면 되는 Polynomial Filter부이고 디지털 리샘플러 파트 B(410)는 각 Finger마다 각각 들어가야 하는 부이다. 여기서 Digital Resampler 크기의 대부분을 차지하는 Polynomial Filter부를 모든 Finger가 공유하므로 전체적인 시스템의 부피가 상당히 줄어들게 된다.

관련하여, 입력된 프랙셔널 딜레이(Fractional Delay)가 음수일 경우, 음의 프랙셔널 딜레이 변환부(Negative Fractional Delay Conversion)(430)에서 상기 수학식 1을 적용하여 양의 프랙셔널 딜레이(Positive Fractional Delay)로 바꾼 후, Polynomial Filter Output Selector(420)에서 현재 Polynomial Filter의 출력이 아 닌 한 샘플 과거의 output에 u'(n)을 적용하여 최종적으로 음의 프랙셔널 딜레이(Negative Fractional Delay)를 구현하는 것이다.

상기 도 2에서 디지털 리샘플러(100)에서 리샘플링된 신호는 DLL(130)로 입력되어 타이밍 에러 신호를 출력하고, 상기 DLL(130)에서 출력된 타이밍 에러 신호는 루프 필터(140)에 입력되어 필터링되고, 필터링된 타이밍 에러 신호를 입력받은 NCO(150)는 이에 상응하는 보간위치 정보값을 생성하여 상기 디지털 리샘플러 파트 B(120)로 출력한다.

도 7은 도 2의 DLL을 설명하기 위한 도면이다.

상기 DLL(130)은 데이터 정렬기(Data Aligner)(200), PN 역확산기(PN despreader)(210,210-1,210-2), Integration&Dump부(220), 곱셈기(Square)(230), 뺄셈기(Adder)(240)를 포함하여 구성된다.

상기 DLL(130) 입력 신호는 디지털 리샘플러(100)를 통과하여 Chip Off나 Masking 상황이 발생한 2x chip rate (32.768Mhz)의 칩 데이터(Chip Data)이다.

상기 데이터 정렬기(Data Aligner)(200)는 상기 2x chip rate (32.768Mhz)의 칩 데이터(chip data)를 1x chip rate(16.384Mhz)로 다운 샘플링(Down Sampling)하는 과정에서 Main Path와 Early, Late Path간의 정렬이 깨지게 되는데 이를 보정하여 재 정렬 시키는 역할을 하게 된다.

이렇게 1x chip rate로 Main Path, Early, Late Path가 재 정렬된 데이터는 1x chip rate에 맞게 바뀌어진 Chip off 신호나 Masking 신호에 따라 위상이 조정된 PN Code에 의해 역확산(Despread)된다.

이때 SRG(260)는 데이터 정렬기(200)로부터 1x chip rate의 Chip off 신호와 Masking 신호를 받아들여 발생시키는 PN Code의 위상을 바꾸는 역할을 한다.

또한 PN 역확산기(PN Despreader)(210,210-1,210-2)는 상기 SRG(260)로부터 발생된 PN Code와 상기 데이터 정렬기(200)의 출력 칩 데이터를 XOR 연산을 통해 역확산하게 된다.

그리고 상기 Integration&Dump부(220)는 PN Code가 벗겨진 Chip Data를 코딩 게인(Coding Gain)(위성 DMB의 경우 64)에 해당하는 Chip을 적분한 뒤 Dump시켜 심볼 데이터(Symbol Data)로 바꾸어 준다. 따라서 상기의 경우에는 Timing Error를 발생시키기 위한 Early Symbol과 Late Symbol이 출력되게 된다.

상기 곱셈기(Square)(230)는 상기 Integration&Dump부(220)에서 출력되어 입력된 Inphase Early Symbol Data와 Quadrature Early Symbol Data를 I^2+Q^2 =Power 공식을 이용해 Early Symbol의 파워(Power)를 구하게 된다. Late Symbol의 파워(Power)도 똑같은 방법으로 구하게 된다.

이렇게 구해진 Early Path Power와 Late Path Power의 차를 이용하여 Timing Error가 구해지게 된다.

도 8은 도 7의 데이터 정렬기를 설명하기 위한 도면이다.

제일 상단의 Chip2x는 입력 아날로그 신호(Analog Signal)가 위성 DMB 수신 시스템 코드 레이트(16.384Mhz)의 두배인 32.768Mhz로 샘플링(Sampling)된 후 도 2의 디지털 리샘플러(100)를 통과한 신호를 나타낸다.

여기서 정수로 이루어진 숫자가 있는 데이터(1,2,3,4..)는 Main Path위치에 해당하는 데이터이고 소수점이 있는 데이터(1.5, 2.5, 3.5,..)는 Main Path가 아닌 Early Path와 Late Path에 해당하는 데이터임을 나타낸다.

상기 디지털 리샘플러(100)를 통과한 신호는 송수신 신호간의 타이밍 주파수 오프셋(Timing Frequency Offset)의 크기에 따라 칩(Chip)이 빠지거나(Chip Off상황) 혹은 칩(Chip)이 한 번 더 반복되는 상황(Masking 상황)이 생기게 된다.

도 8에서 chip2x에 2.5가 두 번 반복되는 것을 알 수 있는데 이런 경우 이 위치에서 Masking이 발생한 것이다. 그리고 디지털 리샘플러는 출력 데이터 신호인 Chip2x와 동기되어 Masking된 신호나 Chip off가 발생한 신호 위치에 Masking 또는 Chip off 상태 표시 신호(이하 Masking Flag, Chip Off Flag)를 같이 보내게 된다.

또한 상기 Masking flag, Chip Off flag은 1x chip rate로 다운 샘플링(Down Sampling)될 때 같이 Down Sampling되게 된다. 이때의 상태표시 신호를 Masking flag 1x, chip off flag 1x라 한다. 이 신호는 PN Despread를 위한 PN Code발생기로 입력되어 PN Code의 위상을 조절하는 기능을 하며 또한 심볼(Symbol)을 만들기 위한 Integrate&Dump부(220)에서 적분 구간을 조절하는 역할도 하게 된다.

상기 경우 종래의 Down Sampling 방법을 적용하게 되면, Main Path와 Early, Late Path의 정렬이 어긋나게 된다. 도 8을 보면 Main Path인 Main 1x에 정수가 아닌 2.5나 3.5가 있음을 알 수 있고 Early path인 Early1x에 Main Path Data인 2, 3, 4가 있음을 알 수 있다.

따라서 Chip Off 신호와 Masking 신호와의 관계를 이용하여 Main path의 위치를 바꾸어 가는 방법이 필요로 하게 된다. 이를 구현하는 것이 데이터 정렬기 (200)이다. 이하 상기 데이터 정렬기(200)의 동작을 설명하면 다음과 같다.

초기에는 Main1x를 따라 Main Path Data를 뽑아내다가 Masking flag 1x 상황을 나타내는 신호를 만나게 되면 Main Path Data를 뽑아내는 위치를 Early1x로 바꾸게 된다. 이렇게 되면 Main Path가 변함없이 정수 데이트를 나타내고 있음을 알 수 있게 된다.

따라서 데이터 정렬기(200)는 위와 같은 원리로 Main과 Early, Late Path간의 정렬(Aligning)을 맞춰주게 된다.

본 발명인 트래커에서 DLL(130)이 가장 제어가 중요한 부분이다. 이는 타이밍 페이저 오프셋(Timing Phase Offset)만 고려하면 됐던 종래의 DLL에 비해 본 발명은 타이밍 주파수 오프셋(Timing Frequency Offset)까지 Full Digital Domain에서 고려되어야 하기 때문이다.

타이밍 주파수 오프셋(Timing Frequency Offset)이 양(Positive)인 경우(송신 Timing Frequency< 수신 Timing Frequency)에 실제 디지털 리샘플러(100)로 입력되는 데이터 개수보다 디지털 리샘플러(100)를 통과하는 개수가 더 적다. 반대로 타이밍 주파수 오프셋이 음(Negative)인 경우(송신 Timing Frequency> 수신 Timing Frequency) 디지털 리샘플러(100) 입력보다 디지털 리샘플러(100) 출력 개수가 더 많다.

도 9는 양(Positive)의 타이밍 주파수 오프셋이 있는 경우를 설명하기 위한 도면이다.

이때 송신 신호를 복원한 신호인 y(n)사이의 간격인 전송된 타이밍 기간 (Transmitted Timing Period)이 수신 신호 x(n)사이의 간격인 수신된 샘플링 기간(Received Sampling Period)보다 넓음을 알 수 있다. 따라서 송신 Timing Frequency < 수신 Timing Frequency임을 알 수 있다.

이 경우 시간이 지날수록 점차 Fractional Delay u(n)이 증가하다가 1을 넘어서는 지점이 발생할 것임을 알 수 있다.(도 9의 u(4)) 이 경우 현재 수신 신호인 x(4)위치에선 복원할 송신 신호가 존재하지 않는 것이므로 이전 출력 신호인 y(3)을 y(4)에 반복해서 출력한다. 이런 출력을 본 발명에서는 masking output이라 정의한다.

관련하여, 다른 디지털 수신 시스템에서는 Masking Clock을 사용해 이런 경우를 해결하지만, CDM 시스템에서는 각 핑거(Finger)마다 상기 마스킹(Masking)위치가 다르기 때문에 Masking Clock을 사용했다간 합성기(Combiner) 입력 신호의 Clock Timing이 다 어긋난다는 문제점이 있다.

따라서 본 발명에서는 Masking 상황 시 이전 출력 데이터를 한 번 더 출력해주고 실제 송신 Timing이 복원되는 것은 Integrate & Dump부(220)에서 Integrate & Dump가 이뤄지고 난 뒤인 심볼 상태(Symbol Domain)에서 맞춰지게 설계하고 있다.

도 10은 마스킹 출력(Masking output)이 있을 경우의 PN 시퀀스 동기와 Integrate & Dump를 설명하기 위한 도면이다.

본 발명에서는 일실시예로 칩(Chip) 5개가 하나의 심볼(Symbol)을 이룬다고 가정할 경우, 상기 칩 5개 사이에 masking output이 존재할 경우 그 칩 데이터(chip data)는 실제 송신 칩 데이터가 아닌 타이밍(Timing)을 맞추기 위한 더미 데 이터(dummy data)이므로 그 데이터를 무시하고 6개의 칩 데이터를 Integrate & Dump를 취해서 1개의 심볼을 만들게 된다. 이 경우 발생된 심볼 데이터(Symbol data)의 지속 시간은 수신 칩 6개의 시간과 동일하다. 따라서 심볼 기간(Symbol Duration)이 넓어지는 효과를 가져오게 되어 결과적으로 송신 심볼과의 Timing이 복원되는 것이다.

그런데 상기 경우 유의할 것은 CDM 수신기의 경우 송신시의 PN sequence와 수신시의 PN sequence가 정확하게 동기가 맞아야 한다는 것이다. 따라서 디지털 리샘플러 출력 중에 masking output이 발생할 경우 그에 동기를 맞춰서 PN sequence도 반복시켜줘야 한다는 것이다.

도 10을 참조하여 설명하면, 입력 신호가 y(1), y(2), y(3), y(4), y(5), y(6), y(7), y(8), y(9).. 이런 식으로 들어올 때 이에 동기가 맞는 PN sequence가 p(1), p(2), p(3), p(4), p(5), p(6), p(7), p(8), p(9).. 라고 할 경우 입력 신호 사이에 masking output이 발생하여 y(3)이 반복되었을 경우 이에 맞춰 PN sequence p(3)도 반복시켜주어야 한다는 점을 보여주고 있다.

도 11은 음의 타이밍 주파수 오프셋이 있는 경우의 동작을 설명하기 위한 도면이다.

음의 타이밍 주파수 오프셋(Negative Timing Frequency Offset) 경우는 상기에서 언급한 Positive Timing Frequency Offset과는 반대의 경우다. 오히려 수신된 샘플링 주파수(Received Sampling Frequency)가 송신 타이밍 주파수 보다 느리기 때문에 시간이 흐를수록 Fractional Delay가 -1을 초과하는 것이 발생하여 자꾸 과 거의 폴리노미얼 필터 출력(Polynomial Filter output)을 참조해야 하는 문제점이 발생한다.

도 11을 참조하면, 시간이 흐를수록 음의 프랙셔널 딜레이(negative fractional delay)의 크기가 점차 커지다가 결국 u(4)의 경우에 -1을 초과하는 것을 알 수 있다. 이 경우 u(4)이 같이 참조하는 x(4)에서는 y(4)이 발생할 수 없기 때문에 과거의 output인 x(3)을 참조해야 함을 알 수 있다. 이런 일이 계속 반복하다가는 결국엔 무한한 개수의 Buffer가 필요로 하는 문제점이 생긴다.

상기와 같은 문제를 해결하기 위해 본 발명에서는 칩 오프(Chip Off)라는 개념을 이용하였다. 즉 -1을 넘어서는 fractional delay에 대해서는 칩 데이터를 빼버리고 Integration & Dump부(220)를 통과시켜 심볼 데이터(Symbol Data)를 얻어내는 것이다.

도 11의 경우에 대입해 보면 -1을 초과하는 u(4)을 참조하여 출력되는 y(4)을 얻지 않고 다음 chip data인 y(5)을 u'(4)과 x(4)을 이용해서 얻는 것이다. 이 경우 u(4)과 u'(4)사이의 관계는 다음과 같다.

u'(4) = mod [u(4) + Tt,1]

상기 수학식 2에서 Tt는 송신단의 타이밍 기간(Timing Duration)과 수신단의 샘플링 기간(Sampling Duration)의 비이다.

도 12는 칩 오프 출력(Chip Off output)이 있을 경우의 PN 시퀀스 동기와 Integrate & Dump를 설명하기 위한 도면이다.

여기서 Integration & Dump의 경우도 Postive Timing Frequency Offset과 같이 PN Sequence와 동기(Sync)가 맞아서 움직여야 하므로 상기 도 12와 같이 y(2)와 y(4)사이에 Chip off가 발생하여 y(3)이 없을 경우, 이에 해당하는 PN sequence인 p(3)도 역시 빠지고 Integrate & Dump를 수행하게 되는 칩의 개수는 5개가 아닌 4개가 되는 것이다. 따라서 심볼 기간(Symbol Duration)을 보면 송신단의 심볼 기간(Symbol duration)과 일치하게 됨을 알 수 있다.

또한 위성 DMB 시스템에서는 파일럿 채널(Pilot Channel)에 파일럿(Pilot) 정보만 포함되어 있는 것이 아니라 FEC와 관련된 정보도 포함되어 있으므로 실제 파일럿 채널(Pilot Channel)에 파일럿 신호(Pilot Signal) 정보 듀티 레이트(Duty rate)은 50%밖에 되지 않는다. 또한 초기 획득(Acquisition)시, 캐리어 주파수 오프셋(Carrier Frequency Offset)이 보정되지 않을 경우 코헤런트(Coherent)한 DLL의 S-curve가 무너진다는 문제점이 생긴다.

따라서 본 발명에서는 위성 DMB의 파일럿 채널(Pilot Channel) 특성과 캐리어 오프셋(Carrier Offset)에 강함(Robustness)을 확보하기 위해 논코헤런트(NonCoherent)한 방식으로 타이밍 에러(Timing Error)를 추출하였다.

또한 본 발명에서 Integrate & Dump와 Integration & Dump는 같은 의미로 사용되었음을 밝혀둔다.

본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다.

상기에서 설명한 본 발명에 따른 디지털 멀티미디어 방송 수신기에서의 트래커의 효과를 설명하면 다음과 같다.

첫째, 종래의 트래커 시스템에서 사용하던 Selector를 제거하고 디지털 리샘플러를 채택함으로써 훨씬 더 정교한 페이저 오프셋 보정뿐만 아니라 주파수 오프셋의 보정이 가능하다.

둘째, 디지털 리샘플러를 사용함에도 불구하고 상기 디지털 리샘플러의 특정 부분을 모든 핑거가 공유함으로써 트래커의 크기에서도 획기적인 절감 효과를 가져온다.

셋째, 캐리어 주파수 오프셋(Carrier Frequency Offset)과 타이밍 주파수 오프셋(Timing Frequency Offset)을 분리해 수렴함으로 주파수 변환 형태 갭필러를 사용한 시스템에서도 수신 가능하다.

넷째, 완전 디지털로 구성되어 있기 때문에 아날로그 부품의 성능에 따른 수신률의 저하가 발생하지 않아 대량 생산 시 일정한 수신 성능을 보장할 수 있다.

다섯째, 칩 래이트보다 2배 높은 샘플링 주파수를 사용함으로 인해 전력 소모의 대부분을 차지하는 ADC sampling rate를 낮춤으로서 이동 수신기의 전력모를 획기적으로 절감할 수 있게 된다.

여섯째, 디지털로 구현되어 단일 칩화가 용이하다.

Claims (10)

1. 디지털화된 수신 신호를 동기화하는 이동형 방송 수신기에서의 트래커에 있어서,

   상기 디지털 신호를 타이밍 에러에 해당하는 샘플링 주파수로 리샘플링된 보간값을 출력하여 상기 디지털 신호를 보상하는 디지털 리샘플러;

   상기 디지털 리샘플러에서 보상된 디지털 신호로부터 PN 코드의 상관 특성을 이용하여 타이밍 에러를 추정하는 DLL;

   상기 DLL에서 추정된 타이밍 에러 신호를 입력받아 누적 보정하는 루프 필터;

   상기 루프 필터에서 누적 보정된 타이밍 에러 신호에 해당하는 보간위치 정보값을 생성하여 상기 디지털 리샘플러로 출력하는 NCO를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
2. 제 1 항에 있어서, 상기 디지털 리샘플러는,

   특정 보간값을 구하기 위해 상기 디지털 신호를 선 신호 처리하는 제1디지털 리샘플러와,

   상기 특정 보간값을 구하기 위해 상기 제1디지털 리샘플러에서 출력된 신호와 상기 NCO에서 출력된 신호로 후 신호 처리하는 제2디지털 리샘플러를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
3. 제 2 항에 있어서, 상기 제1디지털 리샘플러는,

   입력된 데이터를 폴리노미얼 필터링하는 폴리노미얼 필터부와,

   상기 폴리노미얼 필터링된 데이터를 지연하는 지연부를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
4. 제 2 항에 있어서, 상기 제2디지털 리샘플러는,

   상기 제1디지털 리샘플러에서 출력된 신호를 선택하는 선택부와,

   상기 NCO로부터 입력된 신호를 음의 부분 지연 변환하는 음의 부분 지연 변환부를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
5. 제 1 항에 있어서, 상기 DLL은,

   입력된 칩 데이터 신호의 정렬을 보정하여 재정렬 시키는 데이터 정렬기;

   상기 정렬된 신호를 받아 PN 역확산하는 PN 역확산기;

   상기 PN 역확산된 신호를 적분한 뒤 덤프 시켜 심볼 데이터로 만드는 Integration & Dump부;

   상기 심볼 데이터된 신호의 이른 경로의 심볼 파워와 늦은 경로의 심볼 파워를 구하는 곱셈기;

   상기 구해진 심볼 파워의 차를 이용하여 타이밍 에러를 구하는 뺄셈기 를 포함하여 구성되는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
6. 제 5 항에 있어서, 상기 데이터 정렬기는,

   입력된 칩 데이터 신호를 메인 패스 ,이른 패스 , 늦은 패스로 정렬시키는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
7. 해당 경로를 통해 수신되는 신호를 트래커에서 동기화 시킨 후 PN 역확산 및 WALSH 역확산을 통해 특정 채널의 CDM 심볼을 추출하는 핑거가 다수개 구성되어 있는 이동형 방송 수신기에 있어서,

   상기 트래커는 디지털 신호를 타이밍 에러에 해당하는 샘플링 주파수로 리샘플링하여 상기 디지털 신호를 보상하는 디지털 리샘플러가 포함되며,

   상기 디지털 리샘플러는 각 핑거에서 공유하는 공유 디지털 리샘플러부와 각 핑거마다 각각 구성되는 개별 디지털 리샘플러부로 분리시킨 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
8. 제 7 항에 있어서, 상기 디지털 리샘플러는,

   패로우 필터 구조를 가진 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
9. 제 7 항에 있어서, 상기 공유 디지털 리샘플러부는,

   입력된 디지털 신호를 샘플링하여 상기 각 핑거의 개별 디지털 리샘플러부로 동일한 샘플링 데이터를 출력하는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.
10. 제 7 항에 있어서, 상기 개별 디지털 리샘플러부는,

    상기 핑거마다 다른 부분 지연 데이터를 입력받는 것을 특징으로 하는 이동형 방송 수신기에서의 트래커.

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