KR100294313B1 - 씨디엠에이수신기 - Google Patents

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KR100294313B1
KR100294313B1 KR1019980014864A KR19980014864A KR100294313B1 KR 100294313 B1 KR100294313 B1 KR 100294313B1 KR 1019980014864 A KR1019980014864 A KR 1019980014864A KR 19980014864 A KR19980014864 A KR 19980014864A KR 100294313 B1 KR100294313 B1 KR 100294313B1
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Abstract

CDMA 수신기에서, A/D 변환기는 아날로그 수신 기저대역 신호를 칩 클록(chip clock)보다 더 높은 2n배 주파수인 샘플링 클록으로써 오버-샘플하고, 이것을 디지털 수신 기저대역 신호로 변환한다. 상관기는 디지털 수신 기저대역 신호와, 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 위상차 검출유니트는 상관값을 토대로 디지털 수신 기저대역 신호와 수신타이밍 사이의 위상차를 구한다. 타이밍 제어유니트는 위상차 검출유니트에 의해 구해진 위상차를 제거하는 방법으로 수신타이밍을 변화시킨다.

Description

씨디엠에이 수신기{CDMA RECEIVER}
본 발명은 디지털 휴대용 전화 등에 사용되는 코드분할 다중접속(CDMA) 수신기에 관한 것으로서, 특히 CDMA 수신기의 동기 트래킹(synchronization tracking) 회로에 관한 것이다.
상기 형태의 종래의 CDMA 수신기는 예를 들어 JP-A-9-18446에 공개되어 있다.
도 1에서 나타낸 종래의 CDMA 수신기에서, 아날로그 수신신호는 A/D 변환기(610)에 의해 오버-샘플(over-sampled)되고 디지털 수신신호로 변환된다. 상관기(620)는 디지털 수신신호와 파일럿 채널의 확산코드(파일럿 확산코드) 사이의 상관값을 수신기의 수신타이밍(reception timing)에 따라 구한다. 이 과정에서, 수신타이밍 상관기(621)는 디지털 수신신호와, 현재의 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 이른 타이밍 상관기(early timing correlator)(622)는 디지털 수신신호와, 현재의 수신타이밍에 앞서는 위상을 갖는 이른 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 늦은 타이밍 상관기(late timing correlator)(623)는 디지털 수신신호와, 현재의 수신타이밍 후로 뒤지는 위상을 갖는 늦은 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구한다.
위상차 검출유니트(630)는 상관기(620)에 의해 구해진 3개의 상관값을 토대로 수신신호와 현재의 수신타이밍 사이의 위상차를 구한다. 타이밍 제어유니트(640)는 수신타이밍을 동기시키며, 이것은 위상차 검출유니트(630)에 의해 구해진 위상차를 제거하기 위한 방향으로 수신타이밍을 시프트(shift)함으로써수신신호와 함께 상관기(620)에서 상관값을 얻기 위해 사용된다. 수신타이밍이 의도적으로 시프트되는 경우에, 시프트되는 위상차의 방향과 시프트되는 각도가 타이밍 제어유니트(640)에 지시된다.
상기한 종래의 CDMA 수신기에서, 시스템 구성은 A/D 변환기(610)의 샘플링 주파수의 선택을 위해 제한된다. 그럼에도 불구하고, 어떠한 샘플링 주파수도 선택될 수 있다.
그러나, 샘플링 주파수의 임의 선택은, 수신신호와 수신타이밍 사이의 위상차가 수신타이밍을 정정하기 위해 검출될 때, 수신타이밍의 정정값을 계산, 세팅 및 실행하는 구분 동작의 수행을 필수적인 것으로 만든다. 그 결과는 수신타이밍의 정정값을 계산하기 위해 더 긴 시간이 요구된다.
본 발명의 목적은 수신타이밍의 정정값 계산에 필요한 시간을 단축할 수 있는 CDMA 수신기를 제공하는 것이다.
본 발명의 제1 양태에 따른 CDMA 수신기는, 칩 클록(chip clock)의 주파수보다 2n배 더 높은 주파수를 갖는 샘플링 클록으로 아날로그 수신 기저대역 신호를 오버-샘플링하고, 상기 아날로그 수신 기저대역 신호를 디지털 수신 기저대역 신호로 변환하는 A/D 변환기와, 상기 디지털 수신 기저대역 신호와 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 상관기와, 상기 상관값을 근거로 상기 수신 타이밍과 상기 디지털 수신 기저대역 신호 사이의 위상차를 구하는 위상차 검출유니트와, 상기 위상차를 제거하기 위해 상기 수신타이밍을 변화시키는 타이밍 제어유니트를 포함한다.
본 발명의 제2 양태에 따른 CDMA 수신기에서 타이밍 제어유니트는, 칩 단위로 상기 수신타이밍을 변화시키는 칩 위상 시프팅 유니트와, 1/2n칩 단위로 수신타이밍을 변화시키는 1/2n칩 위상 시프팅 유니트를 포함한다.
본 발명의 제3 양태에 따른 CDMA 수신기에서 타이밍 제어유니트는, 동기화 회로를 사용해서 구성된다.
도 1은 종래의 CDMA 수신기의 구성을 나타내는 블록 다이어그램.
도 2는 본 발명의 제1 실시예에 따른 CDMA 수신기의 구성을 나타내는 블록 다이어그램.
도 3은 도 2에 나타낸 CDMA 수신기의 동작을 설명하는 타이밍도.
도 4는 본 발명의 제2 실시예에 따른 CDMA 수신기의 구성을 나타내는 블록 다이어그램.
도 5는 본 발명의 제3 실시예에 따른 CDMA 수신기의 구성을 나타내는 블록 다이어그램.
도 6a는 도 5의 CDMA 수신기에서 1/2n칩 위상 시프팅 유니트의 출력신호의 일례를 나타내는 다이어그램.
도 6b는 도 5의 CDMA 수신기에서 칩 위상 시프팅 유니트의 출력신호의 일례를 나타내는 다이어그램.
본 발명의 제1 실시예에 따른 CDMA 수신기에서는, A/D 변환기의 샘플링 클록 주파수는 칩 클록의 값보다 2n배 더 높은 값으로 세트(set)된다. 도 2에서와 같이 본 실시예에 따른 CDMA 수신기는, A/D 변환기(10), 수신타이밍 상관기(21), 이른 타이밍 상관기(22) 및 늦은 타이밍 상관기(23)를 포함하는 상관기(20)와, 위상차 검출유니트(30)와, 타이밍 제어유니트(40)를 포함한다.
A/D 변환기(10)에서는, RF부(도시하지 않음)에서 수신 고주파수 신호의 주파수 변화 및 직교검출(orthogonal detection)에 의해 구해진 아날로그 수신 기저대역(baseband) 신호는 칩 클록의 주파수보다 더 높은 23(=8)인 주파수를 샘플링 클록으로 오버-샘플(over-sampled)되고, 디지털 수신 기저대역 신호로 변환된다.
상관기(20)에서의 수신타이밍 상관기(21), 이른 타이밍 상관기(22) 및 늦은타이밍 상관기(23) 각각은 디지털 수신 기저대역 신호 및 파일럿 확산코드(파일럿 채널에 사용된 확산코드) 사이의 상관값을 구하는 회로이며, 파일럿 확산코드 발생기, 복합 상관기(complex correlator) 및 심벌 적분기(symbol integrator)로 이루어진다. 이러한 상관기들의 동작 타이밍은 타이밍 제어유니트(40)에 의해 제어된다. 수신타이밍 상관기(21)는 디지털 수신 기저대역 신호와, 현재 수신타이밍과 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 이른 타이밍 상관기(22)는 디지털 수신 기저대역 신호와, 현재 수신타이밍에 앞서는 위상을 갖는 이른 수신타이밍과 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 늦은 타이밍 상관기(23)는 디지털 수신 기저대역 신호와, 현재 수신타이밍에 뒤지는 위상을 갖는 늦은 수신타이밍과 동기되는 파일럿 확산코드 사이의 상관값을 구한다.
위상차 검출유니트(30)는 상관기(20)로부터 출력된 3개의 상관값을 토대로 현재의 수신타이밍과 디지털 수신 기저대역 신호 사이의 위상차를 구하고, 현재의 수신타이밍이 디지털 수신 기저대역 신호와 일치하는 지를 판단하고, 일치하지 않는 경우에는 수신타이밍을 정정하는 제어량이 타이밍 제어유니트(40)로 지시된다. 또한, 수신타이밍이 의도적으로 시프트되는 경우에, 그 의도된 시프트량은 위상차 검출유니트(30)로부터 타이밍 제어유니트(40)로 지시된다. 타이밍 제어유니트(40)는 위상차 검출유니트(30)로부터의 지시에 따라 수신기의 수신타이밍을 시프트한다.
본 실시예에 따른 CDMA 수신기의 동작을 도 3을 참고로 설명한다. 아날로그 수신 기저대역 신호는, A/D 변환기(10)에 의해, 칩 클록(도 3의 칩 클록 타이밍 및오버-샘플 값)의 주파수보다 23(=8)배 더 높은 주파수를 샘플링 클록으로 하여 오버-샘플되고, 디지털 수신 기저대역 신호로 변환된다. 현재의 수신타이밍(타이밍 제어유니트(40)에 의해 상관기(20)로 현재 지시되는 수신타이밍)이 도 3에서 도시된 수신타이밍(ta)으로서 주어진다고 가정하면, 수신타이밍 상관기(21)는 디지털 수신 기저대역 신호와, 수신타이밍(ta)과 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 이른 타이밍 상관기(2)는 디지털 수신 기저대역 신호와, 수신타이밍(ta)에 앞서는 위상을 갖는 이른 수신타이밍(tx)과 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 또한, 늦은 타이밍 상관기(23)는 디지털 수신 기저대역 신호와, 수신타이밍(ta)에 뒤지는 위상을 갖는 늦은 수신타이밍과 동기되는 파일럿 확산코드 사이의 상관값을 구한다. 위상차 검출유니트(30)는 이렇게 구해진 3개의 상관값을 토대로 현재의 수신타이밍과 디지털 수신 기저대역 신호 사이의 위상차를 검출한다. 타이밍 제어유니트(40)는 위상차 검출유니트(30)에서 검출된 위상차를 제거하는 방향으로 수신타이밍을 시프트한다.
예를 들어, 약 2개의 샘플만큼 수신타이밍을 순방향(forward: x 방향)으로 시프트하기 위해, 2개의 샘플의 방향 및 제어량은 위상차 검출유니트(30)로부터 타이밍 제어유니트(40)로 지시된다. 이 과정에서, 수신타이밍이 3개의 칩과 하나의 샘플(하나의 칩은 8개의 샘플과 같음)만큼 역방향으로(backward: y방향) 의도적으로 시프트되면, 상기 시프트량(3개의 칩 및 하나의 샘플)이 제어량(2개의 샘플)에 부가되고, 위상차 검출유니트(30)로부터 타이밍 제어유니트(40)로 지시된다. 수신타이밍이 시프트되는 양은 [(-2샘플)+(3칩 + 1샘플) = 2칩 + 7샘플]로 설정된다. 그러므로, 수신타이밍이 [2칩 + 7샘플]만큼 역방향으로 시프트된다. A/D 변환기(10)의 샘플링 클록의 주파수가 칩 클록의 주파수보다 23(=8)배 더 높기 때문에, 수신타이밍이 시프트되는 양은 하드웨어/소프트웨어 처리에 부하를 주지 않는 모듈로-8 산술동작에 의해 계산된다.
즉, 8배의 오버-샘플을 실행하면
(-2샘플) + (3칩 + 1샘플)
= (-2샘플) + (25샘플)
= (23샘플)
= (2칩 + 7샘플)
이 된다. 이것을 2진법으로 계산하면, 하위 3비트는 샘플수에 상당하고 다음 비트 이 후는 칩에 상당하게 되어, 1회의 가산에 의해 계산이 완료된다.
그러나, 예를 들어 9배의 오버-샘플을 실행하면,
(23샘플)
= (9샘플 ×2 + 5샘플)
= (2칩 + 5샘플)
이 되고, 이것을 2진법으로 계산하면, 9번의 제산과, 나머지(端數)의 샘플 클럭수의 계산을 추가로 실행해야 한다.
이것을 하드웨어로 실행하는 경우에는 상기 8배의 오버-샘플의 경우에 비해서 동작 클럭의 수가 많아져서 처리시간이 증가된다. 또한, 소프트웨어로 실행하는 경우에도, 9번의 제산 연산으로 단계 수가 증가되어 마찬가지로 처리시간이 증가된다.
다른 장점은 하나의 칩이 8(=23)개의 샘플이기 때문에, 수신타이밍이 샘플링 주기 유니트 단독으로 또는 샘플링 주기 더하기 칩 유니트에서 위상차 검출유니트(30)에 의해 처리되는 지에 관계없이, 샘플링 주기 유니트에서 3개의 비트로부터 캐리(carry)를 사용함으로써 유사한 처리를 간단히 할 수 있다.
타이밍 제어유니트(40)는 위상차 검출유니트(30)로부터 지시된 제어량 및 시프트량에 따라서 수신타이밍이 시프트되는 양을 구한다. 상관기(20)는 타이밍 제어유니트(40)에 의해 구해진 양에 의해 수신타이밍을 시프트하여, 상기한 3개의 상관값을 구한다.
상기한 바와 같이, 본 실시예에 따른 CDMA 수신기에서, 위상차 검출유니트(30) 및 타이밍 제어유니트(40)는 A/D 변환기의 샘플링 클록의 주파수를 칩 클록의 주파수보다 2n배 높은 값으로 세트함으로써 모듈로-2n의 간단한 하드웨어 또는 소프트웨어로 산술처리수단을 구성할 수 있다.
(제2 실시예)
본 발명의 제2 실시예에 따른 CDMA 수신기에서, A/D 변환기의 샘플링 클록의 주파수는 칩 클록의 주파수보다 2n배 높은 값으로 세트되고, 칩의 위상 시프팅 유니트와 1/2n칩의 위상 시프팅 유니트(이하 각각, "칩 위상 시프팅 유니트", "1/2n칩 위상 시프팅 유니트"라 함)는 타이밍 제어유니트에서 제공된다. 특히, 도 4에 도시했듯이 본 실시예에 따른 CDMA 수신기는, A/D 변환기(310)와, 수신타이밍 상관기(321), 이른 타이밍 상관기(322) 및 늦은 타이밍 상관기(323)를 포함하는 상관기(320)와, 위상차 검출유니트(330)와, 칩 위상 시프팅 유니트(341)와, 1/2n칩 위상 시프팅 유니트(342)와, 정합 유니트(343)를 포함하는 타이밍 제어유니트(340)를 포함한다. 칩 위상 시프팅 유니트(341)는 칩 단위로 수신타이밍을 변화시키기 위한 것이고, 1/2n칩 위상 시프팅 유니트(342)는 A/D 변환기(310)의 샘플링 타이밍으로 수신타이밍을 변화시키기 위한 것이다. 정합 유니트(343)는 칩 위상 시프팅 유니트(341)에 의해 변화된 수신타이밍을 1/2n칩 위상 시프팅 유니트(342)와 결합하기 위한 것이다.
본 실시예에 따른 CDMA 수신기의 A/D 변환기(310), 상관기(320) 및 위상차 검출기(330)의 동작은, 도 2에 도시된 제1 실시예에 따른 CDMA 수신기의 A/D 변환기(10), 상관기(20) 및 위상차 검출유니트(30)의 동작과 유사하다. 그러므로, 타이밍 제어유니트(340)의 동작에 대해서만 상세하게 설명한다.
위상차 검출유니트(330)로부터 타이밍 제어유니트(340)로 출력된 위상 시프트량 지시데이터는 A/D 변환기(310)의 샘플링 타이밍에서의 위상 시프트량을 지시한다. A/D 변환기(310)의 샘플링 클록의 주파수가 칩 클록의 주파수보다 23(=8)배높고 3개의 칩 시간(=3×8=24 샘플링 클록)동안 시프트된 위상의 양은 위상 시프트량 지시데이터에 의해 지시된다고 가정하면, 위상 시프트량 지시데이터는 총 5비트가 된다. 위상 시프트량 지시데이터에서, 2개의 상위 비트는 칩으로 위상 시프트량을 지시하고, 3개의 하위 비트는 A/D 변환기(310)의 샘플링 타이밍으로 위상 시프트량을 지시한다.
예를 들어, 위상 시프트량 지시데이터의 2개의 상위 비트가 "00"인 경우에, 수신타이밍이 칩 위상 시프팅 유니트(341)에 의해 변화되지 않는다. 위상 시프트량 지시데이터의 2개의 상위 비트가 "01"인 경우에, 대조적으로 수신타이밍이 1칩만큼 변화되는 반면에, 위상 시프트량 지시데이터의 2개의 상위 비트가 "10"인 경우에, 수신타이밍은 칩 위상 시프팅 유니트(341)에 의해 2칩만큼 변화된다. 예를 들어, 위상 시프트량 지시데이터의 3개의 하위 비트가 "000"인 경우에, 수신타이밍은 1/2n칩 위상 시프팅 유니트(342)에 의해 변화되지 않는다. 위상 시프트량 지시데이터의 3개의 하위 비트가 "001"인 경우에, 수신타이밍은 1/23(=1/8)칩만큼 변화되는 반면에, 위상 시프트량 지시데이터의 3개의 하위 비트가 "011"인 경우에, 수신타이밍은 1/2n칩 위상 시프팅 유니트(342)에 의해 3/23(=3/8)칩만큼 변화된다. 정합 유니트(343)는 칩 위상 시프팅 유니트(341)에 의해 변화된 수신타이밍을 1/2n칩 위상 시프팅 유니트(342)에 의해 변화된 수신타이밍과 결합하여 위상차 검출유니트(330)로부터 공급된 위상 시프트량 지시데이터에 따라 수신타이밍을 변화시킨다. 예를 들어, 위상 시프트량 지시데이터가 "01011"인 경우에, 칩 위상 시프팅 유니트(341)에서 1칩만큼 변화된 수신타이밍과, 1/2n칩 위상 시프팅 유니트(342)에서 3/8칩만큼 변화된 수신타이밍을 정합 유니트(343)에서 서로 결합하어, (1+3/8)칩만큼 변화된 수신타이밍을 발생시킨다. 수신타이밍의 위상이 시프트되는 방향은 위상차 검출유니트(330)에 의해 타이밍 제어유니트(340)로도 지시된다.
상기한 바와 같이, 본 실시예에 따른 CDMA 수신기에서, 타이밍 제어유니트(340)는, 칩 위상 시프팅 유니트(341)와, 1/2n칩 위상 시프팅 유니트(342)와, 정합 유니트(343)를 포함한다. 그러므로, A/D 변환기(310)의 샘플링 타이밍(즉 1/2n칩)에서 위상차 검출유니트(330)로부터 타이밍 제어유니트(340)로 위상 시프트량이 지시될 수 있다.
(제3 실시예)
본 발명의 제3 실시예에 따른 CDMA 수신기에서, A/D 변환기의 샘플링 클록의 주파수는 칩 클록의 주파수보다 2n배 높은 값으로 세트되고, 위상 시프팅 유니트, 1/2n칩 위상 시프팅 유니트 및 정합 유니트를 포함하는 타이밍 제어유니트는 동기화 유니트를 사용해서 구성된다. 특히, 본 실시예에 따른 CDMA 수신기는, 도 5에서와 같이, A/D 변환기(410)와, 수신타이밍 상관기(421), 이른 타이밍 상관기(422), 및 늦은 타이밍 상관기(432)를 포함하는 상관기(420)와, 위상차 검출유니트(430)와, 칩 위상 시프팅 유니트(441), 1/2n칩 위상 시프팅 유니트(442), 및 정합 유니트(443)를 포함하는 타이밍 제어유니트(440)를 포함한다. 칩 위상 시프팅 유니트(441)는 칩 단위로 수신타이밍을 변화시키기 위한 것으로, 클록(444)을 출력한다. 1/2n칩 위상 시프팅 유니트(442)는 수신타이밍을 A/D 변환기(410)의 샘플링 타이밍으로 변화시키기 위한 것으로, 클록(445)을 출력한다. 정합 유니트(443)는 클록(444 및 445)을 토대로 해서 칩 위상 시프팅 유니트(441)에 의해 변화된 수신타이밍과 1/2n칩 위상 시프팅 유니트(442)에 의해 변화된 수신타이밍을 결합한다. 정합회로(443)로부터 출력된 클록(446)은 A/D 변환기(410)의 샘플링 클록과 동기시켜서 작동된 동기화 시스템 회로용 인에이블 신호(enable signal)로서 기능한다.
본 실시예에 따른 CDMA 수신기의 A/D 변환기(410), 상관기(420) 및 위상차 검출유니트(430)의 동작은 제1 실시예에 따른 CDMA 수신기의 A/D 변환기(10), 상관기(20) 및 위상차 검출기(30)의 동작과 비슷하다. 그러므로, 타이밍 제어유니트(440)의 동작만을 도 6a 및 6b를 참고로 상세하게 설명한다.
위상 시프트량 데이터가 위상차 검출유니트(430)로부터 타이밍 제어유니트(440)로 출력되고, 1/2n칩 위상 시프팅 유니트(442)는 도 6a에 도시된 타이밍으로 클록(445)을 발생시킨다. 예를 들어, 위상 시프트량 지시데이터가 1클록 주기(1클록=1/23칩)만큼 위상이 앞서도록 지시하는 경우에, 클록(445)은 도 6a에서의 제2 라인 상에서 도시된 타이밍으로 발생된다. 위상 시프트량 지시데이터가6클록 주기만큼 위상이 뒤지도록 지시하는 경우에, 클록(445)은 도 6a에서 제7 라인 상에 도시된 타이밍으로 발생된다. 높은 레벨 주기에서의 클록(445)은 플립-플롭(동기화 시스템 회로)용 인에이블 신호로서 기능한다. 위상을 1클록 주기만큼 앞서도록 하기 위해, 인에이블 신호는 1클록 주기를 더 길게 하는 회로를 작동하는 방법으로 발생되어, 1 클록 주기만큼 회로동작이 앞서도록 한다.
위상 시프트량 지시데이터를 여기에 적용할 때, 칩 위상 시프팅 유니트(441)는 도 6b에서 도시된 타이밍으로 클록(444)을 발생시킨다. 예를 들어, 위상 시프트량 지시데이터가 1칩 주기만큼 위상이 앞서도록 지시하는 경우에, 클록(444)은 도 6b의 제1 라인 상에서 도시된 타이밍으로 발생된다. 위상 시프트량 지시데이터가 9칩 주기만큼 위상이 앞서도록 지시하는 경우에, 클록(444)은 도 6b의 제9 라인 상에서 지시된 타이밍으로 발생된다. 높은 레벨 주기에서 클록(444)은 상관기(420)의 각 회로[특히, 플립플롭(동기화 시스템 회로)]용 인에이블 신호로서 기능하고, 다음의 인에이블 신호는 1칩 주기 앞서서 출력되어 1칩 주기만큼 회로동작이 앞서도록 한다.
정합 유니트(443)는 클록 444 및 445를 서로 결합하고 클록 446을 상관기(420)에 출력한다. 클록 446은 A/D 변환기(410)의 샘플링 클록과 동기되어 동작하는 플립플롭의 신호입력단자를 인에이블시키도록 인가된다. 정합회로(443)가 간단한 OR 회로로서 구성되는 경우에, 칩 위상 시프팅 유니트(441) 및 1/2n칩 위상 시프팅 유니트(442)는 제어가 필요하여, 2개의 클록(444 및 445)이 동시에 높은 레벨로 되지 않을 수도 있다. 역으로, 칩 위상 시프팅 유니트(441) 및 1/2n칩 위상 시프팅 유니트(442)가 간단한 회로구성을 갖는 경우에, 정합 유니트(443)는 2개의 클록(444 및 445)이 동시에 높은 레벨이라고 가정될 수 없는 방법으로 제어되도록 요구된다.
또한, 위상이 지연되는 경우에도, 3개의 클록(444 내지 446)이 비슷한 방법으로 발생된다. 도 6a 및 6b에서 도시된 예에서는 n을 3으로 하는 모듈로-8 회로로 구성되었지만, n이 다른 값(1 이상)으로 가정하는 경우에도 동일하게 적용된다.
본 실시예에 따른 상기 설명으로부터, 동기화 회로로 구성된 타이밍 제어유니트(440)를 가짐으로서 하드웨어에서 쉽게 실현될 수 있는 CDMA 수신기를 제공할 수 있음을 알 수 있다. 동시에, 이것은 높은 위상 제어 비율을 가지며 갑작스런 고장과 같은 잡음에 대해 안정적이다.

Claims (6)

  1. 칩 클록의 주파수보다 2n배 더 높은 주파수를 갖는 샘플링 클록으로 아날로그 수신 기저대역 신호를 오버-샘플링하고, 상기 아날로그 수신 기저대역 신호를 디지털 수신 기저대역 신호로 변환하는 A/D 변환기,
    상기 디지털 수신 기저대역 신호와, 수신타이밍에 동기되는 파일럿 확산코드사이의 상관값을 구하는 상관기,
    상기 상관값을 근거로 상기 수신 타이밍과 상기 디지털 수신 기저대역 신호 사이의 위상차를 구하는 위상차 검출유니트, 및
    상기 위상차를 제거하는 방법으로 상기 수신타이밍을 변화시키는 타이밍 제어유니트를 포함하는 것을 특징으로 하는 코드분할 다중접속 수신기.
  2. 제1항에 있어서, 상기 상관기는,
    상기 디지털 수신 기저대역 신호와, 제1 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 수신타이밍 상관기,
    상기 디지털 수신 기저대역 신호와, 상기 제1 수신타이밍으로부터 앞서는 위상을 갖는 제2 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 이른 타이밍 상관기, 및
    상기 디지털 수신 기저대역 신호와, 상기 제1 수신타이밍에 뒤지는 위상을갖는 제3 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 늦은 타이밍 상관기를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  3. 제1항에 있어서, 상기 타이밍 제어유니트는,
    칩 단위로 상기 수신타이밍을 변화시키는 칩 위상 시프팅 유니트, 및
    1/2n칩 단위로 수신타이밍을 변화시키는 1/2n칩 위상 시프팅 유니트를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  4. 제3항에 있어서, 상기 상관기는,
    상기 디지털 수신 기저대역 신호와, 제1 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 수신타이밍 상관기,
    상기 디지털 수신 기저대역 신호와, 상기 제1 수신타이밍으로부터 앞서는 위상을 갖는 제2 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 이른 타이밍 상관기, 및
    상기 디지털 수신 기저대역 신호와, 상기 제1 수신타이밍에 뒤지는 위상을 갖는 제3 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 늦은 타이밍 상관기를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  5. 제1항에 있어서, 상기 타이밍 제어유니트는 동기화 회로를 사용해서 구성되는 것을 특징으로 하는 코드분할 다중접속 수신기.
  6. 제5항에 있어서, 상기 상관기는,
    상기 디지털 수신 기저대역 신호와, 제1 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 수신타이밍 상관기,
    상기 디지털 수신 기저대역 신호와, 상기 제1 수신타이밍으로부터 위상이 앞서는 제2 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 이른 타이밍 상관기, 및
    상기 디지털 수신 기저대역 신호와, 상기 제1 수신타이밍에 뒤지는 위상을 갖는 제3 수신타이밍에 동기되는 파일럿 확산코드 사이의 상관값을 구하는 늦은 타이밍 상관기를 포함하는 것을 특징으로 하는 코드분할 다중접속 수신기.
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