KR20000052222A - 신호 복조 장치 - Google Patents

Abstract

CDMA 통신 시스템에 있어서, 특히 신호 복조용 주문형 집적회로(Application Specific Integrated Circuit ; 이하, ASIC 이라 약칭함)의 고집적 및 저전력화를 실현하기 위한 신호 복조 장치에 관한 것으로, 일정 칩 단위로 샘플링된 각 채널별 신호를 각 채널별 해당 PN 코드와 일정 칩만큼의 차이가 나도록 시다중화 형식으로 배열하여 출력하는 역확산부와, 상기 역확산부의 출력을 이용하여 해당 PN 칩 구간 동안 순환하면서 상기 각 채널별 신호의 위상 및 주파수 동기를 위한 파일럿 필터링 처리와, 상기 각 채널별 신호의 심볼 단위의 누산 처리 및 타이밍 동기를 위한 누산 처리를 수행하는 누산 뱅크를 포함하여 구성되어, 신호 복조용 ASIC의 소형화, 저가격화를 실현할 수 있는 신호 복조 장치에 관한 것이다.

Description

신호 복조 장치{Signal Demodulation Apparatus in CDMA}

본 발명은 CDMA 통신 시스템에 관한 것으로, 특히 신호 복조용 ASIC의 고집적 및 저전력화를 실현하기 위한 신호 복조 장치에 관한 것이다.

기존 IS-95 표준안에 따르면, CDMA 통신 시스템의 순방향 링크 복조 방식은 순방향 링크의 파일럿 신호를 이용하여 위상 정보를 추출하는 코히어런트(Coherent) 방식이 사용된다.

CDMA 신호 복조 장치에서 수신된 파일럿 신호는 다중 경로에 의한 각 경로의 신호 위상, 신호 세기에 대한 정보를 포함하고 있으며, 이 때문에 파일럿 신호는 타이밍 동기를 위한 기준 신호로 사용된다.

이러한 수신 파일럿 신호로부터 위상정보를 추출하기 위하여, 파일럿 필터(Pilot Filter)라고 불리는 모듈에 의하여 I채널 및 Q채널에 대해 통계적으로 평균(Averaging)하열 처리를 하는데, 이 파일럿 필터로부터 출력되는 출력 벡터의 진폭(Magnitude)이 신호세기 이고, 출력 벡터의 극좌표(polar coordination)상의 각이 신호 위상이 된다.

또한 수신 주파수의 에러는 위상 변화 속도에 비례하므로 다중 경로에 의한 각 경로의 신호 위상은 수신신호의 주파수 에러를 추정하는데도 사용된다.

이외에도, 복조 장치에는 타이밍 동기를 위한 장치가 필요한데, 여기에는 초기 동기(acquisition)와 타임 트래킹(Time-Tracking)으로 나뉜다, 일단 검색기(search)라 불리는 모듈에 의해 초기 동기가 이루어지면 올바른 신호 수신을 위하여 지속적으로 타이밍 동기를 유지해 주어야 하는데, 이를 위해 일반적으로 Early /Late 라는 수신방식을 이용한다.

Early 수신기는 원래의 타이밍(On-Time) 보다 이른 타이밍에서 신호를 수신하는 수신기이고, Late 수신기는 원래의 타이밍보다 늦은 타이밍에서 신호를 수신하는 수신기이다.

Early/Late 동기회로는 이들 두 수신기의 에너지 차이를 이용하여 수신신호의 타이밍 에러를 검출하고, 이 검출된 타이밍 에러를 이용하여 위상 동기 루프(PLL : Phase Locked Loop)와 같은 폐쇄 루프 제어 방식(closed-loop control)에 의해 타이밍 오차를 보정한다.

도 1 은 종래 기술에 따른 CDMA 신호 복조 장치의 일부 구성을 나타낸 블록구성도이다.

도 1을 참조하면, CDMA 신호 복조 장치는 CDMA 신호 처리 관점에서 살펴볼 때 크게 PN 칩 단위로 처리하는 부분과, 다수의 PN 칩을 누산한 심볼(Symbol) 단위로 처리하는 부분으로 크게 나눌 수 있다.

도시된 구성은 PN 칩 단위로 처리하는 부분을 나타낸 것으로, 이는 파일럿 필터(Pilot Filter)(11,12), 월쉬 심볼 누산부(13,14), Early 칩 누산부(21,22) 및 Late 칩 누산부(31,32)로 분리하여 신호 처리를 수행한다.

파일럿 필터(Pilot Filter)(11,12)는 수신된 파일럿 신호를 I채널 및 Q채널에 대해 평균(Averaging)하는 모듈로써, 파일럿 필터(11,12)의 결과 y(n)는 다음의 식에 의해 산출된다.

상기한 식 1을 다시 정리하면 식 2와 같으며, 여기서 y(n-1)은 파일럿 필터(11,12)의 이전 결과이고, x(n)은 파일럿 필터(11,12)의 새로운 입력이다.

은 파일럿 필터(11,12)의 이전 결과를 K비트만큼 오른쪽 쉬프팅한 결과이다.

파일럿 필터(11,12)는 무한 임펄스 응답 필터(Infinite Impulse Response Filter)의 구조를 가지며, 온 타임(on-time)에 동기되어 역확산된 신호의 주파수 동기, 위상 동기 및 신호 세기에 대한 정보를 심볼 레이트 처리부(40)에 출력한다.

이 때, 파일럿 필터(11,12) 출력 신호의 I채널 벡터 및 Q채널 벡터 진폭(Magnitude)이 신호 세기이고, I채널 벡터 및 Q채널 벡터의 극좌표(polar coordination)상 각이 출력 신호의 위상이 된다. 이 신호 위상은 수신 주파수의 에러를 추정하는데도 사용된다.

월쉬 심볼 누산부(13,14)는 파일럿 필터(11,12)의 정보를 이용하여 온 타임(on-time)에 동기되어 역확산된 신호를 심볼 단위로 누산하는 블록이다.

그밖에도 CDMA 신호 복조 장치는 탐색기(Searcher)라는 모듈에 의하여 초기 동기가 이루어진 후 올바른 신호 수신을 위하여 지속적으로 타이밍 동기를 유지해 주어야 하는데, 이를 위해 Early 수신기 및 Late 수신기를 이용한다.

도 1에서는 Early 수신기와 Late 수신기에서 상관 처리 부분을 나타내었다.

Early 수신기의 상관 처리 부분은 제2 역확산부(20)와 Early 칩 누산부(21,22)이며, Late 수신기의 상관 처리 부분은 제3 역확산부(30)와 Late 칩 누산부(31,32)이다.

참고로 Early 수신기는 온 타임(on-time)에 동기되는 신호보다 이른 시점에서 신호를 수신하는 수신기이고, Late 수신기는 온 타임(on-time)에 동기되는 신호보다 늦은 시점에서 신호를 수신하는 수신기이다.

이는 각 Early 수신기의 상관 처리 부분과 Late 수신기의 상관 처리 부분간의 오차를 이용하여 수신된 신호의 타이밍 에러를 검출하고, 이 검출된 타이밍 에러를 이용하여 타이밍 오차를 보정하는데는 위상 동기 루프(PLL : Phase Locked Loop)와 같은 폐쇄 루프 제어 방식(closed-loop control)을 이용하여 타이밍 오차를 보정한다.

도 2 는 종래 기술에 따른 CDMA 신호 복조 장치에 사용되는 역확산부의 내부 구성을 나타낸 도면이다.

도 2에서 기존에 사용되는 CDMA 신호 복조 장치의 역확산부(10,20,30)로는 복합 직교 위상 쉬프트 키잉 역확산기(Complex QPSK Despreader)를 사용한다.

이 역확산부(10,20,30)는 수신신호에 동기가 맞는 PN 코드를 사용하여, 도 1에 도시된 후단의 누산부들(Accumulator)(13,14,21,22,31,32)과 함께 상관 처리(Correlation)를 수행한다.

이와 같이 종래의 CDMA 신호 복조 장치는 신호 복조용 ASIC으로 구현되어 있으며, 이 신호 복조용 ASIC의 고집적 및 저전력화를 위하여 내부 디지털 회로의 구성을 보다 최소화할 필요가 있다.

그러나, 종래의 CDMA 신호 복조 장치에서 PN 칩 단위로 처리하는 부분을 구현하기 위해서는 많은 내부 디지털 회로가 필요하여 복잡한 구조를 갖게 된다는 문제점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, CDMA 신호 복조 장치에서 PN 칩 단위로 처리하는 여러 개의 디지털 회로를 공유토록 하여 내부 디지털 회로의 구성을 최소화하는데 적당한 신호 복조 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 신호 복조 장치의 특징은, 일정 칩 단위로 샘플링된 각 채널별 신호를 각 채널별 해당 PN 코드와 일정 칩만큼의 차이가 나도록 시다중화 형식으로 배열하여 출력하는 역확산부와; 상기 역확산부의 출력을 이용하여 해당 PN 칩 구간 동안 순환하면서 상기 각 채널별 신호의 위상 및 주파수 동기를 위한 파일럿 필터링 처리와, 상기 각 채널별 신호의 심볼 단위의 누산 처리 및 타이밍 동기를 위한 누산 처리를 수행하는 누산 뱅크를 포함하여 구성된다는 것이다.

바람직하게는, 상기 누산 뱅크가 I채널 누산 뱅크 및 Q채널 누산 뱅크로 구성되며, 이들 누산 뱅크는 각각 상기 역확산부에서 시다중화 형식으로 배열된 PN 칩 단위의 신호가 입력될 때, 상기 파일럿 필터링 처리를 위해 일정 비트만큼 쉬프팅된 후 궤환된 이전 처리 결과에서 상기 역확산부로부터의 입력을 가감하는 가감부와, 상기 가감부의 출력을 저장하고, 상기 가감부에 다음 입력이 있을 때 상기 저장된 값을 일정 비트만큼씩 쉬프팅한 후 출력하는 순환 레지스터 뱅크를 포함하여 구성된다.

또한, 상기 I채널 누산 뱅크는 심볼 단위의 누산 처리를 수행한 이후 상기 파일럿 필터링 처리, 상기 타이밍 동기를 위한 누산 처리를 순차적으로 수행하고, 상기 Q채널 누산 뱅크는 상기 파일럿 필터링 처리를 수행한 이후 상기 심볼 단위의 누산 처리, 상기 타이밍 동기를 위한 누산 처리를 순차적으로 수행하게 된다.

도 1 은 종래 기술에 따른 CDMA 신호 복조 장치의 일부 구성을 나타낸 블록구성도.

도 2 는 종래 기술에 따른 CDMA 신호 복조 장치에 사용되는 역확산부의 내부 구성을 나타낸 도면.

도 3 은 본 발명에 따른 PN 칩 단위의 신호 처리를 위한 신호 복조 장치의 상세 구성을 나타낸 도면.

도 4 는 본 발명에 따른 PN 칩 단위의 신호 처리를 위한 신호 복조 장치의 내부 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

100 : 데시메이터 200 : 역확산부

300 : I채널 누산 뱅크 310 : N비트 가감부

320 : 순환 레지스터 뱅크 340 : 래치부

350 : N비트 트렁케이트부 400 : Q채널 누산 뱅크

500 : 심볼 레이트 처리부 600 : 월쉬 코드 발생부

700 : 파일럿 PN 코드 발생부 800 : 타이밍 제어부

이하, 본 발명에 따른 신호 복조 장치에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.

본 발명은 신호 복조 장치 중에서 PN 칩 단위로 처리하는 부분의 디지털 회로 구성을 최소화하기 위한 제안으로, 기존의 CDMA 신호 복조 장치와 동일한 신호 처리를 수행한다.

도 3 은 본 발명에 따른 PN 칩 단위의 신호 처리를 위한 신호 복조 장치의 상세 구성을 나타낸 도면이다.

도 3을 참조하면, 데시메이터(Decimator)(100)는 플립플롭으로 구성된 1/2 칩 래치부(110,120)를 구비하여 I채널 데이터(Rx I data) 및 Q 채널 데이터(Rx Q data)를 각각 1/2 칩 단위로 샘플링한 후 샘플링된 각 데이터를 타이밍 제어부(800)에서 제공되는 동기 타이밍에 의해 1/2 칩 단위로 역확산부(200)에 출력시킨다.

시다중화(time-multiplexed) 형식으로 동작하는 역확산부(200)는 기존에 온 타임(on-time) 수신, Early 수신 및 Late 수신을 위한 각 역확산부를 시다중화(time-multiplexed) 형식으로 공유하게 되며, 1/2 칩 단위로 샘플링된 신호는 파일럿 PN 코드 발생부(700)에서 동기되어 생성된 각 채널별 PN 코드와 1/4 칩 만큼 차이가 나도록 배열되어 출력된다.

이렇게 함으로써, 하나의 PN 칩 구간동안 온 타임(on-time) 상관 처리를 위한 신호와, Early 상관 처리 및 Late 상관 처리를 위한 각 신호를 시다중화(time-multiplexed) 형식으로 계산할 수 있다.

역확산부(200)에서 시다중화(time-multiplexed) 형식으로 배열되어 출력된 신호는 I채널 누산 뱅크(300) 및 Q채널 누산 뱅크(400)에 입력되며, 이들 누산 뱅크(300,400)는 역확산된 신호의 주파수 동기, 위상 동기, 타이밍 동기 및 신호 세기에 대한 정보를 심볼 레이트 처리부(500)에 제공한다.

각 누산 뱅크(300,400)에서 N비트 가감부(310)와 순환 레지스터 뱅크(320)는 누산기(Accumulator) 역할을 수행한다. 즉 하나의 PN 칩 구간동안 순환하면서 무한 임펄스 응답 필터(IIR Filter) 구조를 이용한 파일럿 필터링(Pilot Filtering)을 수행하고, 월쉬 심볼의 누산 처리, Early 수신 신호 및 Late 수신 신호의 누산 처리를 수행한다.

도 4 는 본 발명에 따른 PN 칩 단위의 신호 처리를 위한 신호 복조 장치의 내부 타이밍도로써, 도 4를 참조하여 시다중화(time-multiplexed) 형식으로 역확산된 신호에 대한 파일럿 필터링 및 누산 처리하는 절차를 좀더 상세히 설명한다.

시다중화(time-multiplexed) 형식으로 역확산된 신호 중 1/2 칩의 온 타임(on-time) 상관 처리를 위한 일부는 주파수 동기, 위상 동기 및 신호 세기 측정와 같은 파일럿 필터링에 사용되며, 이를 제외한 하나의 PN 칩 구간의 나머지는 월쉬 코드 발생부(600)에서 생성된 월쉬 코드 시퀀스(Walsh Code Sequence)를 사용한 월쉬 심볼 누산 처리에 사용된다.

특히 IMT2000과 같이 직교 위상 편이 변조(QPSK Modulation)를 사용하는 QPSK 확산 CDMA 방식에서는 신호 복조를 실행하는데 있어 넌코히어런트(Noncoherent) 방식을 사용하므로, I채널 신호과 Q채널 신호를 교차시켜 더하거나 빼주는 보상 처리가 필요하게 된다.

이를 위해 본 발명에 따른 역확산부(200)에서는 I채널 신호와 Q채널 신호를 시다중화(time-multiplexed) 형식에 의해 번갈아가며 처리되므로, I채널 누산 뱅크(300) 또는 Q채널 누산 뱅크(400)에는 각각 하나씩의 N비트 가감부와 순환 레지스터 뱅크(Rotating Ragister Bank)를 이용한 누산 처리를 수행한다.

도시된 타이밍도에서 "W"는 월쉬 심볼 누산 처리 구간이고, "1", "2", "3"은 주파수 동기, 위상 동기 및 신호 세기 측정와 같은 파일럿 필터링 처리 구간이다.

이들 구간에 표시된 부호는 N비트 가감부(310)의 동작 모드를 나타낸 것으로, 도시된 "-" 부호의 구간은 N비트 가감부(310)가 "B-A"로 동작한다는 것을 나타낸다.

이상에서 설명한 바와 같이 본 발명의 신호 복조 장치에 따르면, PN 칩 단위로 처리하는 부분을 효율적으로 공유시킴으로써 기존과 동일한 동작을 수행하는데 있어 최소한으로 구성된 디지털 회로를 사용한다.

따라서, 신호 복조용 ASIC의 소형화, 저가격화를 실현할 수 있으며, 또한 고집적화로 인해 전력 소모가 줄어드는 효과가 있다. 특히 이동 단말기에 유용하게 쓰일 수 있다.

Claims (3)

1. 일정 칩 단위로 샘플링된 각 채널별 신호를 각 채널별 해당 PN 코드와 일정 칩만큼의 차이가 나도록 시다중화 형식으로 배열하여 출력하는 역확산부와;

   상기 역확산부의 출력을 이용하여 해당 PN 칩 구간 동안 순환하면서 상기 각 채널별 신호의 위상 및 주파수 동기를 위한 파일럿 필터링 처리와, 상기 각 채널별 신호의 심볼 단위의 누산 처리 및 타이밍 동기를 위한 누산 처리를 수행하는 누산 뱅크를 포함하여 구성되는 것을 특징으로 하는 신호 복조 장치.
2. 제 1 항에 있어서, 상기 누산 뱅크는 I채널 누산 뱅크 및 Q채널 누산 뱅크로 구성되며, 상기 I채널 누산 뱅크 및 Q채널 누산 뱅크는 각각

   상기 역확산부에서 시다중화 형식으로 배열된 PN 칩 단위의 신호가 입력될 때, 상기 파일럿 필터링 처리를 위해 일정 비트만큼 쉬프팅된 후 궤환된 이전 처리 결과에서 상기 역확산부로부터의 입력을 가감하는 가감부와,

   상기 가감부의 출력을 저장하고, 상기 가감부에 다음 입력이 있을 때 상기 저장된 값을 일정 비트만큼씩 쉬프팅한 후 출력하는 순환 레지스터 뱅크를 포함하여 구성되는 것을 특징으로 하는 신호 복조 장치.
3. 제 2 항에 있어서, 상기 I채널 누산 뱅크는 심볼 단위의 누산 처리를 수행한 이후 상기 파일럿 필터링 처리, 상기 타이밍 동기를 위한 누산 처리를 순차적으로 수행하고, 상기 Q채널 누산 뱅크는 상기 파일럿 필터링 처리를 수행한 이후 상기 심볼 단위의 누산 처리, 상기 타이밍 동기를 위한 누산 처리를 순차적으로 수행하는 것을 특징으로 하는 신호 복조 장치.