KR100459120B1

KR100459120B1 - 신호처리를 위한 연산 장치

Info

Publication number: KR100459120B1
Application number: KR10-2000-0014274A
Authority: KR
Inventors: 김종윤; 김현정
Original assignee: 엘지전자 주식회사
Priority date: 2000-03-21
Filing date: 2000-03-21
Publication date: 2004-12-03
Also published as: KR20010092204A

Abstract

본 발명은 통신 시스템에 관한 것으로, 특히 코드분할 다중접속 방식(Code Division Multiple Access ; 이하, CDMA 라 약칭함) 시스템에서 CDMA 신호처리를 효율적으로 수행하기 위한 연산 장치에 관한 것이다.

이에 대해 본 발명에서는, CDMA 신호처리를 위해 여러 연산을 효율적으로 결합하여 처리할 수 있도록 듀얼(dual) 승산 누적(Multiply-and-accumulation ; 이하, MAC 이라 약칭함), 파이프라이닝(Pipelining) 신호처리 및 피이드백 경로(feedback path)의 구성 등을 기술적 배경으로 하는 신호처리를 위한 연산 장치를 제공한다.

Description

신호처리를 위한 연산 장치{operating apparatus for signaling}

본 발명은 통신 시스템에 관한 것으로, 특히 CDMA 시스템에서 CDMA 신호처리를 효율적으로 수행하기 위한 연산 장치에 관한 것이다.

일반적인 CDMA 신호처리에 대해 이하 설명한다.

IS-95 방식과 같은 CDMA 시스템의 순방향 링크(Forward link)에서는 신호의 복조를 용이하게 하기 위해 이로부터 위상정보를 추출하는 코히어런트 복조 방식(coherent demodulation)을 사용한다.

이 코히어런트 복조 방식은 추출된 위상정보를 이용하여 수신 처리를 수행하는 방식으로써, 보통 로컬 오실레이터(local oscillator)를 사용하여 수신된 고주파수 신호를 하향 변환(down conversion)시키며, 그 후단에서 위상 로테이션(phase rotation)을 통해 위상 오차 보상이 이루어진다.

이외에도 파일럿 신호(pilot signal)는 다중경로(multi-path)에 의한 각 경로의 신호 위상, 신호 세기 및 타이밍 동기에 대한 기준신호로써 사용된다.

이러한 파일럿 신호를 수신하여 분기(branch-off)된 동위상(In-phase ; 이하, I 라 약칭함) 채널과 직교위상(Quadrature-phase ; 이하, Q 라 약칭함) 채널에 대해 파일럿 평균을 취하는 모듈을 파일럿 필터(pilot filter)라 한다. 이 파일럿 필터로부터 출력된 신호의 (I, Q) 벡터의 크기(Magnitude)가 그 경로의 신호 세기이며, 그 (I, Q) 벡터의 극좌표(polar coordination) 상의 각이 신호 위상이 된다. 또한 신호 위상은 그 경로의 수신 주파수 에러를 추정(estimation)하는데도 사용된다.

상기한 설명들은 복조 장치에서의 동작이며, 복조 장치는 올바른 신호 수신을 위하여 지속적으로 타이밍 동기를 유지해야 한다. 이렇게 복조 장치가 지속적인타이밍 동기를 유지하기 위해서는 일반적으로 얼리-레이트 수신기(Early-Late receiver)를 사용한다. 얼리 수신기(Early receiver)는 원래의 타이밍보다 일찍 수신하고, 레이트 수신기(Late receiver)는 원래의 타이밍보다 늦게 수신한다.

이러한 얼리-레이트 수신기에는 타이밍 동기를 위해 얼리-레이트(Early-Late) 동기회로가 사용되며, 얼리-레이트 동기회로는 얼리 수신기와 레이트 수신기의 타이밍 오차를 이용하여 수신된 신호의 타이밍 에러를 검출한다. 이후 그 얼리-레이트 동기회로는 그 검출된 타이밍 에러를 이용하여 위상 제어 루프(PLL : Phase Locked Loop)와 같은 폐쇄 루프 제어(closed loop control)를 통해 타이밍 오차를 보정한다.

지금까지 설명된 CDMA 신호처리는 피엔(PN : Pseudo Noise) 칩(chip) 단위의 처리부분과, 다수의 피엔(PN) 칩을 누적한 심볼(symbol) 단위의 처리부분으로 나뉜다.

그런데 종래에는 상기와 같은 CDMA 신호처리를 위해, 디지털 신호처리 프로세서(Digital Signaling Processor ; 이하, DSP 라 약칭함)에서 많이 사용하는 MAC 연산 장치가 사용될 수 있다.

그러나, 향후 상용화될 차세대 이동통신 시스템(IMT-2000 : International Mobile Telecommunication)과 같이 많은 신호처리량을 필요로 하는 시스템을 위해서는 보다 효율적이고 고성능의 신호처리용 연산 장치가 요구된다.

본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, CDMA 신호처리를위해 여러 연산을 효율적으로 결합하여 처리할 수 있도록 듀얼 MAC, 파이프라이닝(Pipelining) 신호처리 및 피이드백 경로(feedback path)의 구성 등을 기술적 배경으로 하는 신호처리를 위한 연산 장치를 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 신호처리를 위한 연산 장치의 특징은, 특정 신호처리에 사용되는 여러 데이터들을 각각 저장하는 전위 버퍼와, 시간 동기를 위해 상기 전위 버퍼의 데이터에 대해 딜레이(delay)된 심볼 값들을 저장하는 심볼 메모리와, 상기 신호처리에 따른 중간 결과 값을 저장하는 또다른 메모리들을 더 포함하는 것에 있어서, 역위상(Q) 채널에 대한 여러 신호처리 연산을 수행하는 제1 승산 누적(Q-MAC) 블록과, 상기 버퍼 및 상기 메모리들로부터 제공된 데이터들과 피이드백된 이전 신호처리 연산 결과들을 근거로 하여 동위상(I) 채널에 대한 여러 신호처리 연산을 수행하며, 상기 제1 승산 누적(Q-MAC) 블록과 동일한 구성을 가지고 듀얼(dual) 구조로 동작하는 제2 승산 누적(I-MAC) 블록을 포함하여 구성된다.

바람직하게는, 상기 승산 누적 블록들이 넌코히어런트(noncoherent)한 신호처리 연산을 수행할 경우에 상기 제2 승산 누적(I-MAC) 블록이, 상기 버퍼 및 상기 메모리들로부터 제공된 동위상(I) 채널에 대한 신호처리 데이터들과 피이드백된 자신의 이전 신호처리 연산 결과들과 상기 승산 누적(Q-MAC) 블록에서 제공된 역위상(Q) 채널에 대한 신호처리 연산 결과를 근거로 하여 신호처리 연산을 수행하며, 이 경우 상기 제1 승산 누적(Q-MAC) 블록의 신호처리 연산은 디스에이블(disable)된다.

여기서, 상기 하나의 승산 누적 블록은 상호 신호처리 중간 결과 값들을 주고받는 경로를 통해 상기 넌코히어런트(noncoherent) 신호처리 연산을 위한 다른 승산 누적 블록의 신호처리 중간 결과를 제공받는다.

또한, 상기 승산 누적 블록들은 하나의 제어 코드에 의해 코히어런트(coherent)한 CDMA 신호처리 연산 및 넌코히어런트(noncoherent)한 CDMA 신호처리 연산이 수행된다.

도 1은 본 발명에 따른 듀얼 MAC 구조의 CDMA 신호처리를 위한 연산 장치의 구성을 나타낸 블록도.

*도면의 주요부분에 대한 부호의 설명*

10 : 전위 버퍼(Front-end buffer)

20 : 심볼 메모리(symbol memory)

30 : I/Q 선택블록 31 : 스웹 블럭(Swap)

40 : MAC 메모리 50 : 컴바이너 RAM

60 : I-MAC 61a∼61i : 먹스(MUX)

62a∼62f : 레지스터 63 : 곱셈기(multiplier)

64 : 제1 가감기 65 : 제2 가감기

66 : 트렁케이션 로직(truncation logic)

67 : 세츄레이터(saturator) 68 : Q-MAC

이하 본 발명에 따른 신호처리를 위한 연산 장치에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.

본 발명의 연산 장치는 듀얼 MAC 구조를 갖는다. 이 듀얼 MAC 구조는 CDMA 신호처리를 위해 동일한 구조를 갖는 두 개의 MAC 엔진 형태로 구성된다. 즉 복조를 위해 분기된 I채널신호 및 Q채널신호에 대한 각각의 MAC을 사용한다.

도 1은 본 발명에 따른 듀얼 MAC 구조의 CDMA 신호처리를 위한 연산 장치의 구성을 나타낸 블록도이다.

도 1을 참조하면, 먼저 CDMA 신호처리를 위해 전위 버퍼(front-end buffer)(10)에는 I채널에 대해 코드채널-0의 월쉬 심볼(walsh symbol)(W0), 코드채널-1의 월쉬 심볼(W1), 코드채널-2의 월쉬 심볼(W2) 및 코드채널-3의 월쉬 심볼(W3), I채널의 타이밍 동기를 위한 얼리-레이트 데이터(early late data), I채널에 대한 파일럿 심볼이 저장되며, 또한 Q채널에 대해 코드채널-0의 월쉬 심볼(walsh symbol)(W0), 코드채널-1의 월쉬 심볼(W1), 코드채널-2의 월쉬심볼(W2) 및 코드채널-3의 월쉬 심볼(W3), Q채널의 타이밍 동기를 위한 얼리-레이트 데이터(early late data), Q채널에 대한 파일럿 심볼이 저장된다.

다음 심볼 메모리(symbol memory)(20)에는 파일럿 필터와의 시간 동기를 위해 딜레이(delay)된 심볼 값들이 저장된다. 이렇게 딜레이된 심볼 값들을 심볼 메모리(20)에 저장시키는 이유는, 파일럿 필터 계산에 의해 파일럿 필터의 값이 딜레이(delay)되어 나오기 때문이며, 이 딜레이된 필터 출력 값과 타이밍을 맞추기 위해 딜레이된 심볼 값들이 심볼 메모리(20)에 저장된다.

다음 MAC 메모리(40)와 컴바이너 RAM(combiner RAM)(50)에는 다음에 설명될 MAC 엔진들(60,70)에 의한 신호처리 중간 결과 값들이 저장된다.

상기 심볼 메모리(20)의 출력단에는 I/Q 선택 블록(30)이 존재하며, MAC 메모리(40)의 출력단에는 스웹 블록(Swap)(31)이 존재한다. 이는 상호 보완적인(complemental) MAC 처리시 I/Q 데이터가 I-MAC(60)과 Q-MAC(70)에 동일하게 입력되거나, I 데이터는 Q-MAC(70)에 Q 데이터는 I-MAC(60)에 입력되도록 하기 위하여 요구된다.

듀얼 MAC 구조를 이루는 두 개의 MAC 중 I-MAC(60)은 I채널 신호처리에 사용된다. 그러나 경우에 따라 I채널신호와 Q채널신호가 공통인 경우, 다시 말해서 I채널과 Q채널에 대해 상호 보완적인(complementary=보수관계의) 신호처리 연산이 아닌 경우에는 I-MAC(60)이 그 신호처리에 사용된다. 듀얼 MAC 구조를 이루는 다른 하나는 Q-MAC(70)으로써 Q채널 신호처리에 사용된다.

특히 본 발명의 듀얼 MAC 구조를 이루는 두 개의 MAC 엔진들(60,70)은 코히어런트(Coherent)하게 연산을 수행할 경우 쌍(pair)으로 동작하며, 넌코히어런트(noncoherent)한 연산을 수행할 경우, 즉 상호 보완적인(complementary=보수관계의) 연산을 수행하지 않을 경우에는 I-MAC(60)과 Q-MAC(70)이 개별적으로 동작한다. 이에 대한 보다 상세한 설명은 아래 계속되는 설명을 통해 이해될 수 있다.

이들 각 MAC 엔진들(60,70) 중 I-MAC(60)의 내부 구성은 다음과 같다.

일단 I-MAC(60)은, 입력되는 데이터들 중 하나의 데이터를 선택적으로 출력시키는 다수 개의 먹스(MUX)(61a∼61i)와, 데이터를 저장하기 위한 다수 개의 레지스터(register-A, register-B, register-C, register-X, register-Y)(62a∼62e)와, 입력되는 데이터들 중 하나의 데이터를 선택적으로 출력시키는 두 개의 제5 및 제6먹스(61e,61f)의 출력 값을 곱하는 하나의 곱셈기(multiplier)(63)와, 레지스터-A(register-A)(62a)의 출력과 제7 먹스(61h)의 출력을 합산하거나 서로 감산하는 제1 가감기(add/subtract)(64)와, 곱셈기(63)의 출력과 제7 먹스(61g)의 출력 중 하나의 데이터를 선택적으로 출력시키는 제9 먹스(61i)의 출력을 하나의 입력으로 하고 제1 가감기(64)의 출력을 또다른 하나의 입력으로 하여 이들 입력에 대해 합산 또는 감산을 수행하는 제2 가감기(65)로 구성되며, 그밖에도 상기 제2 가감기(65)의 출력이 입력됨에 따라, 그 입력을 오른쪽 쉬프트(shift-right)하여 최하위 비트(LSB : Least Significant Bit)를 제거한 후 출력시키는 트렁케이션 로직(truncation logic)(66)과, 가변적인 제한범위를 가지고 트렁케이션 로직(66)의 출력 데이터를 특정 비트 세츄레이션(saturation)하여 출력시키는세츄레이터(saturator)(67)를 더 포함하여 구성된다.

다음 각 MAC 엔진들(60,70) 중 Q-MAC(70)의 내부 구성은 상기한 I-MAC(60)의 내부 구성과 동일한 구성을 가지므로 상세한 설명을 생략하며, 이하에서는 I-MAC(60)의 구성을 중심으로 설명한다.

다음은 상기한 구성에 따른 각 MAC 엔진들(60,70)의 동작을 I-MAC(60)을 중심으로 이하 설명한다.

상기한 구성을 갖는 각 MAC 엔진들(60,70)들은 전위 버퍼(Front-end buffer)(10)와 심볼 메모리(symbol memory)(20)로부터 데이터를 받아들이는 경로가 존재하며, 또한 MAC 메모리(40)와 데이터를 주고받는 경로가 존재한다. 덧붙여 I-MAC(60)은 Q-MAC(70)으로부터 데이터를 받아들이는 경로가 존재하고, 반대로 Q-MAC(70)은 I-MAC(60)으로부터 데이터를 받아들이는 경로가 존재한다.

I-MAC(60)의 내부 구성 요소인 제1 먹스(61a)는 전위 버퍼(10)와 MAC 메모리(40)로부터 각각 전달된 데이터들 중 하나를 선택적으로 출력시키며, 제2 먹스(61b)는 전위 버퍼(10) 및 MAC 메모리(40)로부터 데이터를 전달받음과 동시에 심볼 메모리(20)에서 출력되어 I/Q 선택 블록(30)을 통과한 데이터와 MAC 메모리(40)에서 출력되어 스웹 블록(31)을 통과한 데이터를 전달받아 그들 중 하나를 선택적으로 출력시키며, 제3 먹스(61c)는 MAC 메모리(40)와 컴바이너 RAM(50)으로부터 각각 전달된 데이터들 중 하나를 선택적으로 출력시킨다.

제1 먹스(61a)의 출력은 레지스터-A(register-A)(62a)에 저장되며, 제2 먹스(61b)의 출력은 레지스터-B(register-B)(62b)에 저장되며, 제3 먹스(61c)의 출력은 레지스터-C(register-C)(62c)에 저장된다. 이를 위해 제1 먹스(61a)는 레지스터-A(register-A)(62a)와 직렬로 연결되며, 제2 먹스(61b)는 레지스터-B(register-B)(62b)와 직렬로 연결되며, 제3 먹스(61c)는 레지스터-C(register-C)(62c)와 직렬로 연결된다.

제5 먹스(61e)는 레지스터-A(register-A)(62a)의 출력과 이후 설명될 레지스터-Y(register-Y)(62e)로부터 피이드백(feedback)된 출력 중 하나를 선택적으로 출력시키며, 제6 먹스(61f)는 레지스터-B(register-B)(62b)의 출력과 레지스터-Y(register-Y)(62e)로부터 피이드백(feedback)된 출력 중 하나를 선택적으로 출력시킨다. 또한 제7 먹스(61g)는 제6 먹스(61f)의 출력과 이후 설명될 레지스터-X(register-X)(62d)로부터 피이드백(feedback)된 출력 중 하나를 선택적으로 출력시키며, 제8 먹스(61h)는 레지스터-C(register-C)(62c)의 출력, 레지스터-Y(register-Y)(62e)로부터 피이드백(feedback)된 출력, Q-MAC(70)에서 I-MAC(60)으로의 경로로 전달된 Q-MAC(70)에 의한 신호처리 중간 결과 값, 또는 모두 '0'인 입력 값들 중 하나를 선택적으로 출력시킨다.

한 개의 곱셈기(multiplier)(63)는 제5 먹스(61e)의 출력과 제6 먹스(61f)의 출력들을 곱셈 연산하여 16비트의 데이터를 출력시킨다.

제1 가감기(64)는 제7 먹스(61g)의 출력과 제8 먹스(61h)의 출력들을 합산하거나 서로 감산하여 출력시킨다.

제9 먹스(61i)는 곱셈기(63)의 출력과 제7 먹스(61g)의 출력들 중 하나를 선택적으로 출력시키며, 제2 가감기(65)는 상기 제9 먹스(61i)의 출력과 상기 제1 가감기(64)의 출력을 합산(add)하거나 감산(subtract)하여 출력시킨다.

지금까지의 구성 요소들의 동작을 통해 최종 제2 가감기(65)로부터 출력된 신호처리 연산 결과는 트렁케이션 로직(truncation logic)(66)의 오른쪽 쉬프트(shift-right) 동작에 의해 최하위 비트(LSB)가 제거된다.

이후 트렁케이션 로직(truncation logic)(66)의 출력은 가변적인 제한범위를 가지는 세츄레이터(saturator)(67)에 의해 특정 비트 세츄레이션(saturation)된다. 예로써, 세츄레이터(67)가 N비트 데이터에서 M비트 세츄레이션 한다는 것은 N비트 데이터가 (N-M)비트로 표시할 수 있는 비트 값의 범위를 넘을 경우에 그 제한범위의 값으로 N비트 데이터를 맵핑(mapping)하는 것이다.

상기한 트렁케이션 로직(66)의 오른쪽 쉬프트(shift-right) 동작과 세츄레이션 동작을 거치지 않은 최종 제2 가감기(65)로부터 출력된 신호처리 연산 결과는 레지스터-X(register-X)(62d)에 바로 저장된다. 레지스터-X(register-X)(62d)에 저장되는 데이터에는 타이밍 트래킹(time tracking) 시에 필요한 오버플로우 플래그(overflow flag)가 포함된다. 오버플로우 플래그는 최종 제2 가감기(65)로부터 출력된 신호처리 연산 결과가 정해진 범위를 넘어서는 오버플로우 여부를 나타내기 위한 것이다.

다음 세츄레이터(67)의 출력은 레지스터-Y(register-Y)(62e)에 저장된 후 제5 먹스(61e), 제6 먹스(61f), 제8 먹스(61h)로 피이드백 되며, 또한 제4 먹스(61d)를 통해 MAC 메모리(40) 및 컴바이너 RAM(50)에 피이드백 된다. 덧붙여 이는 본 발명의 특징 중에 하나인데, I-MAC(60)에 의한 신호처리 중간 결과 값인레지스터-Y(62e)의 출력은 I-MAC(60)에서 Q-MAC(70)으로의 경로를 통해 Q-MAC(70)에 제공된다.

결국 CDMA 신호처리는 상기한 듀얼 MAC 구조를 갖는 연산 장치의 구성 및 동작을 통해, I채널심볼 값 및 Q채널심볼 값, 타이밍 트래킹 위상(Timing tracking phase), 주파수 에러(frequency error), 다중 사용자에 대한 경로를 이루는 수신 핑거(finger)의 수신신호강도표시자(RSSI : Received Signal Strength Indicator), 전력 제어 판정(power control decision)을 위한 수신신호의 에너지 대 잡음전력 비율(Eb/Nt) 값, 신속 호출 채널 표시자(Quick-paging channel indicator)의 결과가 연산된다. 이 언급된 결과를 얻기 위해 에너지 누적(energy accumulation), 복소 곱셈(complex multiplication), 유한 임펄스 응답(FIR : Finite Impulse Response) 또는 무한 임펄스 응답(IIR : Infinite Impulse Response) 필터링 및 심볼 결합(symbol combining) 등을 얻는 연산이 이루어진다.

본 발명은 대부분의 데이터 신호처리가 I채널과 Q채널에 대해 상호 대칭적(symmetric) 또는 상호 보완적(complementary)으로 이루어진다는 특성을 이용한다. 이러한 특성을 고려하여 동일한 구조의 MAC 엔진을 두 개 사용한다. 따라서 하나의 제어코드(control code)를 사용하여 I채널과 Q채널에 대한 신호처리 연산을 각각의 전용 MAC(60 또는 70)에서 동시에 실시한다.

각 MAC 엔진들(60,70)의 데이터 신호처리 중 I채널과 Q채널에 대해 상호 보완적으로 이루어지지 않는 신호처리 연산은 I-MAC(60)에서만 동작하도록 하고, Q-MAC(70)의 동작은 디스에이블(disable)시킨다.

I-MAC(60)의 동작을 중심으로 이하 설명하면, I-MAC(60)은 레지스터-X(62d) 또는 레지스터-Y(62e)로부터의 피이드백 경로가 형성되어 있으므로, 이전 신호처리의 중간 결과를 미리 저장하여 현재 신호처리 연산에 이용한다. 이에 따라 메모리로(20,40)의 읽기/쓰기를 포함한 전체 연산 사이클 수가 감소된다.

또한 I-MAC(60)은 Q-MAC(70)으로부터 Y 데이터를 받아들이는 경로가 존재하고, 반대로 Q-MAC(70)은 I-MAC(60)으로부터 Y 데이터를 받아들이는 경로가 존재하므로, 각 MAC 엔진들(60,70)의 데이터 신호처리 중 I채널과 Q채널에 대해 상호 보완적으로 이루어지지 않는 신호처리 연산의 경우 즉 넌코히어런트(noncoherent)한 연산을 수행할 경우에는, 메모리(20,40)에서 데이터를 읽지 않고, 상대 MAC(60 또는 70)에서 데이터를 직접 읽어온다. 이에 따라 메모리(20,40)로의 접근(access) 수가 감소된다.

그리고, 본 발명의 각 MAC 엔진들(60,70)은 두 개의 가감기(64,65)를 사용하므로 다양한 조합의 신호처리 연산이 가능하다. 이는 제2 가감기(65)의 다양한 모드 동작에 의해 가능하며, 제2 가감기(65)는 각 모드에 따라 합산, 감산, 절대 값 계산(absolute value calculation) 및 입력 게이팅(input gating) 등의 다양한 연산 수행하여 그 결과를 출력시킨다.

이와 같이 각 MAC 엔진들(60,70)을 동작시키기 위한 연산의 순서나 조합은 다양하게 구성될 수 있으며, 본 발명의 듀얼 MAC 구조의 CDMA 신호처리를 위한 연산 장치를 사용하여 CDMA 신호처리를 위한 다음 나열된 여러 연산을 수행한다. 물론 아래의 연산 이외에도 여러 연산의 수행이 가능하지만 이는 생략한다.

Y ＜＝ Sat(k){Trunc(n){-A+B+C}}

Y ＜＝ Sat(k){Trunc(n){A+X+Y}}

Y ＜＝ Sat(k){Trunc(n){A+Y(Other MAC)+Y}}

Y ＜＝ Sat(k){Trunc(n){Y(Other MAC)+Y}}

Y ＜＝ Sat(k){Trunc(n){B+Y}}

Y ＜＝ Sat(k){Trunc(n){A+Y}}

Y ＜＝ Sat(k){Trunc(n){-A+Y}}

Y ＜＝ Sat(k){Trunc(n){｜A｜+C}}

Y ＜＝ Sat(k){Trunc(n){(A＊B)+C}}

Y ＜＝ Sat(k){Trunc(n){(A＊B)+Y}}

Y ＜＝ Sat(k){Trunc(n){-(A＊B)+Y}}

Y ＜＝ Sat(k){Trunc(n){(A＊B)}}

Y ＜＝ Sat(k){Trunc(n){(A＊Y)+C}}

Y ＜＝ Sat(k){Trunc(n){(A＊Y)}}

Y ＜＝ Sat(k){Trunc(n){(Y＊Y)}}

Y ＜＝ Sat(k){Trunc(n){A}}

Y ＜＝ Sat(k){Trunc(n){-A}}

Y ＜＝ Sat(k){Trunc(n){X}}

상기 나열된 연산에서 문자 'A', 'B', 'C', 'X' 및 'Y'는 각각 레지스터-A(62a), 레지스터-B(62b), 레지스터-C(62c), 레지스터-X(62d) 및 레지스터-Y(62e)의 값들이다. 또한 상기한 연산들이 I-MAC(60)에서 수행될 경우에 상기한 'Y(Other MAC)'은 Q-MAC(70)의 레지스터로부터 피이드백 되어 전달된 값인데, 이 값은 Q-MAC(70)에 구비된 가감기의 신호처리 연산 결과를 트렁케이션(Truncation)하고 세츄레이션(saturation)한 후 저장한 값이다.

상기 나열된 연산들에서 'Sat(k)'는 세츄레이션 연산이며, 'Trunc(n)'은 트렁케이션 연산을 의미한다.

이상에서 설명한 바와 같이 본 발명에 따른 신호처리를 위한 연산 장치를 사용함으로써 다음과 같은 효과가 있다.

본 발명에서는 동일한 구성의 듀얼 MAC 구조를 사용하므로, 하나의 제어 코드를 사용하여 각 MAC 엔진들을 구동시킬 수 있다. 그리고 각 MAC 엔진들은 하나의 곱셈기를 사용하며, 이 곱셈 연산은 파이프라이닝 신호처리에 의해 다른 연산과 효율적으로 결합할 수 있다.

또한 신호처리의 중간 결과를 피이드백 경로를 통해 제공해 주는 구성을 사용하므로, 메모리로의 읽기/쓰기 동작이 빈번하던 기존에 비해 그 동작 사이클 수가 감소된다.

결국 본 발명에 따른 연산 장치를 사용하여 여러 다양한 연산을 포함한 전체 연산 사이클 수가 감소된다는 효과가 있다.

Claims

특정 신호처리에 사용되는 여러 데이터들을 각각 저장하는 전위 버퍼와, 시간 동기를 위해 상기 전위 버퍼의 데이터에 대해 딜레이(delay)된 심볼 값들을 저장하는 심볼 메모리와, 상기 신호처리에 따른 중간 결과 값을 저장하는 또다른 메모리들을 더 포함하는 것에 있어서,

역위상(Q) 채널에 대한 여러 신호처리 연산을 수행하는 제1 승산 누적(Q-MAC) 블록과;

상기 버퍼 및 상기 메모리들로부터 제공된 데이터들과 피이드백된 이전 신호처리 연산 결과들을 근거로 하여 동위상(I) 채널에 대한 여러 신호처리 연산을 수행하며, 상기 제1 승산 누적(Q-MAC) 블록과 동일한 구성을 가지고 듀얼(dual) 구조로 동작하는 제2 승산 누적(I-MAC) 블록을 포함하여 구성되는 것을 특징으로 하는 신호처리를 위한 연산장치.
제 1 항에 있어서, 상기 승산 누적 블록들이 넌코히어런트(noncoherent)한 신호처리 연산을 수행할 경우에 상기 제2 승산 누적(I-MAC) 블록은, 상기 버퍼 및 상기 메모리들로부터 제공된 동위상(I) 채널에 대한 신호처리 데이터들과 피이드백된 자신의 이전 신호처리 연산 결과들과 상기 승산 누적(Q-MAC) 블록에서 제공된 역위상(Q) 채널에 대한 신호처리 연산 결과를 근거로 하여 신호처리 연산을 수행하며, 이 경우 상기 제1 승산 누적(Q-MAC) 블록의 신호처리 연산은디스에이블(disable)되는 것을 특징으로 하는 신호처리를 위한 연산 장치.
제 2 항에 있어서, 상기 하나의 승산 누적 블록은 상호 신호처리 중간 결과 값들을 주고받는 경로를 통해 상기 넌코히어런트(noncoherent) 신호처리 연산을 위한 다른 승산 누적 블록의 신호처리 중간 결과를 제공받는 것을 특징으로 하는 신호처리를 위한 연산 장치.
제 1 항에 있어서, 상기 승산 누적 블록들은 하나의 제어 코드에 의해 코히어런트(coherent)한 CDMA 신호처리 연산 및 넌코히어런트(noncoherent)한 CDMA 신호처리 연산이 수행되는 것을 특징으로 하는 신호처리를 위한 연산 장치.
제 1 항에 있어서, 상기 제2 승산 누적(I-MAC) 블록은,

상기 버퍼 및 상기 메모리들로부터 제공된 신호처리 데이터들과 피이드백된 상기 제2 승산 누적(I-MAC) 블록의 이전 신호처리 연산 결과들과 상기 제1 승산 누적(Q-MAC) 블록에서 제공된 신호처리 연산 결과들 중 조합에 의해 선택적으로 입력된 두 개의 데이터를 곱셈 연산하여 그 결과 값을 출력하는 곱셈기와,

상기 버퍼 및 상기 메모리들로부터 제공된 신호처리 데이터들과 피이드백된 상기 제2 승산 누적(I-MAC) 블록의 이전 신호처리 연산 결과들과 상기 제1 승산 누적(Q-MAC) 블록에서 제공된 신호처리 연산 결과들 중 조합에 의해 선택적으로 입력된 두 개의 데이터를 합산하고, 경우에 따라 감산하여 출력하는 제1 가감기와,

상기 버퍼 및 상기 메모리들로부터 제공된 신호처리 데이터들과 피이드백된 상기 제2 승산 누적(I-MAC) 블록의 이전 신호처리 연산 결과들과 상기 곱셈기의 출력 중 조합에 의해 선택적으로 입력되는 하나의 데이터와 상기 제1 가감기로부터 입력되는 하나의 데이터에 대해 합산하고, 경우에 따라 감산하여 출력하는 제2 가감기와,

상기 제2 가감기의 출력을 오른쪽 쉬프트(shift-right)하여 최하위 비트(LSB)를 제거한 후 출력시키는 트렁케이션 로직(truncation logic)과,

가변적인 제한범위를 가지고 상기 트렁케이션 로직의 출력을 특정 비트 세츄레이션(saturation)하여 출력시키는 세츄레이터(saturator)가 구비되는 것을 특징으로 하는 신호처리를 위한 연산 장치.
제 5 항에 있어서, 상기 제2 승산 누적(I-MAC) 블록은, 타이밍 트래킹(time tracking) 시에 필요한 오버플로우 플래그(overflow flag)가 포함된 상기 제2 가감기의 출력을 저장한 후 상기 피이드백을 위한 경로를 통해 출력하는 하나의 레지스터와,

상기 세츄레이터의 출력을 저장한 후 상기 피이드백을 위한 또다른 경로를 통해 출력하는 또하나의 레지스터가 더 구비되는 것을 특징으로 하는 신호처리를 위한 연산 장치.