KR20000052224A

KR20000052224A - 통신 시스템에서 디지털 신호 처리 장치 및 방법.

Info

Publication number: KR20000052224A
Application number: KR1019990003142A
Authority: KR
Inventors: 김종윤; 이상우; 김현정
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1999-01-30
Filing date: 1999-01-30
Publication date: 2000-08-16
Also published as: KR100287913B1

Abstract

본 발명은 부호 분할 다중 접속(CDMA)방식의 이동 통신 시스템에서 CDMA 신호처리를 위하여 여러 연산을 효율적으로 결합하여 처리할 수 있는 디지털 신호 처리 장치 및 방법에 관한 것이다. 이와 같은 본 발명은 입력되는 복수개의 신호중 하나의 신호를 선택하여 출력하는 다수의 먹스(MUX)로 이루어진 먹스부와, 상기 다수의 먹스로부터 출력되는 신호를 다음 신호 처리를 위해 저장하거나, 피드백시키기 위해 저장하는 다수의 레지스터와, 상기 다수의 레지스터에서 출력되는 신호를 승산하는 적어도 2개 이상의 곱셈기와, 상기 곱셈기의 출력신호 또는 다른 입력신호를 상기 피드백 경로로 받아들이는 1차 가감부와, 상기 1차 가감부의 출력신호 또는 다른 입력신호 상기 피드백 경로의 신호를 받아들이는 2차 가감부와, 상기 2차 가감부의 출력신호를 원하는 범위를 갖도록 데이터의 표시 자리수를 조정하는 가변 포화기(Variable Saturator)와, 상기 트랜케이터에서 출력되는 신호를 가변하는 트랜케이터(Trancator)와, 상기 피드백 경로에 의해 제공되는 심볼 단위의 데이터를 저장하여 상기 특정 먹스로 제공하는 심볼-레이트 레지스터 뱅크를 포함하여 구성된다.

Description

통신 시스템에서 디지털 신호 처리 장치 및 방법.{Digital Signal Processing Apparatus and Method}

본 발명은 부호 분할 다중 접속(CDMA)방식의 이동 통신 시스템에서 디지털 신호 처리 장치 및 방법에 관한 것으로서, 특히 CDMA 신호처리에 효율적인 구조를 갖기에 적당하도록 한 통신 시스템에서 디지털 신호 처리 장치 및 방법에 관한 것이다.

기존 IS-95 표준안에 따르면, CDMA 통신 시스템의 순방향 링크 복조 방식은 순방향 링크의 파일럿 신호를 이용하여 위상 정보를 추출하는 코히어런트(Coherent) 방식이 사용된다.

CDMA 신호 복조 장치로 수신된 파일럿 신호는 다중 경로에 의한 각 경로의 신호 위상, 신호 세기에 대한 정보를 포함하고 있으며, 이 때문에 파일럿 신호는 타이밍 동기를 위한 기준 신호로 사용된다.

이러한 수신 파일럿 신호를 I채널 및 Q채널에 대해 평균(Averaging)하는 모듈이 파일럿 필터(Pilot Filter)이며, 다중 경로에 의한 각 경로의 신호 세기는 I채널 및 Q채널에 대해 파일럿 필터로부터 출력되는 출력 벡터의 진폭(Magnitude)이고, 신호 위상은 출력 벡터의 극좌표(polar coordination)상의 각이다.

여기서 다중 경로에 의한 각 경로의 신호 위상은 수신신호의 주파수 에러를 추정하는데도 사용된다.

일반적으로 신호 복조 장치는 올바른 신호 수신을 위하여 지속적으로 타이밍 동기를 유지해 주어야 하는데, 이를 위해 Early 수신기 및 Late 수신기를 이용한다.

Early 수신기는 원래의 타이밍보다 신호를 일찍 수신하는 수신기이고, Late 수신기는 원래의 타이밍보다 신호를 늦게 수신하는 수신기이다.

또한 신호 복조 장치에는 이들 두 수신기의 오차를 이용하여 수신신호의 타이밍 에러를 검출하고, 이 검출된 타이밍 에러를 이용하여 위상 동기 루프(PLL : Phase Locked Loop)와 같은 폐쇄 루프 제어 방식(closed-loop control)에 의해 타이밍 오차를 보정하는 Early-Late 동기회로가 있다.

일반적으로 이동 통신 시스템의 기지국 또는 단말기에는 수신단이 각각 구비되어 있어, 무선 수신된 신호를 사용자가 알아들을 수 있게 들려주거나 복원하는 역할을 수행한다. 이러한, 각 수신단에는 복조장치가 구비되어 있어야한다.

도 1 은 종래 기술에 따른 CDMA 신호 복조 장치의 일부 구성을 나타낸 블록구성도이다.

도 1을 참조하면, 도시된 장치 구성에서는 CDMA 신호처리를 위해 PN 칩 단위로 처리하는 부분과, 다수의 PN 칩을 누산한 심볼(Symbol) 단위로 처리하는 부분으로 크게 나눌 수 있다.

PN 칩 단위로 처리하는 부분은 월쉬 심볼 누산부(13,14), 파일럿 필터(11), Early 칩 누산부(21,22) 및 Late 칩 누산부(31,32)가 있다.

여기서 월쉬 심볼 누산부(13,14)의 주기는 심볼 길이와 같은데, IMT-2000과 같은 CDMA 방식에서는 음성 서비스 뿐만 아니라 데이터 서비스도 동시에 제공해 주어야 하기 때문에, 데이터 처리시에는 월쉬 심볼 누산부(13,14)의 주기가 데이터 속도에 따라 가변된다.

예로써, 데이터 속도는 통상 수 Kbps에서 수 Mbps까지 있으며, 이에 따라 심볼 길이도 1.2288㎒의 PN 칩 속도에서 수 칩에서 수천 칩까지 가변된다.

이에 반해 파일럿 필터(11), Early 칩 누산부(21,22) 및 Late 칩 누산부(31,32)에서 파일럿 신호를 처리할 때는 가장 빨리 변하는 무선 환경에 맞도록 수십 칩 주기로 신호처리를 수행한다.

그밖에도 기존의 CDMA 신호 복조 장치에는 복합 직교 위상 쉬프트 키잉 역확산기(Complex QPSK Despreader)를 사용하는 역확산부(10,20,30)가 있다.

이 역확산부(10,20,30)는 수신신호에 동기가 맞는 PN 코드를 사용하여, 후단의 누산부들(Accumulator)(13,14,21,22,31,32)와 함께 상관기(Correlator)의 역할을 수행한다.

현재 고속의 무선 데이터 통신 환경은 무선 채널의 특성상 저속으로 이동중에만 데이터 서비스가 가능하며, 음성과 같은 저속의 통신 서비스는 고속으로 이동중에도 서비스가 가능해야 한다. 이와 같은 CDMA 처리는 처리의 관점에서 볼대 PN 칩 단위로 처리하는 부분과 다수개의 PN 찹을 누산한 심볼 단위의 처리하는 부분으로 구분된다.

그러나, 이와 같은 종래의 기술에서는 CDMA 신호 처리를 위하여 DSP에서 많이 사용하는 MAC(Multiply And aCumulation) 연산장치를 사용할 수 있다. 그러나 차세대 이동 통신 시스템(IMT-2000)과 같은 많은 신호 처리량을 필요로하는 시스템을 위해서는 보다 효율적이고 향상된 신호 처리용 연산장치가 필요하다.

본 발명의 목적은 이상에서 언급된 종래 기술의 문제점을 감안하여 안출한 것으로서, 부호 분할 다중 접속(CDMA)방식의 이동 통신 시스템에서 CDMA 신호처리를 위하여 여러 연산을 효율적으로 결합하여 처리할 수 있는 디지털 신호 처리 장치 및 방법을 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위하여 본 발명의 특징에 따르면, 통신 시스템에서 디지털 신호 처리 장치가 입력되는 복수개의 신호중 하나의 신호를 선택하여 출력하는 다수의 먹스(MUX)로 이루어진 먹스부와, 상기 다수의 먹스로부터 출력되는 신호를 다음 신호 처리를 위해 저장하거나, 피드백시키기 위해 저장하는 다수의 레지스터와, 상기 다수의 레지스터에서 출력되는 신호를 승산하는 적어도 2개 이상의 곱셈기와, 상기 곱셈기의 출력신호 또는 다른 입력신호를 상기 피드백 경로로 받아들이는 1차 가감부와, 상기 1차 가감부의 출력신호 또는 다른 입력신호 상기 피드백 경로의 신호를 받아들이는 2차 가감부와, 상기 2차 가감부의 출력신호를 원하는 범위를 갖도록 데이터의 표시 자리수를 조정하는 가변 포화기(Variable Saturator)와, 상기 트랜케이터에서 출력되는 신호를 가변하는 트랜케이터(Trancator)와, 상기 피드백 경로에 의해 제공되는 심볼 단위의 데이터를 저장하여 상기 특정 먹스로 제공하는 심볼-레이트 레지스터 뱅크를 포함하여 구성된다.

또한, 본 발명의 다른 특징에 따르면, 통신 시스템에서 디지털 신호 처리 방법이 입력되는 신호를 수신하여 I, Q 심볼을 구하는 단계와, 상기 입력신호의 주파수 에러를 구하는 단계와, 상기 입력신호의 수신 신호 세기 지시(RSSI)값을 구하는 단계와, 상기 입력신호의 시간 추적 위상을 구하는 단계로 이루어진다.

도 1 은 종래 기술에 따른 CDMA 신호 복조 장치의 일부 구성을 나타낸 블록구성도.

도 2은 본 발명에 따른 디지털 신호 처리장치의 블럭 구성도.

*도면의 주요 부분에 대한 부호의 설명*

10, 20 : 프론트-앤드 데이터 버퍼

30 : 심볼-레이트 레지스터 뱅크

41-51 : 먹스

61-69 : 레지스터

71,72 : 곱셈기

73, 74 : 덧셈/뺄셈기

75 : 가변 포화기

76 : 베럴 쉬프터

81-84 : 앤드 게이트

100 : 1차 가감부

200 : 2차 가감부

이하, 본 발명의 일 실시 예에 따른 디지털 신호 처리용 연산장치의 구성과 작용을 첨부된 도면을 참조하여 설명한다.

도 2은 본 발명에 따른 디지털 신호 처리장치의 블럭 구성도이다.

도 2을 참조하면, 본 발명의 디지털 신호 처리장치는 도면에 도시되지 않은 A/D 변환기를 통하여 수신된 무선 주파수 신호를 I,Q 채널별로 각각 나누어 저장하는 프론트-앤드 데이터 버퍼(10,20)와, 프론트-앤드 데이터 버퍼(10,20)에서 출력되는 신호를 각각 입력되는 두개의 신호중 하나의 신호를 선택하여 출력하거나, 피드백되는 신호와 프론트-앤드 데이터 버퍼(10,20)에서 출력되는 신호중 한 신호를 입력신호로하여 하나의 신호를 선택하여 출력하는 먹스(MUX)(41-51)와, 다수의 먹스로부터 출력되는 신호를 다음 신호 처리를 위해 저장하거나, 피드백시키기 위해 저장하는 다수의 레지스터(61-69)와, 다수의 레지스터(61-69)중 특정 레지스터(61-64)에서 출력되는 신호를 곱셈처리하는 곱셈기(67,68)와, 곱셈기(67,68)의 출력신호 또는 다른 입력신호를 상기 피드백 경로로 받아들이는 1차 가감부(100)와, 1차 가감부(100)의 출력신호 또는 다른 입력신호 피드백 경로의 신호를 받아들이는 2차 가감부(200)와, 2차 가감부(200)의 출력신호를 저장하는 특정 레지스터의 출력을 원하는 범위를 갖도록 데이터의 표시 자리수를 조정하는 가변 포화기(Variable Saturator)(75)와, 가변 포화기의 출력신호를 가변하는 트랜케이터(Trancator)(76)와, 피드백 경로에 의해 제공되는 심볼 단위의 데이터를 저장하여 상기 특정 먹스로 제공하는 심볼-레이트 레지스터 뱅크(30)를 포함하여 구성된다.

여기서, 레지스터(62,69)는 연산의 중간 결과를 피드백 처리하기 위한 것이고, 레지스터(61-68)는 신호 연산시 파이프라인 방식으로 처리하기 위한 것이다.

본 발명에 따른 통신 시스템에서 디지털 신호 처리 방법에서 CDMA 신호를 처리하기 위해서는 프론트-앤드 데이터 버퍼(10,20)에는 I 채널의 왈시 심볼과, 파일럿 필터의 신호와, Q 채널의 왈시 심볼과, 파일럿 필터의 신호가 저장된다. CDMA 신호는 도 2에 도시된 연산장치를 통해 위에서 언급한 데이터들로부터 I, Q 채널 심볼, 주파수 에러, 시간 추적 위상, RSSI(Received Signal Strength Indication)의 결과가 연산되어진다. 이와 같은 결과를 연산하기 위해서는 에너지 연산, 복소수 곱셈(Complex Multiplication), IIR 필터 등의 연산이 이루어져야한다.

본 발명의 일 실시 예에 따른 통신 시스템에서 디지털 신호 처리 방법은 입력되는 신호를 수신하여 I, Q 심볼을 구하기 위해 4 싸이클, 입력신호의 주파수 에러를 구하기 위해 3 싸이클, 입력신호의 수신 신호 세기 지시(RSSI)값을 구하기 위해 4 싸이클, 입력신호의 시간 추적 위상을 구하기 위해 7 싸이클을 이용하여 아래의 표 1에 도시된 바와 같이 총 16 싸이클로 연산장치가 동작된다.

클 럭

A(n)

B(n)

C(n)

D(n)

E(n+1)

F(n+1)

E(n)

F(n)

G(n)

H(n)

I(n+1)

리드상태

라이트 램

0

1

WS_I

PFI

WS_Q

PFQ

A*B

C*D

2

PFQ

PFI

A*B

C*D

WS_I*PFI

WS_Q*PFQ

PFG_OLD

L[E+F]

PFQ

3

PFI_OLD

PFQ_OLD

A*B

C*D

WS_I*PFQ

WS_Q*PFI

L[-E+F]

SYMB_I

4

PFI

PFQ

A*B

C*D

PFQ*PFI_OLD

PFI*PFQ_OLD

L[-E+F]

SYMB_Q

5

PFI^2

PFQ^2

RSSI_OLD

Q>>N

PREQ_ERR

6

E(n-1)+F(n-1)

L[G+H-I]

PFI

7

E_I

E_Q

A*B

C*D

INLOCK

I

Sign(H-G)

RSSI

8

L_I

E_Q

A*B

C*D

E_I^2

E_Q^2

OUTLOCK

Sign(H-G)

9

L_I^2

L_Q^2

E(n-1) +F(n-1)

L[E+F-G]

10

I(TTM)

L[H>>K1]

(TT_METRIC)

11

TTF_OLD

L[G+I]

12

I(TTM)

H>>K2

TT_FREQ

13

TTP_OLD

G+H+I

14

TT_PHASE

15

이와 같은 표 1에서, 첫 번째 클럭 싸이클에서는 레지스터(61-64)에 각각 I 채널 왈시 심볼, 파일롯 필터 결과, Q 채널 왈시 심볼, 파일롯 필터 결과가 저장된다.

두 번째 클럭 싸이클에서는 레지스터(62,64)에 Q 채널 파일롯 필터 결과와, I 채널 파일롯 필터 결과가 각각 저장되며, 레지스터(67,68)에는 첫 번째 클럭 싸이클의 레지스터(61-64)에 있던 결과가 곱셈처리되어 저장된다. 이때, 레지스터(65)에는 다음에 처리될 이전의 Q 채널 파일롯 필터 결과가 저장된다.

세 번째 클럭 싸이클에는 레지스터(61,63)에는 이전 파일롯 필터 결과가 저장되며, 레지스터(67,68)에는 두 번째 싸이클에 레지스터(61-64)에 있는 내용이 곱셈처리된다. 레지스터(69)에는 두 번째 사이클이 레지스터(67,68)에 있는 내용, 즉 I 채널 왈시 심볼과 I 채널 파일롯 필터 결과의 승산된 결과와, Q 채널 왈시 심볼과 Q 채널 파일롯 필터 결과의 승산된 결과가 가산되어 저장되며, 이 결과가 I 채널의 심볼이 된다.

네 번째 클럭 싸이클에서 레지스터(61,62)에는 I 채널 파일롯 필터 결과가, 레지스터(63)에는 세 번째 클럭 싸이클의 레지스터(65)의 저장되어 있던 Q 채널 파일롯 필터 결과가, 레지스터(64)에는 Q 채널 파일롯 필터 결과가 각각 저장된다. 또한, 레지스터(67)에는 세 번째 클럭 싸이클의 레지스터(61,62)의 내용이, 레지스터(68)에는 세 번째 클럭 싸이클이 레지스터(63,64)의 내용이 승산되어 저장된다. 이 결과는 다음 싸이클에서 레지스터(69)를 통해 주파수 에러로 출력된다. 레지스터(69)에는 세번째 클럭 싸이클의 레지스터(67,68)에 있는 내용, 즉 I 채널 왈시 심볼과 Q 채널 파일롯 필터 결과의 승산된 결과와 Q 채널 왈시 심볼과 I 채널 파일롯 필터 결과의 승산된 결과가 감산되어 저장되며, 이 결과가 Q 채널의 심볼이 된다.

다섯 번째 클럭 싸이클에서는 레지스터(67,68)에 각각 네 번째 클럭 싸이클의 레지스터(61,62)와 레지스터(63,64)의 내용이 승산되어지며, 레지스터(65)에는 기존의 RSSI 값이 심볼-레이트 레지스터 뱅크(30)를 통해 로드된다. 레지스터(65,67,68)의 내용은 가산, 감산을 통한 IIR 필터동작으로 다음 싸이클에 레지스터(69)를 통해 새로운 RSSI 값을 출력한다. 이때, 7번째와 8번째 클럭 싸이클에서 레지스터(65)에 핑거의 수신 에너지의 상태를 판단할 수 있는 임계값(예를 들어, 표 1의 I, OUT LOCK)이 저장되어 레지스터(69)값과 감산되어 핑거가 LOCK 상태 또는 OUT_LOCK 상태를 읽을 수 있게한다.

일곱 번째 클럭 싸이클부터 열 네번째 클럭 싸이클은 시간 추적 위상을 구하기 위한 동작으로 이른(Early) 심볼과 늦은(Late) 심볼의 연산을 통해 시간 추적 위상값을 구한다. 이러한 동작은 위에서 보인 표 1에 따른 동작순서로 진행된다. 본 발명의 실시 예에 제시된 16 클럭 싸이클의 동작은 파이프라인 방식으로 처리되어, 다음번 16 클럭 싸이클 동안은 새로운 값들이 I 채널 심볼, Q 채널 심볼, 주파수 에러, RSSI, 시간 추적 등의 순서로 출력된다.

이상에서의 설명에 따르면, 본 발명에 따른 디지털 신호 처리용 연산장치는 이중의 곱셈기를 이용하고, 이중의 곱셈기의 결과를 다른 연산과 효율적으로 결합하기 위하여 파이프라인 형태로 처리한다. 또한, 중간 계산 결과를 궤환 경로(Feedback Path)를 제공함으로써 메모리를 리드/라이트하는 동작이 최소화시킬 수 있다. 따라서, 멀티미디어 정보를 근간으로 하는 차세대 통신 시스템에 적용하여 사용하기가 적절하다.

Claims

입력되는 복수개의 신호중 하나의 신호를 선택하여 출력하는 다수의 먹스(MUX)로 이루어진 먹스부와,

상기 다수의 먹스로부터 출력되는 신호를 다음 신호 처리를 위해 저장하거나, 피드백시키기 위해 저장하는 다수의 레지스터와,

상기 다수의 레지스터에서 출력되는 신호를 승산하는 적어도 2개 이상의 곱셈기와,

상기 곱셈기의 출력신호 또는 다른 입력신호를 상기 피드백 경로로 받아들이는 1차 가감부와,

상기 1차 가감부의 출력신호 또는 다른 입력신호 상기 피드백 경로의 신호를 받아들이는 2차 가감부와,

상기 2차 가감부의 출력신호를 원하는 범위를 갖도록 데이터의 표시 자리수를 조정하는 가변 포화기(Variable Saturator)와,

상기 트랜케이터에서 출력되는 신호를 가변하는 트랜케이터(Trancator)와,

상기 피드백 경로에 의해 제공되는 심볼 단위의 데이터를 저장하여 상기 특정 먹스로 제공하는 심볼-레이트 레지스터 뱅크를 포함하여 구성된 것을 특징으로 하는 통신 시스템에서 디지털 신호 처리 장치.
제 1항에 있어서, 상기 피드백 경로를 제공하는 먹스(MUX)에는 상기 레지스터와 상기 가변 포화기의 출력신호가 입력되는 것을 특징으로 하는 통신 시스템에서 디지털 신호 처리 장치.
입력되는 신호를 수신하여 I, Q 심볼을 구하는 단계와,

상기 입력신호의 주파수 에러를 구하는 단계와,

상기 입력신호의 수신 신호 세기 지시(RSSI)값을 구하는 단계와,

상기 입력신호의 시간 추적 위상을 구하는 단계로 이루어진 것을 특징으로 하는 통신 시스템에서 디지털 신호 처리 방법.
제 3항에 있어서, 상기 디지털 신호 처리시 중간 결과를 미리 저장하여, 저장된 데이터가 필요할 경우에 이용하는 것을 특징으로 하는 통신 시스템에서 디지털 신호 처리 방법.