KR19980081748A - 씨디엠에이 수신기 - Google Patents

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KR19980081748A
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Abstract

CDMA수신기에서, A/D변환기는 아날로그 수신 기본대역 신호를 칩 클록보다 더 높은 2n배 주파수인 샘플링 클록으로써 오버샘플하고 그것을 디지털 수신 기본대역 신호로 변환한다. 상관기는 디지털 수신 기본대역 신호 및 수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는다. 위상차 검출유니트는 디지털 수신 기본대역 신호 및 수신타이밍간의 위상차를 상관값을 토대로 해서 얻는다. 타이밍 제어유니트는 위상차 검출유니트에 의해 제거된 위상차를 제거하기 위한 방법으로 수신타이밍을 변화시킨다.

Description

씨디엠에이 수신기
본 발명은 디지털 휴대용 전화 등에 사용된 코드분할 다중접속방식(CDMA) 및 특히 CDMA수신기의 동기화 트래킹회로에 관한 것이다.
상기 형태의 종래의 CDMA수신기는 예를 들어 JP-A-9-18446에서 개시된다.
도 1에서 도시된 종래의 CDMA수신기에서, 아날로그 수신신호는 오버(over) 샘플되고 A/D변환기(610)에 의해 디지털 수신신호로 변환된다. 상관기(620)는 디지털 수신신호 및 파이롯 채널의 확산코드(파이롯 확산코드)간의 상관값을 수신기의 수신타이밍에 따라 얻어진다. 그 과정에서, 수신타이밍 상관기(621)는 디지털 수신신호 및 현재의 수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는다. 이른 타이밍 상관기(622)는 디지털 수신신호 및 현재의 수신타이밍에 앞서는 위상을 갖는 이른 수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는다. 늦은 타이밍 상관기(623)는 디지털 수신신호 및 현재의 수신타이밍에 뒤로 지연하는 위상을 갖는 늦은 수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는다.
위상차 검출유니트(630)는 수신신호 및 현재의 수신타이밍간의 위상차를 상관기(620)에 의해 얻어진 3개의 상관값을 토대로 해서 얻는다. 타이밍 제어유니트(640)는 수신타이밍을 위상차 검출유니트(630)에 의해 얻어진 위상차를 제거하기 위한 방향으로 시프트함으로써 상관값을 상관기(620)에서 얻는 데 사용되는 수신 타이밍을 수신신호에 동기시킨다. 수신타이밍이 의도적으로 시프트되는 경우에, 시프트되는 위상차의 방향 및 시프트되는 각도가 타이밍 제어유니트(640)에 표시된다.
상기 언급된 종래의 CDMA수신기에서, 시스템 구성은 A/D변환기(610)의 샘플링 주파수의 선택을 위해 제한된다. 그럼에도 불구하고, 어떤 샘플링 주파수는 선택될 수 있다.
그러나, 샘플링 주파수의 임의 선택은 수신신호 및 수신타이밍간의 위상차가 수신타이밍을 정정하기 위해 검출될 때, 수신타이밍의 정정값을 계산, 세팅 및 수행하기 위한 분할동작을 수행하는 데 필요로 하게 된다. 그 결과는 수신타이밍의 정정값을 계산하기 위해 요구된 시간을 길게 한다.
본 발명의 목적은 수신타이밍의 정정값을 계산하는 데 요구된 시간을 단축할 수 있는 CDMA수신기를 제공하는 것이다.
본 발명의 제1태양에 따라, 본 발명의 CDMA수신기는, 칩 클록의 주파수보다 2n배 더 높은 주파수를 갖는 샘플링 클록으로써 아날로그 수신 기본대역 신호를
오버샘플링하고 그 아날로그 수신 기본대역 신호를 디지털 수신 기본대역 신호로 변환하는 A/D변환기와; 디지털 수신 기본대역 신호 및 수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 상관기와; 디지털 수신 기본대역 신호 및 수신타이밍간의 위상차를 상관값을 토대로 해서 얻는 위상차 검출유니트와; 위상차를 제거하기 위해 수신타이밍을 변화시키는 타이밍 제어유니트를 구비한다.
본 발명의 제2태양에 따라, 본 발명의 CDMA수신기에서 타이밍 제어유니트는, 칩에서 수신타이밍을 변화시키는 칩 위상 시프팅 유니트와; 1/2n칩에서 수신타이밍을 변화시키는 1/2n칩 위상 시프팅 유니트를 포함한다.
본 발명의 제3태양에 따라, 본 발명의 CDMA수신기에서 타이밍 제어는 동기화 회로를 사용해서 구성된다.
도 1은 종래의 CDMA수신기의 구성을 도시하는 블록 다이어그램.
도 2는 본 발명의 제1실시예에 따른 CDMA수신기의 구성을 도시하는 블록 다이어그램.
도 3은 도 2에 도시된 CDMA수신기의 동작을 설명하는 타이밍도.
도 4는 본 발명의 제2실시예에 따른 CDMA수신기의 구성을 도시하는 블록 다이어그램.
도 5는 본 발명의 제3실시예에 따른 CDMA수신기의 구성을 도시하는 블록 다이어그램.
도 6a는 도 5의 CDMA수신기에서 1/2n칩 위상 시프팅 유니트의 출력신호의 예를 도시하는 다이어그램.
도 6b는 도 5의 CDMA수신기에서 칩 위상 시프팅 유니트의 출력신호의 예를 도시하는 다이어그램.
본 발명의 제1실시예에 따른 CDMA수신기에서, A/D변환기의 샘플링 클록 주파수는 칩 클록의 값보다 2n배 더 높은 값으로 세트된다. 도 2에 도시했듯이, 본 실시예에 따른 CDMA수신기는, A/D변환기(10)와; 수신타이밍 상관기(21), 이른 타이밍 상관기(22) 및 늦은 타이밍 상관기(23)를 포함하는 상관기(20)와; 위상차 검출유니트(30)와; 타이밍 제어유니트(40)를 구비한다.
A/D변환기(10)에서, RF부(도시안된)에서 수신 고주파수 신호의 주파수 변화 및 직교검출에 의해 얻어진 아날로그 수신 기본대역 신호는 칩 클록의 주파수보다 더 높은 23(=8)인 주파수를 샘플링 클록으로써 오버(over)샘플되고, 디지털 수신 기본대역 신호로 변환된다.
상관기(20)의 수신타이밍 상관기(21), 이른 타이밍 상관기(22) 및 늦은 타이밍 상관기(23) 각각은 디지털 수신 기본대역 신호 및 파이롯 확산코드(파이롯 채널에 대해 사용된 확산코드)간의 상관값을 얻는 회로이고, 파이롯 확산코드 발생기, 복잡한 상관기 및 심벌 적산기를 구비한다. 상기 상관기의 동작 타이밍은 타이밍 제어유니트(40)에 의해 제어된다. 수신타이밍 상관기(21)는 디지털 수신 기본대역 신호 및 현재의 수신타이밍과 동기되는 파이롯 확산코드간의 상관값을 얻는다. 이른 타이밍 상관기(22)는 디지털 수신 기본대역 신호 및 현재의 수신타이밍에 앞서는 위상을 갖는 이른 수신타이밍과 동기되는 파이롯 확산코드간의 상관값을 얻는다. 늦은 타이밍 상관기(23)는 디지털 수신 기본대역 신호 및 현재의 수신타이밍에 뒤지는 위상을 갖는 늦은 수신타이밍과 동기되는 파이롯 확산코드간의 상관값을 얻는다.
위상차 검출유니트(30)는 상관기(20)로부터 출력된 세개의 상관값을 토대로한 현재의 수신타이밍 및 디지털 수신 기본대역 신호간의 위상차를 얻고, 현재의 수신타이밍이 디지털 수신 기본대역 신호와 일치하는 지를 판단하고, 일치하지 않는 경우에는 수신타이밍을 정정하는 제어량을 타이밍 제어유니트(40)로 표시한다. 또한, 수신타이밍이 의도적으로 시프트되는 경우에, 그 의도된 시프트량은 위상차 검출유니트(30)로부터 타이밍 제어유니트(40)로 표시된다. 타이밍 제어유니트(40)는 위상차 검출유니트(30)로부터의 표시에 순응해서 수신기의 수신타이밍을 시프트한다.
본 실시예에 따른 CDMA수신기의 동작은 도 3을 참고로 설명된다. 아날로그 수신 기본대역 신호는 칩 클록(도 3의 칩 클록 타이밍 및 오버샘플된 값)의 주파수보다 23(=8)배 더 높은 주파수를 샘플링 클록으로써 오버샘플되고, A/D변환기(10)에 의해 디지털 수신 기본대역 신호로 변환된다. 현재의 수신타이밍(타이밍 제어유니트(40)에 의해 상관기(20)에 현재 표시된 수신타이밍)이 도 3에 도시된 수신타이밍(ta)이 도 3에서 도시된 수신타이밍(ta)으로서 설정된다고 가정하면, 수신타이밍 상관기(21)는 디지털 수신 기본대역 신호 및 수신타이밍(ta)과 동기되는 파이롯 확산코드간의 상관값을 얻는다. 이른 타이밍 상관기(2)는 디지털 수신 기본대역 신호 및 수신타이밍(ta)에 앞서는 위상을 갖는 이른 수신타이밍(tx)과 동기되는 파이롯 확산코드간의 상관값을 얻는다. 또한, 늦은 타이밍 상관기(23)는 디지털 수신 기본대역 신호 및 수신타이밍(ta) 뒤에 지연하는 위상을 갖는 늦은 수신타이밍과 동기되는 파이롯 확산코드간의 상관값을 얻는다. 위상차 검출유니트(30)는 그렇게 얻어진 3개의 상관값을 토대로한 현재의 수신타이밍 및 디지털 수신 기본대역 신호간의 위상차를 검출한다. 타이밍 제어유니트(40)는 수신타이밍을 위상차 검출유니트(30)에서 검출된 위상차를 제거하기 위한 방향으로 시프트한다.
예를 들어, 수신타이밍을 약 2개의 샘플에 의해 전방향으로(x방향으로) 시프트하기 위해, 2개의 샘플들중 방향 및 제어량이 위상차 검출유니트(30)로부터 타이밍 제어유니트(40)로 표시된다. 그 과정에서, 수신타이밍이 3개의 칩 및 하나의 샘플(하나의 칩은 8개의 샘플과 같다)에 의해 후방향으로(y방향으로) 의도적으로 시프트되면, 상기 시프트량(3개의 칩 및 하나의 샘플)이 제어량(2개의 샘플)에 부가되고, 위상차 검출유니트(30)로부터 타이밍 제어유니트(40)로 표시된다. 수신타이밍이 시프트되는 양은 (-2개의 샘플)+(3개의 칩+1개의 샘플)=2개의 칩+7개의 샘플로 설정된다. 그러므로, 수신타이밍이 2개의 칩+7개의 샘플에 의해 후방향으로 시프트된다. A/D변환기(10)의 샘플링 클록의 주파수가 칩 클록의 주파수보다 23(=8)배 더 높기 때문에, 수신타이밍이 시프트되는 양이 하드웨어/소프트웨어 처리에 부하를 부여하지 않는 모듈로-8 산술동작에 의해 계산된다.
다른 장점은 하나의 칩이 8(=23)개의 샘플이기 때문에, 수신타이밍이 샘플링 주기 유니트만에서 또는 샘플링 주기 플러스 칩 유니트에서 위상차 검출유니트(30)에 의해 관리되는 지에 관계없이 비슷한 관리가 샘플링 주기 유니트에서 3개의 비트로부터 캐리(carry)를 사용함으로써 간단히 가능하다는 것이다.
타이밍 제어유니트(40)는 위상차 검출유니트(30)로부터 표시된 제어량 및 시프트량에 따라서 수신타이밍이 시프트되는 양을 얻는다. 상관기(20)는 타이밍 제어유니트(40)에 의해 얻어진 양에 의해 수신타이밍을 시프트하고, 그러므로 상설했듯이 3개의 상관값을 얻는다.
상설했듯이, 본 실시예에 따른 CDMA수신기에서, 위상차 검출유니트(30) 및 타이밍 제어유니트(40)는 A/D변환기의 샘플링 클록의 주파수를 칩 클록의 주파수보다 2n배 높은 값으로 세트함으로써 모듈로-2n의 간단한 하드웨어 또는 소프트웨어로 산술처리수단으로 구성될 수 있다.
(제2실시예)
본 발명의 제2실시예에 따른 CDMA수신기에서, A/D변환기의 샘플링 클록의 주파수는 칩 클록의 주파수보다 2n배 높은 값으로 세트되고, 칩의 위상 시프팅 유니트 및 1/2n칩의 위상 시프팅 유니트(이하에서는 칩 위상 시프팅 유니트 및 1/2n칩 위상 시프팅 유니트 각각으로 언급됨)는 타이밍 제어유니트에서 제공된다. 특히, 도 4에 도시했듯이 본 실시예에 따른 CDMA수신기는, A/D변환기(310)와; 수신타이밍 상관기(321)와, 이른 타이밍 상관기(322) 및 늦은 타이밍 상관기(323)를 포함하는 상관기(320)와; 위상차 검출유니트(330)와; 칩 위상 시프팅 유니트(341)와, 1/2n칩 위상 시프팅 유니트(342)와, 정합 유니트(343)를 포함하는 타이밍 제어유니트(340)를 구비한다. 칩 위상 시프팅 유니트(341)는 칩에서 수신타이밍을 변화시키기 위한 것이고, 1/2n칩 위상 시프팅 유니트(342)는 A/D변환기(310)의 샘플링 타이밍에서 수신타이밍을 변화시키기 위한 것이다. 정합 유니트(343)는 칩 위상 시프팅 유니트(341)에 의해 변화된 수신타이밍을 1/2n칩 위상 시프팅 유니트(342)와 결합하기 위한 것이다.
본 실시예에 따른 CDMA수신기의 A/D변환기(310), 상관기(320) 및 위상차 검출기(330)의 동작은 도 2에 도시된 제1실시예에 따른 CDMA수신기의 A/D변환기(10), 상관기(20) 및 위상차 검출기(30)의 동작과 비슷하다. 그러므로, 타이밍 제어유니트(340)의 동작만이 하기에서 더 상세하게 설명된다.
위상차 검출유니트(330)로부터 타이밍 제어유니트(340)로 출력된 위상 시프트량 표시데이터는 A/D변환기(310)의 샘플링 타이밍에서 위상 시프트량을 표시한다. A/D변환기(310)의 샘플링 클록의 주파수가 칩 클록의 주파수보다 23(=8)배 높고 3개의 칩의 시간(=3×8=24 샘플링 클록)동안 시프트된 위상량은 위상 시프트량 표시데이터에 의해 표시된다고 가정하면, 위상 시프트량 표시데이터는 총 5비트이다. 위상 시프트량 표시데이터에서, 2개의 고위비트는 칩에서 위상 시프트량을 표시하고, 3개의 저위비트는 A/D변환기(310)의 샘플링 타이밍에서 위상 시프트량을 표시한다.
예를 들어, 위상 시프트량 표시데이터의 2개의 고위비트가 0인 경우에, 수신타이밍이 칩 위상 시프팅 유니트(341)에 의해 변화되지 않는다. 위상 시프트량 표시데이터의 2개의 고위비트가 1인 경우에, 대조적으로 수신타이밍이 하나의 칩에 의해 변화되는 반면에, 위상 시프트량 표시데이터의 2개의 고위비트가 10인 경우에, 수신타이밍이 칩 위상 시프팅 유니트(341)에 의해 변화된다. 예를 들어, 위상 시프트 표시데이터의 3개의 저위비트가 0인 경우에, 수신타이밍이 1/2n칩 위상 시프팅 유니트(342)에 의해 변화되지 않는다. 위상 시프트량 표시데이터의 3개의 저위비트가 1인 경우에, 수신타이밍이 1/23(=1/8) 칩에 의해 변화되는 반면에, 위상 시프트량 표시데이터의 3개의 저위비트가 11인 경우에, 수신타이밍이 1/2n칩 위상 시프팅 유니트(342)에 의한 3/23(=3/8) 칩에 의해 변화된다. 정합 유니트(343)는 칩 위상 시프팅 유니트(341)에 의해 변화된 수신타이밍을 1/2n칩 위상 시프팅 유니트(342)에 의해 변화된 수신타이밍과 결합하여 위상차 검출유니트(330)로부터 공급된 위상 시프트량 표시데이터에 따라 수신타이밍을 변화시킨다. 예를 들어, 위상 시프트량 표시데이터가 1011인 경우에, 칩 위상 시프팅 유니트(341)에서 하나의 칩에 의해 변화된 수신타이밍 및 1/2n칩 위상 시프팅 유니트(342)에서 3/8 칩에 의해 변화된 수신타이밍이 정합 유니트(343)에 의해 서로 결합되어, (1+3/8) 칩에 의해 변화된 수신타이밍을 발생시킨다. 수신타이밍의 위상이 시프트되는 방향은 위상차 검출유니트(330)에 의해 타이밍 제어유니트(340)로 또한 표시된다.
상설했듯이, 본 실시예에 따른 CDMA수신기에서, 타이밍 제어유니트(340)는, 칩 위상 시프팅 유니트(341)와, 1/2n칩 위상 시프팅 유니트(342)와, 정합 유니트(343)를 포함한다. 그러므로, 위상 시프트량은 A/D변환기(310)의 샘플링 타이밍(즉 1/2n칩)에서 위상차 검출유니트(330)로부터 타이밍 제어유니트(340)로 표시될 수 있다.
(제3실시예)
본 발명의 제3실시예에 따른 CDMA수신기에서, A/D변환기의 샘플링 클록의 주파수는 칩 클록의 주파수보다 2n배 높은 값으로 세트되고 위상 시프팅 유니트, 1/2n칩 위상 시프팅 유니트 및 정합 유니트를 포함하는 타이밍 제어유니트는 특히 동기화 유니트를 사용해서 구성되고, 본 실시예에 따른 CDMA수신기는, 도 5에 도시했듯이, A/D변환기(410)와; 수신타이밍 상관기(421)와, 이른 타이밍 상관기(422) 및 늦은 타이밍 상관기(432)를 포함하는 상관기(420)와; 위상차 검출유니트(430)와; 칩 위상 시프팅 유니트(441)와, 1/2n칩 위상 시프팅 유니트(442)와, 정합 유니트(443)를 포함하는 타이밍 제어유니트(440)를 구비한다. 칩 위상 시프팅 유니트(441)는 칩에서 수신타이밍을 변화시키기 위한 것이고 클록(444)을 출력한다. 1/2n칩 위상 시프팅 유니트(442)는 수신타이밍을 A/D변환기(410)의 샘플링 타이밍으로 변화시키기 위한 것이고 클록(445)을 출력한다. 정합 유니트(443)는 클록(444 및 445)을 토대로 해서 칩 위상 시프팅 유니트(441)에 의해 변화된 수신타이밍 및 1/2n칩 위상 시프팅 유니트(442)에 의해 변화된 수신타이밍을 결합한다. 정합회로(443)로부터 출력된 클록(446)은 A/D변환기(410)의 샘플링 클록과 동기시켜서 작동된 동기화 시스템 회로용 인에이블 신호로서 기능한다.
본 실시예에 따른 CDMA수신기의 A/D변환기(410), 상관기(420) 및 위상차 검출유니트(430)의 동작은 제1실시예에 따른 CDMA수신기의 A/D변환기(10), 상관기(20) 및 위상차 검출기(30)의 동작과 비슷하다. 그러므로, 타이밍 제어유니트(440)의 동작만이 도 6a 및 6b를 참고로 하기에서 더 상세하게 설명된다.
위상 시프트량 데이터가 위상차 검출유니트(430)로부터 타이밍 제어유니트(440)로 출력되고, 1/2n칩 위상 시프팅 유니트(442)는 도 6a에 도시된 타이밍에서 클록(445)을 발생시킨다. 예를 들어, 위상 시프트량 표시데이터가 위상으로 하여금 하나의 클록주기(1클록=1/23칩)만큼 앞서가게 지시하는 경우에, 클록(445)은 도 6a에서 제2라인상에서 도시된 타이밍으로 발생된다. 위상 시프트량 표시데이터가 위상으로 하여금 6개의 클록주기만큼 지연되도록 지시하는 경우에, 클록(445)은 도 6a에서 제7라인상에 도시된 타이밍으로 발생된다. 고레벨 주기에서 클록(445)은 플립-플롭(동기화 시스템 회로)용 인에이블 신호로서 기능한다. 위상을 하나의 클록주기만큼 앞서가게 하기 위해, 인에이블 신호는 하나의 클록주기를 더 길게 하는 회로를 작동하기 위한 방법으로 발생되어, 회로동작을 하나의 클록주기만큼 앞서가게 한다.
위상 시프트량 표시데이터를 거기에 적용할 때, 칩 위상 시프팅 유니트(441)는 도 6b에서 도시된 타이밍에서 클록(444)을 발생시킨다. 예를 들어, 위상 시프트량 표시데이터가 위상으로 하여금 하나의 칩 주기만큼 앞서가도록 지시하는 경우에, 클록(444)은 도 6b에서 제1라인상에서 도시된 타이밍으로 발생된다. 위상 시프트량 표시데이터가 위상으로 하여금 9개의 칩 주기만큼 앞서가도록 지시하는 경우에, 클록(444)은 도 6b에서 제9라인상에서 표시된 타이밍으로 발생된다. 고레벨 주기에서 클록(444)은 상관기(420)의 각 회로(특히, 플립플롭(동기화 시스템 회로))용 인에이블 신호로서 기능하고, 다음의 인에이블 신호는 하나의 칩 주기 이르게 출력되어 하나의 칩 주기만큼 회로동작을 앞서게 한다.
정합 유니트(443)는 클록(444 및 445)을 서로 결합하고 클록(446)을 상관기(420)에 출력한다. 클록(446)은 A/D변환기(410)의 샘플링 클록과 동기시켜서 플립플롭의 신호입력단자를 동작가능하게 인가된다. 정합회로(443)가 간단한 OR회로로서 구성되는 경우에, 칩 위상 시프팅 유니트(441) 및 1/2n칩 위상 시프팅 유니트(442)는 제어되도록 요구되어 2개의 클록(444 및 445)은 동시에 고레벨로 되지 않는다. 역으로, 칩 위상 시프팅 유니트(441) 및 1/2n칩 위상 시프팅 유니트(442)가 간단한 회로구성을 갖는 경우에 정합 유니트(443)는 2개의 클록(444 및 445)이 동시에 고레벨이라고 가정되지 않는 방법으로 제어되도록 요구된다.
또한, 위상이 지연되는 경우에, 3개의 클록(444 내지 446)이 비슷한 방법으로 발생된다. 도 6a 및 6b에서 도시된 예가 n을 3으로 하는 모듈로-8 회로로 구성되지만, n이 다른 값(1 이상인)으로 가정하는 경우에 동일하게 인가된다.
본 실시예에 따라, 동기화 회로로 구성된 타이밍 제어유니트(440)를 갖고 그러므로 하드웨어에서 쉽게 수행될 수 있는 CDMA수신기를 구비함에 앞선 설명으로부터 이해된다. 동시에, 그것은 고위상 제어율을 갖고 돌연한 고장등의 잡음에 대해 안정적이다.

Claims (6)

  1. 코드분할 다중접속방식 수신기에 있어서,
    칩 클록의 주파수보다 2n배 더 높은 주파수를 갖는 샘플링 클록으로써 아날로그 수신 기본대역 신호를 오버샘플링하고, 그 아날로그 수신 기본대역 신호를 디지털 수신 기본대역 신호로 변환하는 A/D변환기와;
    상기 디지털 수신 기본대역 신호 및 수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 수신타이밍간의 위상차를 상관값을 토대로 해서 얻는 위상차 검출유니트와;
    상기 위상차를 제거하기 위한 방법으로 상기 수신타이밍을 변화시키는 타이밍 제어유니트를 구비하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  2. 제1항에 있어서, 상기 상관기는,
    상기 디지털 수신 기본대역 신호 및 제1수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 수신타이밍 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 제1수신타이밍으로부터 앞서게 된 위상을 갖는 제2수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 이른 타이밍 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 제1수신타이밍뒤로 지연하는 위상을 갖는 제3수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 늦은 타이밍 상관기를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  3. 제1항에 있어서, 상기 타이밍 제어유니트는,
    칩에서 상기 수신타이밍을 변화시키는 칩 위상 시프팅 유니트와;
    1/2n칩에서 수신타이밍을 변화시키는 1/2n칩 위상 시프팅 유니트를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  4. 제3항에 있어서, 상기 상관기는,
    상기 디지털 수신 기본대역 신호 및 제1수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 수신타이밍 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 제1수신타이밍으로부터 앞서게 된 위상을 갖는 제2수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 이른 타이밍 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 제1수신타이밍뒤로 지연하는 위상을 갖는 제3수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 늦은 타이밍 상관기를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  5. 제1항에 있어서, 상기 타이밍 제어유니트는 동기화 회로를 사용해서 구성되는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
  6. 제5항에 있어서, 상기 상관기는,
    상기 디지털 수신 기본대역 신호 및 제1수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 수신타이밍 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 제1수신타이밍으로부터 위상에서 앞서게된 제2수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 이른 타이밍 상관기와;
    상기 디지털 수신 기본대역 신호 및 상기 제1수신타이밍뒤로 지연하는 위상을 갖는 제3수신타이밍에 동기되는 파이롯 확산코드간의 상관값을 얻는 늦은 타이밍 상관기를 포함하는 것을 특징으로 하는 코드분할 다중접속방식 수신기.
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