JP2000196500A

JP2000196500A - 伝送遅延を判定する装置およびその方法

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Publication number: JP2000196500A
Application number: JP31769399A
Authority: JP
Inventors: Luc Dangeau Martin; マーティン・ルク・ダンジュー; V Kotov Anatori; アナトリ・ヴィー・コトフ
Original assignee: Nortel Networks Corp
Current assignee: Nortel Networks Corp
Priority date: 1998-12-17
Filing date: 1999-11-09
Publication date: 2000-07-14
Anticipated expiration: 2019-11-09
Also published as: JP4332270B2

Abstract

(57)【要約】（修正有）【課題】並列相関器をより効率的に実現する方法を提供
する。【解決手段】符号生成装置は、初期ＬＣマスク６０２、
初期状態レジスタ６０４、状態バッファ、ローカルＰＮ
符号発生器１０、およびＩとＱシフトレジスタを備え
る。初期ＬＣ状態マスクは、ＬＣ線形フィードバック・
シフトレジスタ（ＬＦＳＲ）のマスクを入力する。初期
状態レジスタ６０４は、同相および直交の初期内容を、
ＬＣＬＦＳＲの初期内容と共に入力する。その後、ロ
ーカルＰＮ符号発生器１０は、ＩＬＣおよびＱＬＣ系列
を生成し、ＩおよびＱシフトレジスタに入力される。シ
フトレジスタは、ＩＬＣおよびＱＬＣ系列を相関デバイ
スに出力する。ＩＬＣおよびＱＬＣ系列の長さは、シフ
トレジスタ内のレジスタ数よりも大きく、複数のパスが
必要である。状態バッファは、特定の時間にＬＦＳＲの
内容を保存する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は符号発生器に関
し、より具体的には、符号分割多元接続（ＣＤＭＡ）通
信システムにおいて使用される符号発生器に関する（し
かし、このような符号発生器に限るわけではない）。

【０００２】

【従来の技術】ＣＤＭＡシステムは周知である。一般に
は、ＣＤＭＡＣｅｌｌｕｌａｒＭｏｂｉｌｅＣｏ
ｍｍｕｎｉｃａｔｉｏｎｓａｎｄＮｅｔｗｏｒｋ
Ｓｅｃｕｒｉｔｙ（Ｄｒ．ＭａｎＹｏｕｎｇＲｈｅ
ｅ、ＰｒｅｎｔｉｃｅＨａｌｌ１９８８、ＩＳＢＮ
０−１３−５９８４１８−１）および標準ＴＩＡ／ＥＩ
Ａ／ＩＳ−９５を参照されたい。標準ＴＩＡ／ＥＩＡ／
ＩＳ−９５を、以下「ＩＳ−９５」と呼ぶ。

【０００３】ＣＤＭＡシステムでは、移動局から基地局
へ送信される情報ビットは、たたみ込み符号化、シンボ
ル繰り返し、ブロック・インターリービングを受け、そ
の結果、コード・シンボルと呼ばれるものを含むビット
・ストリームを得ることができる。図１に示すように、
コード・シンボルは、その後、「ウォルシュ（Walsh）
チップ」に変調され、ＣＤＭＡ分野では「ロングコー
ド」（ＬＣ）と呼ばれる順次ビットによって擬似雑音
（ＰＮ）チップに「拡散(spread)」される。次いで、Ｐ
Ｎチップは、ＩチャネルおよびＱチャネルと呼ばれる２
つのチャネルに、オフセット１／４位相シフトキーイン
グ（ＯＱＰＳＫ）変調される。Ｑチャネルは、ＰＮチッ
プ区間の２分の１だけ遅延される。２つのチャネルへの
拡散は、モジュロ２演算において、ＰＮチップ・ストリ
ームを、それぞれＰＮ_ＩおよびＰＮ_Ｑと呼ばれる２つの
異なる擬似雑音バイナリ系列の順次ビットに加えること
によって達成される。その後、ＰＮチップは、基地局へ
の「エア・リンク(air link)」（無線伝送）のため、ベ
ースバンドから無線伝送周波数に変換される。

【０００４】基地局が信号を復調するとき、基地局は、
ベースバンドに変換し直し、前述のＯＱＰＳＫ変調、ロ
ングコード拡散およびウォルシュ変調を解除する。この
目的のため、移動局のウォルシュ関数、ロングコード発
生器、ＰＮ_Ｉ発生器およびＰＮ_Ｑ発生器の対応する要素
が、送信されるデータを拡散して変調するのに使用され
た符号の「ローカル・レプリカ」を生成するために、基
地局に存在することができる。しかし、移動局からの送
信の開始時には、特に送信中に起こる遅延のために、一
般的に基地局の発生器は受信信号と同期しない。また、
移動局は、衝突回避のために遅延を導入することができ
る。したがって、基地局は、同期を行うために送信遅延
の量を求める必要がある。これは、一般に「サーチャー
(searcher)」と呼ばれる装置によって行われる。一般
に、遅延は、「不確定領域」と呼ばれる特定の量以下で
あると仮定することができる。

【０００５】従来のサーチャーは一般に、相関回路を使
用して、意味のある結果が得られるまで、着信した受信
信号に対して様々な量の遅延を試すことによって試行錯
誤を重ねる。

【０００６】「１分岐(one-branch)」探索方式は、１の
みの相関器を使用して生の入ってくる入力に対する相関
を試みる。このような方式は非常に低速であり、（たと
えば、ＩＳ−９５標準に記載された）ＣＤＭＡシステム
の厳しい要件を満たすことができない。

【０００７】生の入力データを使用する「多重分岐(mul
ti-branch)」方式（基本的に、それぞれのサーチャーが
異なる遅延量を試す複数の１分岐サーチャー）は、サー
チャーが多い分だけ１分岐方式よりも高速であるが、多
くの場合、依然としてＣＤＭＡシステムに関する標準の
ような厳しい標準を満たしていない。

【０００８】「完全並列(total parallel)」探索方式
は、最大尤度基準に従う探索を最適化する。このような
方式は、「１分岐」方式よりもずっと高速であり、ＣＤ
ＭＡシステムの厳しい要件を満たす。しかし、これは、
複雑さおよび経費が増大するという犠牲を払うことによ
って得られる。

【０００９】並列相関器のシステムを、複数の相関器の
複数のパスを使用して達成される必要な探索領域を完全
にカバーすることにより、制限された状態で実現するこ
ともできる。

【００１０】

【発明が解決しようとする課題】完全な方式であるか、
または制限された方式であるかにかかわらず、任意の並
列相関方式の１つの重要な問題は、必要な符号発生器の
数である。通常の相関方式では、相関器ごとに１つの符
号発生器がある。並列相関構成では、すでに複雑な実施
態様に、かなりな量の複雑さを足すこととなる。また、
この場合、回路全体内にかなりの量の追加のゲート、信
号方式およびアクセス・ポートを必要とする。したがっ
て、利用可能な資源をより効率的に使用することを可能
にする並列相関器を用いて、機能拡張された単一の符号
発生器を実現する必要がある。

【００１１】この発明の目的は、従来技術の欠点を解消
し、特に、並列相関器をより効率的に実現することので
きるシステムおよび方法を提供することである。

【００１２】

【課題を解決するための手段】第１の側面によると、こ
の発明は、それぞれに第１のデータ・ビット系列が入力
される複数の相関デバイスに結合されるよう配置された
符号生成装置を提供する。該符号生成装置は、符号発生
器と、少なくとも１つの個別のレジスタを有する第１の
シフトレジスタと、状態バッファとを備える。符号発生
器は、第１のシフトレジスタに出力される第２のデータ
・ビット系列を生成し、第１のシフトレジスタは、少な
くとも１つのシフトされた第２のデータ・ビット系列を
生成する。また符号生成装置は、相関デバイスのそれぞ
れに、第２のデータ・ビット系列およびシフトされた第
２のデータ・ビット系列の少なくとも一方が入力される
よう配置される。状態バッファは、第１のシフトレジス
タにおける予め決められた数のシフトの後で、少なくと
も符号発生器からの記憶情報を記憶し、予め決められた
復元時間に、少なくとも符号発生器に該記憶情報を出力
する。

【００１３】第２の側面によると、この発明は、第１の
側面に従う符号生成装置を組み込み、さらに複数の相関
デバイスを備える相関装置を提供する。該相関装置に
は、第１のデータ・ビット系列が入力される。相関デバ
イスのそれぞれには、第１のデータ・ビット系列と、第
２のデータ・ビット系列およびシフトされた第２のデー
タ・ビット系列の少なくとも一方とが入力される。

【００１４】第３の側面によると、この発明は、それぞ
れに第１のデータ・ビット系列が入力される複数の相関
デバイスに結合されるよう配置された符号生成装置にお
いて、相関デバイスのそれぞれに入力される第２のデー
タ・ビット系列を生成する方法を提供する。該方法は、
符号発生器を初期化するステップと、符号発生器を使用
して第２のデータ・ビット系列を生成するステップと、
第１のシフトレジスタを使用して第２のデータ・ビット
系列をシフトし、少なくとも１つのシフトされた第２の
データ・ビット系列を生成するステップと、第２のデー
タ・ビット系列およびシフトされた第２のデータ・ビッ
ト系列の少なくとも一方を相関デバイスのそれぞれに出
力するステップと、第２のデータ・ビット系列を予め決
められたシフト回数だけシフトした後、少なくとも１つ
の符号発生器からの記憶情報を保存するステップと、予
め決められた復元時間に、少なくとも１つの符号発生器
に該記憶情報を出力するステップとを含む。

【００１５】

【発明の実施の形態】この発明の第１および第２の好ま
しい実施形態は共に、受信信号をオーバーサンプリング
し、これらの信号サンプルのうち少なくともいくつかの
サンプルの和をとってバッファに記憶し、記憶された和
を、遅延量をインクリメントして生成されたローカル・
レプリカに対して、加速されたクロックレートで相関
し、遅延量を特定する相関を求めることによって、受信
信号に加えられた遅延を求める「サーチャー」の形態内
で実現される。

【００１６】図２はサーチャー・アーキテクチャのブロ
ック図であり、このアーキテクチャ内で、この発明の第
１の実施形態が実現される。以下のパラメータを、この
発明の実施形態に適用することができる。

【００１７】・ＰＮチップレート：１．２２８８Ｍｃｐ
ｓ・フレーム区間：２０ｍｓ・１フレームは、９６個のウォルシュ・シンボルを含
む。・ロングコードは、４２ビットのＬＦＳＲから得る。・ＩチャネルＰＮ符号およびＱチャネルＰＮ符号は、１
５ビットのＬＦＳＲから得る。・変調：ＯＱＰＳＫ・アクセス手順：アクセス・チャネルのプリアンブルお
よびアクセス・チャネルのメッセージ・カプセルからな
るアクセス・プローブの送信・アクセス・チャネルのプリアンブルは、１〜１６個の
フレーム（２０ｍｓ〜３２０ｍｓ）でよい。・不確定領域は、５１２個のＰＮチップ未満である。・１つのウォルシュ・シンボルは、２５６個のＰＮチッ
プを含む。

【００１８】当該技術分野の当業者には、構成要素の選
択に応じてこれらのパラメータを変更できることが認識
されよう。

【００１９】一例として、このアーキテクチャは、３つ
のセクタをカバーするＣＤＭＡ基地局に存在し、それぞ
れのセクタが２本のダイバーシチ・アンテナを有すると
仮定する。したがって、Ａ１〜Ａ６で指定される６本の
アンテナがある。当該技術分野の当業者には、３つより
も多いまたは少ないセクタを含み、２本よりも多いまた
は少ないアンテナを使用できることが明らかであろう。
セクタにおけるダイバーシチ・アンテナのそれぞれは、
マルチパス環境の異なるパスを介して受信できるので、
それぞれのアンテナについて個別に遅延を求めることが
できる。

【００２０】それぞれのアンテナは無線周波数（ＲＦ）
ユニット１に接続され、無線周波数ユニットは、受信信
号をベースバンドに変換する。アナログ・デジタル（Ａ
／Ｄ）変換器２のそれぞれは、それぞれのＲＦユニット
１に結合され、ＰＮチップレートの８倍のレートで、受
信信号の４ビットサンプルを取り込む（オーバーサンプ
リング）。代替の実施形態では、これよりも高いまたは
低いサンプリング・レートを使用することができる。

【００２１】スイッチ３は、Ａ／Ｄ変換器２のすべてに
結合され、一度に１本のアンテナからのサンプルを処理
する。現在サンプリングされているアンテナについて、
スイッチ３に結合された事前組合せ(precombining)要素
４は、制御サーチャー１３の制御下で、４ビットサンプ
ルの組合せの４つの系列をバッファ５に記憶する。この
実施形態では、使用されるサンプルの範囲は、１つのウ
ォルシュ・シンボル区間（２５６個のＰＮチップ）に対
応する。サンプルが、１、２、３、４、５、．．．と番
号付けされているものと仮定する。Ｉサンプルストリー
ムおよびＱサンプルストリームのそれぞれにおけるサン
プルの系列について、以下のようにバッファ５に記憶さ
れる。

【００２２】１）Ｂｕｆｆｅｒ＿ｏｄｄ＿Ｉは、Ｉサン
プルのストリームから、サンプル３とサンプル７の和、
サンプル１１とサンプル１５の和、サンプル１９とサン
プル２３の和、．．．、サンプル２０４３とサンプル２
０４７の和を記憶する。２）Ｂｕｆｆｅｒ＿ｏｄｄ＿Ｑは、Ｑサンプルのストリ
ームから、対応する和を記憶する。３）Ｂｕｆｆｅｒ＿ｅｖｅｎ＿Ｉは、Ｉサンプルのスト
リームから、サンプル７とサンプル１１の和、サンプル
１５とサンプル１９の和、サンプル２３とサンプル２７
の和、．．．、サンプル２０４７とサンプル２０５１の
和を記憶する。４）Ｂｕｆｆｅｒ＿ｅｖｅｎ＿Ｑは、Ｑサンプルストリ
ームから、対応する和を記憶する。

【００２３】この実施形態は、この発明では論じない受
信機の他の部分にもオーバーサンプリングを使用するこ
とを意図している。たとえば、受信機のいくつかの部分
は、１ＰＮチップ区間よりもかなり細かい増分で遅延を
調整するために、オーバーサンプリングを使用すること
ができる。この発明は、ＰＮチップ区間あたり２のみの
サンプルを使用する。

【００２４】こうして、２５６個の和がそれぞれのバッ
ファに格納され、それぞれの和のサイズは、２つの４ビ
ットサンプルの和であるので５ビットとなる。偶数バッ
ファを充填する際に使用されるサンプルは、２分の１チ
ップ時間だけ遅れて取り込まれたサンプルから得られる
ので、奇数バッファを充填する際に使用されるサンプル
から２分の１ＰＮチップだけ本質的に遅延される。サン
プルのこれらの特別の組合せは、相関器６に対するバッ
ファ５の相互接続性と相俟って、信号対雑音比（ＳＮ
比）の損失無くして、信号処理の速度を２倍にする能力
を付与する。

【００２５】ＯＱＰＳＫ相関器６はバッファ５に結合さ
れ、以下に詳細に述べるように、バッファ５に記憶され
た受信信号の「断片(piece)」を、ローカルＰＮ符号発
生器１０の不確定領域にわたるすべての可能な状態に対
して相関付ける。移動局では、ロングコード（Long Cod
e;ＬＣ）は通常、既知の構成である４２ビットの線形フ
ィードバック・シフトレジスタ（ＬＦＳＲ）によって生
成され、ＰＮ_Ｉ符号およびＰＮ_Ｑ符号は、既知の構成で
ある１５ビットのＬＦＳＲによって生成される。当該技
術分野の当業者に周知の手段によって、同じ構成のＬＦ
ＳＲを、初期状態マスク１１も含め、基地局の受信機こ
の場合はローカルＰＮ符号発生器１０内に含めることが
できる。これらの構成要素を用い、ローカルＰＮ符号発
生器１０は、当該技術分野の当業者に周知の手段によ
り、モジュロ２演算において、ＬＣ系列の連続ビットに
ＰＮ_Ｉ系列およびＰＮ_Ｑ系列の連続ビットをそれぞれ加
えることによって、ＩＬＣ系列およびＱＬＣ系列を出力
することができる。このように生成されたビット系列Ｉ
ＬＣ、ＱＬＣが、移動局で使用される符号の「ローカル
・レプリカ」である。

【００２６】これらの符号系列ＩＬＣ、ＱＬＣは、好ま
しい実施形態では、それぞれ図２に示すようにＩシフト
レジスタ８およびＱシフトレジスタ９に順次入力され、
符号系列ＩＬＣ、ＱＬＣのシフトされたものを生成す
る。これらのシフトされたＩＬＣおよびＱＬＣを、以下
ではＩＬＣｎ、ＱＬＣｎと呼ぶ。ここでｎは、系列が受
けたシフトの回数である。たとえば、ＩＬＣ０、ＱＬＣ
０は、シフトされていないローカル・レプリカである。
好ましい実施形態におけるシフトレジスタ８、９は、相
関器６およびローカルＰＮ符号発生器１０との間に結合
され、１５個の個々のレジスタを備える。シフトレジス
タ８、９、ローカルＰＮ符号発生器１０、初期状態マス
ク１１、シフトレジスタ８、９およびローカルＰＮ符号
発生器１０の両方に結合された状態バッファ１２は、共
に図２に示すこの発明の第１の好ましい実施形態の構成
要素であり、これらの構成要素について以下に図５を参
照して詳しく説明する。第２の好ましい実施形態につい
ては、以下に図６を参照して説明する。

【００２７】図３は、この発明の第１の好ましい実施形
態の詳細を含む図２のサーチャーの詳細を示す。具体的
に言うと、最初に図２に示された相関器６は、図３にお
いて、それぞれ相関器Ｚ１およびＺ２を示す要素６−１
および６−２として、相関器Ｚ３、Ｚ４、Ｚ
５、．．．、Ｚ３２を概略的に表わす一般化された相関
器要素６−Ｎと共に示されている。現在説明している実
施形態は、３２個の相関器を使用する。ただし代替の実
施形態では、この数を増やして性能を向上させる、また
は削減して経済性を高めることができる。

【００２８】相関器６の数は、シフトレジスタ８、９の
いずれからも利用可能なタップの数（合計して１６個の
タップ）の２倍（３２）である。それぞれの相関器対
（すなわち、Ｚ１およびＺ２、Ｚ３およびＺ
４、．．．、Ｚ３１およびＺ３２）は、シフトレジスタ
８、９からの同じＩＬＣｎ、ＱＬＣｎ系列を使用する。
相関器６の対およびバッファ５の特別な接続によって、
それぞれの相関器対Ｚ１およびＺ２、Ｚ３およびＺ
４、．．．、Ｚ３１およびＺ３２からの相関値が２分の
１ＰＮチップ離れるよう相関積分が計算される。

【００２９】提供されるバッファ５およびシフトレジス
タ８、９には、使用される回路の能力を超えないかぎ
り、任意のクロックレートを使用することができる。こ
の実施形態は、１９．６６ＭＨｚのクロックレートを使
用する。このレートは、ＰＮチップレートの１６倍であ
り、今日の回路の能力範囲内にある。

【００３０】図３では、バッファ５が、バッファ５−１
から５−４として示される。これらのバッファのそれぞ
れは、出力１および２を持つ。ただし出力２は、バッフ
ァ５−１および５−２上でのみ使用される。それぞれの
バッファ５における出力２は、出力１から１ＰＮチップ
時間だけ遅延される。相関器６のそれぞれは、Ｉ、Ｉｄ
ｅｌａｙ、Ｑ、およびＱｄｅｌａｙと示された、バッフ
ァ５からの４つの入力を持つ。図３は、バッファ５およ
び相関器６の相互接続性の詳細を示す。また、相関器６
のそれぞれは、Ｉシフトレジスタ８およびＱシフトレジ
スタ９のそれぞれにある特定のタップからの入力を持
つ。相関器６の対が、シフトレジスタ８、９内の同一タ
ップに接続するということは理解されよう。たとえば、
相関器Ｚ１およびＺ２は、両方のシフトレジスタ８、９
上のタップ１５に接続され、相関器Ｚ３およびＺ４（一
般化された要素６−Ｎに暗黙的に示される）は、タップ
１４に接続され、以下同様である。前述した遅延のため
に、１つの対における相関器６は、互いに２分の１ＰＮ
チップ区間離れて、記憶されたサンプルと共に動作す
る。上記の遅延を表１に要約する。

【００３１】

【表１】

【００３２】Ｚ２（およびすべての偶数相関器）のすべ
ての入力が、Ｚ１への入力に対して２分の１ＰＮチップ
遅延されることが、表１からわかる。こうして、それぞ
れの相関器対によって生成された２つの相関値は、互い
に２分の１ＰＮチップ区間離れている。前述したよう
に、サンプルを２分の１ＰＮチップ区間離して事前に組
み合わせることによって、２分の１ＰＮチップ分解能で
相関値を得ることが容易になる。

【００３３】バッファ５に記憶された受信信号の「断
片」は、不確定領域にわたるローカル・レプリカのセグ
メントに対して相関付けられ、どの断片が著しく大きな
相関値を生成するかを判定し、こうして遅延を判定す
る。それぞれのセグメントの長さは２５６ビット（それ
ぞれのバッファにおけるサンプル和の数と一致する）で
あり、この長さは、１ウォルシュ・シンボル期間をカバ
ーするよう選択された。ＩＬＣ系列およびＱＬＣ系列の
それぞれについて使用されるセグメントの総数は５１２
であり、これは、不確定領域の大きさに等しい。使用さ
れる第１のセグメントは、ローカル・レプリカの第１ビ
ット位置から始まり、その後に続く５１１個のセグメン
トのそれぞれは、後に続く５１１個のビット位置からそ
れぞれ始まる。相関器６は対として働き、対におけるそ
れぞれの相関器が、２分の１ＰＮチップ区間だけ離れた
データサンプルで動作するので、５１２個のセグメント
を使用することによって１０２４個の相関値が得られ、
２分の１ＰＮチップ区間における遅延を判定することが
できるようになる。

【００３４】図４は、相関器６のそれぞれにおいて実行
される論理関数を示す。バッファ５からのＩ入力、Ｉｄ
ｅｌａｙ入力、Ｑ入力、およびＱｄｅｌａｙ入力は、そ
れぞれ５ビットサンプルから構成される。Ｉ入力および
Ｑ入力は、乗算器４０１、４０３によって、シフトレジ
スタ８、９の、特定の相関器６についての特定のタップ
から出力された特定のＱＬＣｎ系列のビットが乗じられ
る。一方、Ｉｄｅｌａｙ入力およびＱｄｅｌａｙ入力
は、乗算器４０２、４０４によって、対応するＩＬＣｎ
系列のビットが乗じられる。これらの乗算器４０１、４
０２、４０３、４０４は、相関器６の他の構成要素と共
に、機能性を示すよう概略的に示されている。複数のビ
ットの処理の詳細は、設計上の選択による。

【００３５】乗算器４０１の出力および乗算器４０４の
出力は５ビット積であり、加算器４０５によって加算さ
れて、６ビットの虚数和が生成される。乗算器４０２の
出力および乗算器４０３の出力は、加算器４０６によっ
て加算されて、６ビットの実数和が生成される。２５６
個の虚数和および実数和は、２５６ビットのローカル・
レプリカがシフトレジスタ８、９を介してクロックされ
るとき、積分器４０７、４０８のそれぞれによってそれ
ぞれ積分される。２５６個の６ビット和の積分の長さ
は、１４ビットのことがある。その後、これらの積分
は、要素４０９、４１０によってそれぞれ二乗され、そ
の結果が１５ビットの長さに切り捨てられる。この長さ
は、現在説明している実施形態について十分精密な長さ
である。要素４０９、４１０の２つの結果が要素４１１
によって合計され、特定の相関器すなわちＺ１〜Ｚ３２
を生成する３２個の相関器のうちの１つについて、１６
ビットのＺ出力を生成する。

【００３６】再び図２を参照すると、相関器出力は、累
算器（ＡＣＣ）７に記憶される。累算器７は、この実施
形態の６本のアンテナのそれぞれについて１０２４個の
１６ビット・セルに等しい６１４４個の１６ビット・セ
ルを持つ。このように、現在のアンテナについて最初の
３２個のセルがどのように求められてロードされるかが
示された。

【００３７】次に、図５および図６を使用して、この発
明の第１および第２の好ましい実施形態を使用してＩＬ
Ｃ系列およびＱＬＣ系列がそれぞれどのように生成され
るか、および同様な相関処理をさらに３１回実行して１
本のアンテナについて１０２４個のセルをどのように完
成するかについて説明する。

【００３８】図５は、第１の好ましい実施形態に従っ
て、初期状態マスク１１、ローカルＰＮ符号発生器１
０、状態バッファ１２、およびＩシフトレジスタ８とＱ
シフトレジスタ９を備える全体的なサーチャーＰＮ発生
器を示す。最初に、初期状態マスク１１は、対応する移
動局内にある、以下ＬＣＲＥＧ０、ＬＲＥＧ０、および
ＱＲＥＧ０とそれぞれ呼ばれるＬＣＬＦＳＲ、ＰＮ_Ｉ
ＬＦＳＲ、およびＰＮ_ＱＬＦＳＲの初期状態を、バス
５０２を介してローカルＰＮ符号発生器１０に転送す
る。当該技術分野の当業者には、ＬＣＬＦＳＲがＬＣ
マスクをも備え、この第１の好ましい実施形態におい
て、ＬＣマスクがローカルＰＮ符号発生器１０内で定義
されることが認識されよう。

【００３９】全体的なサーチャーＰＮ発生器の第２の好
ましい実施形態は、第１の好ましい実施形態と類似して
いるが、実施態様にわずかな変更を伴う。第２の好まし
い実施形態によると、全体的なサーチャーＰＮ発生器
は、図６に示すように、初期ＬＣ状態マスク６０２、初
期状態レジスタ６０４、第１、第２および第３のセレク
タ６０６、６０８、６１０、状態バッファ１２、ローカ
ルＰＮ符号発生器１０、およびＩシフトレジスタ８とＱ
シフトレジスタ９を備える。最初に、初期ＬＣ状態マス
ク６０２は、ＬＣＬＦＳＲ用の初期ＬＣマスクを、バ
ス６１２を介してローカルＰＮ符号発生器１０に転送す
る。その後、初期状態レジスタ６０４は、対応する移動
局にあるＩＲＥＧ０状態、ＱＲＥＧ０状態およびＬＣＲ
ＥＧ０状態を、それぞれバス６１４、６１６、６１８を
介してそれぞれのセレクタ６０６、６０８、６１０に転
送する。最初に、セレクタ６０６、６０８、６１０は、
ＩＲＥＧ０値、ＱＲＥＧ０値およびＬＣＲＥＧ０値を、
バス６２０、６２２、６２４をそれぞれ介して状態バッ
ファ１２に転送し、その後で、バス６２６、６２８、６
３０をそれぞれ介してローカルＰＮ符号発生器１０内の
対応するＬＦＳＲに転送するよう構成される。

【００４０】その後、第１の好ましい実施形態および第
２の好ましい実施形態の両方によると、ローカルＰＮ符
号発生器１０は、バス１７、１８をそれぞれ介して、そ
れぞれの系列の最初の１５ビットでロードされているシ
フトレジスタ８、９で、ＩＬＣ０系列およびＱＬＣ０系
列の生成を開始する。これは、シフトレジスタ８、９の
それぞれを構成する１５個のレジスタを介してビットを
クロックすることによって行われる。

【００４１】ＩＬＣ０およびＱＬＣ０のビットをビット
１、２、３等と示すと、図３では、相関器Ｚ１およびＺ
２には、それぞれのシフト・レジスタ８、９の（図３に
示される）タップ１５から、ＩＬＣ０系列、ＱＬＣ０系
列のビット１がそれぞれ入力され、相関器Ｚ３およびＺ
４にはビット２が入力され（したがって、ＩＬＣ１系
列、ＱＬＣ１系列のビット１がそれぞれ入力される）、
以下同様であり、最後に相関器Ｚ３１およびＺ３２に
は、ビット１６が入力される（したがって、ＩＬＣ１５
系列、ＱＬＣ１５系列のビット１がそれぞれ入力され
る）。

【００４２】その後、シフトレジスタ８、９が２５６回
シフトされる（および、ローカルＰＮ符号発生器１０が
２５６回先へ進む）。表２の「第１のパス」エントリを
参照すると、相関器Ｚ１およびＺ２は、ＩＬＣ０系列、
ＱＬＣ０系列のビット１〜２５６を、前述したバッファ
５のそれぞれに記憶された２５６個の和に対して相関付
け、相関器Ｚ３およびＺ４は、ＩＬＣ１系列、ＱＬＣ１
系列を構成するビット２〜２５７を相関付け、以下同様
であり、最後に、相関器Ｚ３１およびＺ３２は、ＩＬＣ
１５系列、ＱＬＣ１５系列を構成するビット１６〜２７
１を相関付けることがわかる。こうして第１のパスが完
了し、現在のアンテナについての最初の３２個の相関器
の値が、ＡＣＣ７内に記憶される。

【００４３】

【表２】

【００４４】第１の好ましい実施形態では、それぞれの
パスにおける１６回のシフトの後で、状態バッファ１２
は、バス５０４、５０６をそれぞれ介してシフトレジス
タ８、９の状態を記憶し、バス５０８を介してローカル
ＰＮ符号発生器１０の状態を記憶する。こうして第１の
パスにおいて、ＬＦＳＲは、表２に示すようにＩＬＣ０
系列、ＱＬＣ０系列のビット１７を生成する直前の時点
で保存される。この第１の好ましい実施形態では、状態
バッファ１２は、ＬＣＬＦＳＲについての４２ビッ
ト、ＰＮＬＦＳＲのそれぞれについての１５ビット、
およびシフトレジスタ８、９のそれぞれについての１５
ビットの１０２ビットから成る。第１の好ましい実施形
態によると、それぞれの連続パスに先だって、シフトレ
ジスタ８、９およびローカルＰＮ符号発生器１０内のＬ
ＦＳＲは、状態バッファ１２から復元される。

【００４５】第２の好ましい実施形態では、それぞれの
パスにおける１６回のシフトの後で、状態バッファ１２
は、バス６３０、６３２、６３４、セレクタ６０６、６
０８、６１０、およびバス６２０、６２２、６２４を介
して、ローカルＰＮ符号発生器１０の状態を記憶する。
第１の好ましい実施形態と同様に、ローカルＰＮ符号発
生器１０内のＬＦＳＲは、ＩＬＣ０系列、ＱＬＣ０系列
のビット１７から保存され、それぞれの連続パスに先だ
って状態バッファ１２から復元される。第２の好ましい
実施形態では、状態バッファ１２は、ＬＣＬＦＳＲに
ついて４２ビット、およびＰＮＬＦＳＲのそれぞれに
ついて１５ビットの７２ビットのみから成る。

【００４６】第２の好ましい実施形態は、第１の好まし
い実施形態とは異なり、シフトレジスタ８、９を再度初
期化するのに必要な現在のＩＬＣｎ系列、ＱＬＣｎ系列
の最初の１６ビットを生成するために、ローカルＰＮ符
号発生器１０を、状態バッファ１２から復元した後でオ
ンにしなければならない。第１の好ましい実施形態で
は、シフトレジスタ８、９は、状態バッファ１２から直
接的に再度初期化される。

【００４７】第１の好ましい実施形態および第２の好ま
しい実施形態の両方において第２のパスについての復元
手順の後、それぞれのＩＬＣ０系列、ＱＬＣ０系列のビ
ット１７（これは、ＩＬＣ１６系列、ＱＬＣ１６系列の
ビット１である）は、それぞれシフトレジスタ８、９に
おける先頭ビットになる。表２に示すように、第２のパ
スを構成する２５６回のシフトによって、相関器Ｚ１お
よびＺ２にはビット１７〜２７２、したがってＩＬＣ１
６系列、ＱＬＣ１６系列が入力され、以下同様であり、
最後に相関器Ｚ３１およびＺ３２にはビット３２〜２８
７、したがってＩＬＣ３１系列、ＱＬＣ３１系列が入力
される。この場合も第２のパス中において、状態バッフ
ァ１２は、１６回のシフトの後で、ＩＬＣ０系列、ＱＬ
Ｃ０系列のビット３３を生成する直前のＬＦＳＲの内容
を保存し、第１の好ましい実施形態では、シフトレジス
タ８、９の内容をも保存する。この情報は、第３のパス
の準備をするときに復元される。

【００４８】３２回のパスの正味効果は、１６個の相関
器対のそれぞれに、３２個のＩＬＣｎ系列およびＱＬＣ
ｎ系列を出力し、組み合わされた相関器６に合計で１０
２４個のビット系列（５１２個のＩＬＣｎ系列および５
１２個のＱＬＣｎ系列）を入力することである。ここ
で、それぞれの系列は２５６の連続ビットから成り、第
１の系列は特定のＩＬＣ０系列またはＱＬＣ０系列のビ
ット１から始まり、第２の系列はビット２から始まり、
以下同様であり、第５１２の系列は５１２番目のビット
から始まる。こうして、１０２４個の相関値がＡＣＣ７
に記憶され、これらの相関値は、２分の１ＰＮチップ区
間の時間ステップを表わす。このように、相関値は、５
１２個ＰＮチップ区間に及ぶ。不確定領域は、５１２個
のＰＮチップとみなされており、よって不確定領域全体
が表わされる。

【００４９】相関器の値は、当該技術分野で周知である
ように調べることができる。図７は、４００番目のエン
トリで顕著なピークを有する１本のアンテナについての
１０２４個のＡＣＣ７の内容のグラフを示す。この実施
形態のステップサイズは、２分の１ＰＮチップであるの
で、この例では、送信遅延は２００ＰＮチップ時間であ
ると判定することができる。

【００５０】図８は、マルチパス環境における信号の３
つの受信コピーに対応する遅延を示す相関器の値（位置
４００〜４３５）の選択された範囲のグラフである。遅
延の相対増分を求めることができ、当技術分野で知られ
ているように、この相対増分を使用して「レーキ（rak
e）受信機」の「フィンガ（fingers）」を、マルチパス
受信の質を最適化するよう構成することができる。

【００５１】３２個の相関器を有する前述の実施形態で
は、３２個のパスおよびＰＮチップレートの１６倍のク
ロックレートは、これらのパラメータについて可能な設
計上の選択のほんの一例である。当該技術分野の当業者
には、たとえば、４分の１の数であるが、４倍の速さの
クロックレートで動作し、４倍のパス数を持つ相関器を
有する実施形態を構成することができ、このような実施
形態は、前述の実施形態と同じ全体的な性能を示すこと
は明らかであろう。相関器の数を増加して性能を向上さ
せるか、または削減して経済性を高めることができる。
他の多数の様々な形態を考慮することができる。

【００５２】当該技術分野の当業者には、この発明が、
並列相関器を用いて実現されるべき符号生成技法であ
り、それぞれの個々の相関器について符号発生器を持つ
という欠点を減らすことが理解されよう。この発明の例
示的な実施形態では、必要な範囲を完全に相関付けるの
に、複数の相関装置の複数のパスが必要とされる。この
発明の好ましい実施形態は、効率的なサーチャーの範囲
内で上記に説明したが、これは、この発明の範囲を制限
することを意味するものではない。実際には、この発明
は、通信システム内に含まれるサーチャーに制限すべき
でなく、この発明の原理を、連続ビット系列を必要とす
る複数の相関器が使用される任意の状況に適用すること
ができる。連続系列、任意の予め決められた数だけシフ
トされた系列を意味することができる。前述の好ましい
実施形態では、この予め決められた数は１である。

【００５３】

【発明の効果】この発明にはいくつかの重要な利点があ
る。１つには、並列相関装置内に実現されるのに必要な
符号発生器の数が削減されるので、複雑さが低減し、必
要な資源が著しく減少する。たとえば、この発明はゲー
ト数、それに伴う信号方式、および並列相関装置を実現
するのに必要な制御アクセス・ポート数を削減する。並
列相関器は比較的複雑であるので、符号発生器をできる
だけ簡単にすることが重要である。したがって、この発
明の簡単さは有力な利点の１つである。

【００５４】当該技術分野の当業者には、前述の装置と
同様な装置を使用して複数の相関器システムの効率を高
める代替の実施態様および修正形態が可能であり、上記
の実施態様がこの発明のこの実施形態の単なる例示に過
ぎないことが理解されよう。したがって、この発明の範
囲は、特許請求の範囲によってのみ制限される。

【図面の簡単な説明】

【図１】ＣＤＭＡ送信機で実行される機能を示す従来技
術のブロック図。

【図２】この発明の第１の好ましい実施形態が実現され
るサーチャーのブロック図。

【図３】図２に示す多重分岐ＯＱＰＳＫ相関器の動作を
示すブロック図。

【図４】図３の相関器によって実行される論理関数を示
す図。

【図５】この発明の第１の好ましい実施形態の要素を示
す図。

【図６】この発明の第２の好ましい実施形態の要素を示
す図。

【図７】図２の相関器の例示的な出力を示すグラフ。

【図８】マルチパス受信中に生じることのある、図２の
相関器の例示的な出力を示すグラフ。

【符号の説明】

１無線周波数ユニット２アナログ・デジタル変換器６ＯＱＰＳＫ相関器１０ローカルＰＮ符号発生器６０２初期ＬＣマスク６０４初期状態レジスタ

───────────────────────────────────────────────────── フロントページの続き (71)出願人 390023157 ＴＨＥＷＯＲＬＤＴＲＡＤＥＣＥＮＴＲＥＯＦＭＯＮＴＲＥＡＬ，ＭＯＮＴＲＥＡＬ，ＱＵＥＢＥＣＨ２Ｙ３Ｙ４，ＣＡＮＡＤＡ (72)発明者マーティン・ルク・ダンジューカナダ、ジェイ８ティー、１ダブリュー９、ケベック州、ガティノー、ヴェンディー、11、ナンバー３ (72)発明者アナトリ・ヴィー・コトフカナダ、ケー２ピー、２イー６、オンタリオ州、オタワ、エルギン・ストリート、 475、アパートメント 506

Claims

【特許請求の範囲】

【請求項１】それぞれに第１のデータ・ビット系列が入
力される複数の相関デバイスに結合されるよう配置さ
れ、符号発生器、少なくとも１つの個別のレジスタを有
する第１のシフトレジスタ、および状態バッファを備え
る符号生成装置であって、前記符号発生器は、前記第１のシフト・レジスタに出力
される第２のデータ・ビット系列を生成し、該第１のシ
フト・レジスタは、少なくとも１つのシフトされた第２
のデータ・ビット系列を生成し、前記符号生成装置が、前記第２のデータ・ビット系列お
よびシフトされた第２のデータ・ビット系列のうち少な
くとも一方が前記相関デバイスのそれぞれに入力される
よう配置され、前記状態バッファは、前記第１のシフト・レジスタにお
ける予め決められた数のシフトの後、少なくとも前記符
号発生器からの記憶情報を記憶し、予め決められた復元
時間に少なくとも該符号発生器に該記憶情報を出力する
ようにした符号生成装置。
【請求項２】前記状態バッファが、前記第１のシフトレ
ジスタにおける予め決められた数のシフトの後で、該第
１のシフトレジスタおよび前記符号発生器からの記憶情
報を記憶し、前記予め決められた復元時間に該第１のシ
フトレジスタおよび符号発生器に該記憶情報を出力する
ようにした請求項１に記載の符号生成装置。
【請求項３】前記第１のシフトレジスタにおける予め決
められた数のシフトが、前記第１のシフトレジスタの個
々のレジスタの数に等しい請求項１に記載の符号生成装
置。
【請求項４】前記符号発生器が、前記第２のデータ・ビ
ット系列を生成するのに使用される少なくとも２つの線
形フィードバック・シフトレジスタ（ＬＦＳＲ）を備え
ており、前記記憶情報が、少なくとも該ＬＦＳＲの内容を含むよ
うにした請求項１に記載の符号生成装置。
【請求項５】前記状態バッファが、前記第１のシフトレ
ジスタにおける予め決められた数のシフトの後で、該第
１のシフトレジスタおよび前記符号発生器からの記憶情
報を記憶し、前記予め決められた復元時間に該第１のシ
フトレジスタおよび符号発生器に該記憶情報を出力し、該記憶情報が、前記第１のシフトレジスタの個々のレジ
スタの内容および前記ＬＦＳＲの内容を含むようにした
請求項４に記載の符号生成装置。
【請求項６】前記ＬＦＳＲが、ロングコードのＬＦＳＲ
と、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方
とを備える請求項４に記載の符号生成装置。
【請求項７】前記予め決められた復元時間が、次のサイ
クル期間の開始時点である請求項１に記載の符号生成装
置。
【請求項８】前記符号生成装置が初期状態マスクを備え
ており、該初期状態マスクが、前記第２のデータ・ビッ
ト系列を生成するのに前記符号発生器によって使用され
る初期状態情報を、該符号発生器に入力するようにした
請求項１に記載の符号生成装置。
【請求項９】前記符号発生器が、前記第２のデータ・ビ
ット系列を生成するのに使用される少なくとも２つの線
形フィードバック・シフトレジスタ（ＬＦＳＲ）を備え
ており、前記初期状態情報が、該ＬＦＳＲの初期内容を含むよう
にした請求項８に記載の符号生成装置。
【請求項１０】前記記憶情報が、少なくとも前記ＬＦＳ
Ｒの内容を含むようにした請求項９に記載の符号生成装
置。
【請求項１１】前記状態バッファが、前記第１のシフト
レジスタにおける予め決められた数のシフトの後で、該
第１のシフトレジスタおよび前記符号発生器からの記憶
情報を記憶し、前記予め決められた復元時間に該第１の
シフトレジスタおよび符号発生器に該記憶情報を出力
し、該記憶情報が、前記第１のシフトレジスタの個々のレジ
スタの内容および前記ＬＦＳＲの内容を含むようにした
請求項１０に記載の符号生成装置。
【請求項１２】前記ＬＦＳＲが、ロングコードのＬＦＳ
Ｒと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一
方とを備える請求項９に記載の符号生成装置。
【請求項１３】前記符号生成装置が、前記符号発生器に
結合された、前記ロングコードのＬＦＳＲにロングコー
ドのマスクを入力するロングコード・マスク・デバイス
を備える請求項１２に記載の符号生成装置。
【請求項１４】前記第１のシフトレジスタが、複数の個
々のレジスタを有し、複数のシフトされた第２のデータ
・ビット系列を生成する請求項１に記載の符号生成装
置。
【請求項１５】前記符号生成装置が、少なくとも１つの
個別のレジスタを有する第２のシフトレジスタをさらに
備えており、前記符号発生器は、該第２のシフトレジスタに出力され
る第３のデータ・ビット系列を生成し、該第２のシフト
レジスタが、少なくとも１つのシフトされた第３のデー
タ・ビット系列を生成し、前記符号生成装置が、該第３のデータ・ビット系列およ
びシフトされた第３のデータ・ビット系列の少なくとも
一方が前記相関デバイスのそれぞれに入力されるよう配
置されており、前記状態バッファは、前記第１および第２のシフトレジ
スタにおける予め決められた数のシフトの後で、少なく
とも前記符号発生器からの記憶情報を記憶し、予め決め
られた復元時間に少なくとも該符号発生器に該記憶情報
を出力するようにした請求項１に記載の符号生成装置。
【請求項１６】前記状態バッファが、前記第１および第
２のシフトレジスタにおける予め決められた数のシフト
の後で、該第１および第２のシフトレジスタおよび前記
符号発生器からの記憶情報を記憶し、前記予め決められ
た復元時間に、前記第１および第２のシフトレジスタお
よび符号発生器に該記憶情報を出力するようにした請求
項１５に記載の符号生成装置。
【請求項１７】前記符号生成装置が、初期状態マスクを
さらに備えており、該初期状態マスクが、前記第２および第３のデータ・ビ
ット系列を生成するのに前記符号発生器によって使用さ
れる初期状態情報を該符号発生器に入力するようにした
請求項１５に記載の符号生成装置。
【請求項１８】前記符号発生器が、前記第２および第３
のデータ・ビット系列を生成するのに使用される少なく
とも３つの線形フィードバック・シフトレジスタ（ＬＦ
ＳＲ）を備えており、前記初期状態情報が、該ＬＦＳＲの初期内容を含み、前
記記憶情報が、少なくとも該ＬＦＳＲの内容を含むよう
にした請求項１７に記載の符号生成装置。
【請求項１９】前記状態バッファが、前記第１および第
２のシフトレジスタにおける予め決められた数のシフト
の後で、該第１および第２のシフトレジスタおよび前記
符号発生器からの記憶情報を記憶し、前記予め決められ
た復元時間に、該第１および第２のシフトレジスタおよ
び符号発生器に該記憶情報を出力し、該記憶情報が、前記第１および第２のシフトレジスタの
個々のレジスタの内容および前記ＬＦＳＲの内容を含む
ようにした請求項１８に記載の符号生成装置。
【請求項２０】前記ＬＦＳＲが、ロングコードのＬＦＳ
Ｒ、同相ＬＦＳＲおよび直交ＬＦＳＲを備えており、前記第２のデータ・ビット系列が、該ロングコードのＬ
ＦＳＲおよび同相ＬＦＳＲを使用することによって生成
され、前記第３のデータ・ビット系列が、該ロングコー
ドのＬＦＳＲおよび直交ＬＦＳＲを使用することによっ
て生成されるようにした請求項１９に記載の符号生成装
置。
【請求項２１】前記符号生成装置が、前記符号発生器に
結合された、前記ロングコードのＬＦＳＲにロングコー
ド・マスクを入力するロングコード・マスク・デバイス
を備えるようにした請求項２０に記載の符号生成装置。
【請求項２２】請求項１に記載の符号生成装置を組み込
んだ相関装置であって、それぞれに前記第１のデータ・
ビット系列が入力される複数の相関デバイスを備え、それぞれの相関デバイスに、前記第２のデータ・ビット
系列およびシフトされた第２のデータ・ビット系列の少
なくとも一方が入力されようにした相関装置。
【請求項２３】前記第１のシフトレジスタにおける予め
決められた数のシフトが、該第１のシフトレジスタの個
々のレジスタの数に等しい請求項２２に記載の相関装
置。
【請求項２４】前記予め決められた復元時間が、次のサ
イクル期間の開始時点である請求項２２に記載の相関装
置。
【請求項２５】前記符号生成装置が初期状態マスクをさ
らに備えており、該初期状態マスクが、前記第２のデータ・ビット系列を
生成するのに前記符号発生器によって使用される初期状
態情報を、該符号発生器に入力するようにした請求項２
２に記載の相関装置。
【請求項２６】前記符号発生器が、前記第２のデータ・
ビット系列を生成するのに使用される少なくとも２つの
線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備
えており、前記初期状態情報が、該ＬＦＳＲの初期内容を含み、前
記記憶情報が、少なくとも該ＬＦＳＲの内容を含むよう
にした請求項２５に記載の相関装置。
【請求項２７】前記状態バッファが、前記第１のシフト
レジスタにおける予め決められた数のシフトの後で、該
第１のシフトレジスタおよび前記符号発生器からの記憶
情報を記憶し、前記予め決められた復元時間に、該第１
のシフトレジスタおよび符号発生器に該記憶情報を出力
し、該記憶情報が、前記第１のシフトレジスタの個々のレジ
スタの内容および前記ＬＦＳＲの内容を含むようにした
請求項２６に記載の相関装置。
【請求項２８】前記ＬＦＳＲが、ロングコードのＬＦＳ
Ｒと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一
方とを備える請求項２６に記載の相関装置。
【請求項２９】前記シフトレジスタが複数の個々のレジ
スタを備えており、複数のシフトされた第２のデータ・
ビット系列を生成するようにした請求項２２に記載の相
関装置。
【請求項３０】前記相関デバイスの数が、前記シフトさ
れた第２のデータ・ビット系列の数以上である請求項２
９に記載の相関装置。
【請求項３１】前記相関デバイスの数が、前記シフトさ
れた第２のデータ・ビット系列の数の少なくとも２倍で
ある請求項２９に記載の相関装置。
【請求項３２】請求項２２に記載の相関装置を組み込ん
だ符号分割多元接続（ＣＤＭＡ）の探索装置。
【請求項３３】それぞれに第１のデータ・ビット系列が
入力される複数の相関デバイスに結合されるよう配置さ
れた符号生成装置における、該相関デバイスのそれぞれ
に入力される第２のデータ・ビット系列を生成する方法
であって、符号発生器を初期化するステップと、前記符号発生器を使用して第２のデータ・ビット系列を
生成するステップと、第１のシフトレジスタを使用して前記第２のデータ・ビ
ット系列をシフトし、少なくとも１つのシフトされた第
２のデータ・ビット系列を生成するステップと、前記第２のデータ・ビット系列およびシフトされた第２
のデータ・ビット系列の少なくとも一方を前記相関デバ
イスのそれぞれに出力するステップと、前記第２のデータ・ビット系列を予め決められたシフト
回数だけシフトした後、少なくとも前記符号発生器から
の記憶情報を保存するステップと、予め決められた復元時間に、少なくとも前記符号発生器
に前記記憶情報を出力するステップと、を含む第２のデータ・ビット系列を生成する方法。
【請求項３４】ＣＤＭＡシステムにおいて、移動局から
受信された伝送に従って該システムの時間遅延を基地局
で判定する方法であって、該伝送は、ロングコードによ
って拡散され、第１および第２のＰＮ符号に従って変調
されており、該伝送をベースバンド信号にダウンコンバートするステ
ップと、前記ベースバンド信号のＰＮチップレートよりも速いレ
ートで、該ベースバンド信号の一部をサンプリングして
サンプル値を生成するステップと、前記サンプル値を記憶するステップと、前記ロングコードの連続ビットおよび前記第１のＰＮ符
号の連続ビットの和である第１の系列を生成するステッ
プと、前記ロングコードの連続ビットおよび前記第２のＰＮ符
号の連続ビットの和である第２の系列を生成するステッ
プと、一連のＮ個の相関値対を生成するステップであって、Ｎ
はゼロより大きい正の整数であり、第１の記憶されたサンプルから始まる、記憶されたいく
つかの連続サンプルを、前記第１および第２の系列の同
じ数の連続ビットに対してそれぞれ相関付けることによ
り、それぞれの相関値対を生成し、それぞれ第１のビットから始まる、前記第１および第２
の系列の連続ビットを使用して、第１の相関値対を生成
し、それぞれ次の順次ビットから始まる、前記第１および第
２の系列の連続ビットを使用して、それぞれの連続した
相関値対を生成するステップと、前記一連の相関値のうち最大の相関値を求めるステップ
と、前記一連の相関値における前記最大の相関値の位置に応
じて、前記時間遅延を判定するステップと、含むＣＤＭＡシステムの時間遅延を判定する方法。
【請求項３５】前記サンプリングするステップにおい
て、前記レートが、前記ベースバンド信号のＰＮチップ
レートの少なくとも２倍である請求項３４に記載の方
法。
【請求項３６】前記Ｎが、前記システムの時間遅延を含
むＰＮチップ区間の数に少なくとも等しい請求項３４に
記載の方法。
【請求項３７】前記一連の相関値対が、前記ベースバン
ド信号のＰＮチップレートよりもかなり速いレートで、
前記系列の連続ビットを使用するようにした請求項３４
に記載の方法。
【請求項３８】少なくとも１つの送信機および少なくと
も１つの受信機を備え、該送信機において、送信すべき
デジタル・データは、２^Ｊ−１ビットごとに繰り返す予
め決められた開始値のバイナリのロングコード（ＬＣ）
系列を用いて拡散され、一定の予め決められたＰＮチッ
プ区間および一定の予め決められたＰＮチップレートの
擬似雑音（ＰＮ）チップの第１および第２のチャネルに
変調され、該第１のＰＮチャネルは、２^Ｋ−１ビットご
とに繰り返す予め決められた開始値の第１のバイナリＰ
Ｎ系列に関連し、該第２のＰＮチャネルは、２^Ｋ−１ビ
ットごとに繰り返す予め決められた開始値の第２のバイ
ナリＰＮ系列に関連し、前記送信機から受信機への伝送
が伝送遅延を伴い、ＪおよびＫがゼロよりも大きい正の
整数であってＪがＫ以上である無線通信システムにおけ
る、いくつかのＰＮチップ区間によって前記伝送遅延を
判定する方法であって、Ｍが０よりも大きい正の整数であり、サンプルが少なく
とも前記ＰＮチップレートで取り込まれたＭ個の受信信
号サンプルをバッファに保存するステップと、前記ロングコード系列を生成するステップと、前記ＰＮ系列を生成するステップと、前記バッファに保存されたサンプルを、前記ＰＮチップ
レートよりかなり速い速度で、前記ロングコードと第１
のＰＮ系列の組合せであるＮ個の系列および前記ロング
コードと第２の系列との組合せであるＮ個の系列に対し
て相関付けて、２Ｎ個の相関値を生成するステップであ
って、前記Ｎは０より大きい正の整数であり、前記Ｎ個
の系列のそれぞれの長さはＭビットであり、前記それぞ
れの系列の最初のものは、前記ロングコードとＰＮ系列
の組合せの第１のビット位置から始まり、前記Ｎ個の系
列の後続のそれぞれは、前記ロングコードとＰＮ系列の
組合せの後続の位置から始まるようにするステップと、最大の相関値を求めるステップと、前記相関値における前記最大の相関値の位置に従って、
前記遅延を求めるステップと、を含む伝送遅延を判定する方法。
【請求項３９】前記無線通信システムがＣＤＭＡシステ
ムであり、前記Ｊが４２に等しく、前記Ｋが１５に等し
い請求項３８に記載の方法。
【請求項４０】前記Ｎが、最大の伝送遅延を含むＰＮチ
ップ区間の数に少なくとも等しい請求項３８に記載の方
法。
【請求項４１】少なくとも１つの送信機および少なくと
も１つの受信機を備え、該送信機において、デジタルデ
ータは、２^Ｊ−１ビットごとに繰り返す予め決められた
開始値のバイナリのロングコード（ＬＣ）系列を用いて
拡散され、一定の予め決められたＰＮチップ区間および
一定の予め決められたＰＮチップレートの擬似雑音（Ｐ
Ｎ）チップの第１および第２のチャネルに変調され、該
第１のＰＮチャネルは、２^Ｋ−１ビットごとに繰り返す
予め決められた開始値の第１のバイナリＰＮ系列に関連
し、該第２のＰＮチャネルは、２^Ｋ−１ビットごとに繰
り返す予め決められた開始値の第２のバイナリＰＮ系列
に関連し、前記送信機から受信機への伝送が伝送遅延を
伴い、ＪおよびＫがゼロよりも大きな正の整数であって
ＪがＫ以上である無線通信システムにおける、ＰＮチッ
プ区間の数によって前記伝送遅延を判定する方法であっ
て、前記第１および第２のＰＮチャネルをベースバンドにダ
ウンコンバートするステップと、前記ＰＮチップレートの少なくとも２倍のレートで、前
記第１および第２のチャネルのデジタルサンプルを求め
るステップと、２分の１ＰＮチップ区間おきに取り込まれたサンプルを
含む、前記第１のＰＮチャネルのサンプル対の、少なく
ともＭ個の和の系列を第１のバッファに保存するステッ
プと、２分の１ＰＮチップ区間おきに取り込まれたサンプルを
含む、前記第２のＰＮチャネルのサンプル対の、少なく
ともＭ個の和の系列を第２のバッファに保存するステッ
プと、２分の１ＰＮチップ区間おきに取り込まれたサンプルを
含む、前記第１のＰＮチャネルのサンプル対の、少なく
ともＭ個の和の系列を第３のバッファに保存するステッ
プであって、最初に取り込まれるサンプルが、前記第１
のバッファの最初の和のサンプルよりも２分の１チップ
区間遅れて取り込まれるステップと、２分の１ＰＮチップ区間おきに取り込まれたサンプルを
含む、前記第２のＰＮチャネルのサンプル対の、少なく
ともＭ個の和の系列を第４のバッファに保存するステッ
プであって、最初に取り込まれるサンプルが、前記第２
のバッファの最初の和のサンプルよりも２分の１チップ
区間遅れて取り込まれるステップと、前記ロングコートおよび前記第１のバイナリＰＮ系列の
モジュロ２順次和である第１の順次バイナリ符号を生成
するステップと、前記ロングコードおよび前記第２のバイナリＰＮ系列の
モジュロ２順次和である第２の順次バイナリ符号を生成
するステップと、前記バッファに保存された和を、前記ＰＮチップレート
よりかなり速い速度で、前記第１および第２の順次符号
のそれぞれのセグメントに対して相関付け、相関値を生
成するステップと、それぞれの相関値の中から最大の相関値を求めるステッ
プと、前記伝送遅延を、前記相関値における前記最大相関値の
位置の２分の１に等しいＰＮチップ区間の数として判定
するステップと、を含む伝送遅延を判定する方法。
【請求項４２】前記相関付けを行うステップが、前記第１および第２の順次バイナリ符号における第１の
位置を基準位置として示すステップと、第１の相関値を生成するステップと、第２の相関値を生成するステップと、前記基準位置を、それより前の初期値よりも１だけ大き
い位置に復元し、前記第１の相関値および第２の相関値
を求めるステップを合計Ｎ回繰り返して、２Ｎ個の相関
値を求めるステップとを含み、前記第１の相関値を生成
するステップが、前記第１のバッファの値のそれぞれのビットに、前記第
２の順次バイナリ符号の基準位置を順次乗じて第１の積
を生成するステップと、前記第３のバッファの値のそれぞれのビットに、前記第
１の順次バイナリ符号の基準位置を順次乗じて第２の積
を生成するステップと、前記第２のバッファの値のそれぞれのビットに、前記第
２の順次バイナリ符号の基準位置を順次乗じて第３の積
を生成するステップと、前記第４のバッファの値のそれぞれのビットに、前記第
１の順次バイナリ符号の基準位置を順次乗じて第４の積
を生成するステップと、前記第４の積のビットに、負の前記第１の積を順次加え
て第１の和を生成するステップと、前記第３の積のビットに、前記第２の積のビットを順次
加えて第２の和を生成するステップと、前記第１の和を構成するビットを第１の積分値に並列に
加え、前記第２の和を構成するビットを第２の積分値に並列に
加え、反復的に、前記バッファの次の位置に進み、前記基準位
置を前記順次バイナリ符号の次の位置に進ませ、前記第
１および第２の積分値のそれぞれに前記Ｍ個の和が加え
られるまで、前記第１の積を生成するステップから前記
第２の積分値に並列に加えるステップまでのステップを
繰り返すステップと、前記第１の積分値を２乗して第１の平方を生成するステ
ップと、前記第２の積分値を２乗して第２の平方を生成するステ
ップと、前記第１の平方および第２の平方の和をとり、第１の相
関値を生成するステップと、前記第２の相関値を生成するステップが、前記第３のバッファの値のそれぞれビットに、前記第２
の順次バイナリ符号の基準位置を順次乗じて第５の積を
生成するステップと、１ＰＮチップ区間遅延された第１のバッファの値のそれ
ぞれのビットに、前記第１の順次バイナリ符号の基準位
置を順次乗じて第６の積を生成するステップと、前記第４のバッファの値のそれぞれのビットに、前記第
２の順次バイナリ符号の基準位置を順次乗じて第７の積
を生成するステップと、１ＰＮチップ区間遅延された第２のバッファの値のそれ
ぞれのビットに、前記第１の順次バイナリ符号の基準位
置を順次乗じて第８の積を生成するステップと、前記第８の積のビットに、負の前記第５の積のビットを
順次加えて第３の和を生成するステップと、前記第７の積のビットに、前記第６の積のビットを順次
加えて第４の和を生成するステップと、前記第３の和を構成するビットを、第３の積分値に並列
に加えるステップと、前記第４の和を構成するビットを、第４の積分値に並列
に加えるステップと、反復的に、前記バッファの次の位置に進み、前記基準位
置を前記順次バイナリ符号の次の位置に進ませ、前記第
３および第４の積分値のそれぞれにＭ個の和が加えられ
るまで、前記第５の積を生成するステップから前記第４
の積分値に並列に加えるステップまでのステップを繰り
返すステップと、前記第３の積分値を２乗して第３の平方を生成するステ
ップと、前記第４の積分値を２乗して第４の平方を生成するステ
ップと、前記第３の平方と第４の平方の和をとり、第２の相関値
を生成するステップとを含む、請求項４１に記載の方
法。
【請求項４３】前記無線通信システムがＣＤＭＡシステ
ムであり、前記Ｊが４２に等しく、前記Ｋが１５に等し
い請求項４１に記載の方法。
【請求項４４】前記Ｎが、前記システムの時間遅延を含
むＰＮチップ区間に少なくとも等しい請求項４２に記載
の方法。
【請求項４５】少なくとも１つの送信機および少なくと
も１つの受信機を備え、該送信機において、デジタルデ
ータは、２^Ｊ−１ビットごとに繰り返す予め決められた
開始値のバイナリのロングコード（ＬＣ）系列を用いて
拡散され、一定の予め決めあれたＰＮチップ区間および
一定の予め決められたＰＮチップレートの擬似雑音（Ｐ
Ｎ）チップの第１および第２のチャネルに変調され、該
第１のＰＮチャネルは、２^Ｋ−１ビットごとに繰り返す
予め決められた開始値の第１のバイナリＰＮ系列に関連
し、該第２のＰＮチャネルは、２^Ｋ−１ビットごとに繰
り返す予め決められた開始値の第２のバイナリＰＮ系列
に関連し、前記送信機から受信機への伝送が伝送遅延を
伴い、ＪおよびＫがゼロよりも大きい正の整数であって
ＪがＫ以上である無線通信システムにおける、ＰＮチッ
プ区間の数によって伝送遅延を判定する装置であって、Ｍが０よりも大きい正の整数であって、Ｍ個のサンプル
値を保存するバッファと、受信信号サンプルのＭ個の組合せを算出して、前記バッ
ファに保存する事前組合せ手段と、前記ロングコードの系列を生成する第１の生成手段と、前記ＰＮ系列を生成する第２の生成手段と、前記バッファに保存された組合せを、前記ＰＮチップレ
ートよりかなり速い速度で、前記ロングコードと第１の
ＰＮ系列の組合せであるＮ個の系列および前記ロングコ
ードと第２のＰＮ系列の組合せであるＮ個の系列に対し
て相関付けて、２Ｎ個の相関値を生成する相関手段であ
って、該Ｎ個の系列のそれぞれの長さはＭビットであ
り、該Ｎ個の系列のそれぞれの最初のものは、前記ロン
グコードとＰＮ系列の組合せの第１のビット位置から始
まり、該Ｎ個の系列の後続のそれぞれは、前記ロングコ
ードとＰＮ系列の組合せの後続の位置から始まるように
する相関手段と、前記相関値を記憶する累算手段と、前記相関値の最大を求める手段と、前記相関値における前記最大の相関値の位置に従って前
記遅延を判定する手段と、を備える伝送遅延を判定する装置。
【請求項４６】前記無線通信システムがＣＤＭＡシステ
ムであり、前記Ｊが４２に等しく、前記Ｋが１５に等し
い請求項４５に記載の方法。
【請求項４７】前記Ｎが、前記伝送遅延を含むＰＮチッ
プ区間の数に少なくとも等しい請求項４５に記載の方
法。
【請求項４８】少なくとも１つの送信機および少なくと
も１つの受信機を備え、該送信機において、デジタルデ
ータは、２^Ｊ−１ビットごとに繰り返す予め決められた
開始値のバイナリのロングコード（ＬＣ）系列を用いて
拡散され、一定の予め決められたＰＮチップ区間および
一定の予め決められたＰＮチップレートの擬似雑音（Ｐ
Ｎ）チップの第１および第２のチャネルに変調され、該
第１のＰＮチャネルは、２^Ｋ−１ビットごとに繰り返す
予め決められた開始値の第１のバイナリＰＮ系列に関連
し、該第２のＰＮチャネルは、２^Ｋ−１ビットごとに繰
り返す予め決められた開始値の第２のバイナリＰＮ系列
に関連し、前記送信機から受信機への伝送が伝送遅延を
伴い、ＪおよびＫがゼロよりも大きい正の整数であって
ＪがＫ以上である無線通信システムにおける、ＰＮチッ
プ区間の数によって伝送遅延を求める装置であって、前記第１および第２のＰＮチャネルをベースバンドにダ
ウンコンバートする手段と、前記ＰＮチップレートの少なくとも２倍のレートで、前
記第１および第２のチャネルのデジタルサンプルを求め
る手段と、Ｍが０よりも大きい正の整数であって、それぞれが少な
くともＭ個のサンプル値を記憶するバッファと、２分の１ＰＮチップ区間おきに取り込まれたサンプルを
含む、前記第１のＰＮチャネルのサンプル対の、少なく
ともＭ個の和の系列を第１のバッファに保存する事前組
合せ手段と、２分の１ＰＮチップ持続区間おきに取り込まれたサンプ
ルを含む、前記第２のＰＮチャネルのサンプル対の、少
なくともＭ個の和の系列を第２のバッファに保存する事
前組合せ手段と、２分の１ＰＮチップ区間おきに取り込またサンプルを含
む、前記第１のＰＮチャネルのサンプル対の、少なくと
もＭ個の和の系列を第３のバッファに保存する事前組合
せ手段であって、最初に取り込まれるサンプルが、前記
第１のバッファの最初の和のサンプルよりも２分の１チ
ップ区間遅れて取り込まれるようにする事前組み合わせ
手段と、２分の１ＰＮチップ区間おきに取り込まれたサンプルを
含む、前記第２のＰＮチャネルのサンプル対の、少なく
ともＭ個の和の系列を第４のバッファに保存する事前組
合せ手段であって、最初に取り込まれるサンプルが、前
記第２のバッファの最初の和のサンプルよりも２分の１
チップ区間遅れて取り込まれるようにする事前組み合わ
せ手段と、前記ロングコードと前記第１のバイナリＰＮ系列のモジ
ュロ２順次和である第１の順次バイナリ符号を生成する
第１の生成手段と、前記ロングコードと前記第２のバイナリＰＮ系列のモジ
ュロ２順次和である第２の順次バイナリ符号を生成する
第２の生成手段と、前記第１および第２の順次バイナリ符号のそれぞれのビ
ット位置を、第１、第２、第３および第４のバッファに
おける値と相関付けて、相関値を求める相関手段と、前記相関値を記憶する手段と、前記相関値のうち最大である最大相関値を求める手段
と、前記相関値における前記最大相関値の位置の２分の１に
等しいＰＮチップ区間の数として、前記伝送遅延を判定
する手段と、を備える伝送遅延を判定する装置。
【請求項４９】前記相関付けを行う手段が、前記第１および第２の順次バイナリ符号における第１の
位置を基準位置として示す手段と、第１の相関値を生成する手段と、第２の相関値を生成する手段と、前記基準位置を、その前の初期値よりも１だけ大きい位
置に復元し、偶数の相関値および奇数の相関値を求める
手段を合計でＮ回繰り返し使用して、２Ｎ個の相関値を
求める手段とを備えており、前記第１の相関値を生成す
る手段が、前記第１のバッファからの値のそれぞれのビットに、前
記第２の順次バイナリ符号の基準位置を順次乗じて第１
の積を生成する手段と、前記第３のバッファからの値のそれぞれのビットに、前
記第１の順次バイナリ符号の基準位置を順次乗じて第２
の積を生成する手段と、前記第２のバッファからの値のそれぞれのビットに、前
記第２の順次バイナリ符号の基準位置を順次乗じて第３
の積を生成する手段と、前記第４のバッファからの値のそれぞれのビットに、前
記第１の順次バイナリ符号の基準位置を順次乗じて第４
の積を生成する手段と、前記第４の積のビットに、負の前記第１の積を順次加え
て第１の和を生成する手段と、前記第３の積のビットに、第２の積のビットを順次加え
て第２の和を生成する手段と、前記第１の和を構成するビットを、第１の積分値に並列
に加える手段と、前記第２の和を構成するビットを、第２の積分値に並列
に加える手段と、反復的に、前記バッファの次の位置に進み、前記基準位
置を順次バイナリ符号の次の位置に進ませ、前記第１お
よび第２の積分値のそれぞれにＭ個の和が加えられるま
で、前記第１の積を生成する手段から前記第２の積分値
に並列に加える手段までを繰り返し使用する手段と、前記第１の積分値を２乗して第１の平方を生成する手段
と、前記第２の積分値を２乗して第２の平方を生成する手段
と、前記第１の平方と第２の平方の和をとり、第１の相関値
を生成する手段とを備えており、前記第２の相関値を生
成する手段が、前記第３のバッファからの値のそれぞれのビットに、前
記第２の順次バイナリ符号の基準位置を順次乗じて第５
の積を生成する手段と、１ＰＮチップ区間遅延された第１のバッファからの値の
それぞれのビットに、前記第１の順次バイナリ符号の基
準位置を順次乗じて第６の積を生成する手段と、前記第４のバッファからの値のそれぞれのビットに、前
記第２の順次バイナリ符号の基準位置を順次乗じて第７
の積を生成する手段と、１ＰＮチップ区間遅延された第２のバッファからの値の
それぞれのビットに、前記第１の順次バイナリ符号の基
準位置を順次乗じて第８の積を生成する手段と、前記第８の積のビットに、負の前記第５の積のビットを
順次加えて第３の和を生成する手段と、前記第７の積のビットに、前記第６の積のビットを順次
加えて第４の和を生成する手段と、前記第３の和を構成するビットを、第３の積分値に並列
に加える手段と、前記第４の和を構成するビットを、第４の積分値に並列
に加える手段と、反復的に、前記バッファの次の位置に進み、前記基準位
置を順次バイナリ符号の次の位置に進ませ、前記第３お
よび第４の積分値のそれぞれにＭ個の和が加えられるま
で、前記第５の積を生成する手段から前記第４の積分値
に並列に加える手段まで繰り返し使用する手段と、前記第３の積分値を２乗して第３の平方を生成する手段
と、前記第４の積分値を２乗して第４の平方を生成する手段
と、前記第３の平方と第４の平方の和をとり、第２の相関値
を生成する手段とを備える請求項４８に記載の伝送遅延
を判定する装置。
【請求項５０】前記無線通信システムがＣＤＭＡシステ
ムであり、前記Ｊが４２に等しく、前記Ｋが１５に等し
い請求項４８に記載の方法。
【請求項５１】前記Ｎが、前記伝送遅延を含むＰＮチッ
プ区間の数に少なくとも等しい請求項４９に記載の方
法。
【請求項５２】ＰＮ符号系列で拡散することによって生
成されるＰＮチップを伝送信号が含む無線通信システム
における、受信信号を復調することによって該システム
の時間遅延を判定する方法であって、ＰＮチップレートよりも速いレートで、前記伝送信号を
サンプリングし、信号サンプル値を得るステップと、前記信号サンプル値の系列を記憶するステップと、前記ＰＮ符号系列のローカル・レプリカを生成するステ
ップと、前記記憶された信号サンプル値の系列を、前記ＰＮチッ
プレートより速いクロックレートで、連続した前記ロー
カル・レプリカと相関付けし、連続した相関値を得るス
テップと、最大相関値を求めることによって前記時間遅延を判定す
るステップと、を含む無線通信システムの時間遅延を求める方法。
【請求項５３】前記連続したローカル・レプリカのうち
第１のローカル・レプリカが、最小の予測された時間遅
延以下の時間遅延に適用可能なＰＮ符号系列を含み、それぞれの連続するローカル・レプリカが、１ビットず
つ遅延されるようにした請求項５２に記載の方法。
【請求項５４】それぞれのローカル・レプリカが、前記
記憶された信号サンプル値の系列における信号サンプル
値の数に等しいビット長を持つようにした請求項５３に
記載の方法。
【請求項５５】前記信号サンプル値の系列が、信号サン
プル対の和を含むようにした請求項５２に記載の方法。
【請求項５６】前記信号サンプル値の系列が、第１の信
号サンプルから始まる信号サンプル対の和と、第２の信
号サンプルから始まる信号サンプル対の和とを含むよう
にした請求項５２に記載の方法。