KR100938022B1

KR100938022B1 - 통신 시스템에서 수신 신호를 처리하기 위한 방법 및 장치

Info

Publication number: KR100938022B1
Application number: KR1020037007034A
Authority: KR
Inventors: 케네쓰 디. 이스턴; 피터 제이. 블랙
Original assignee: 콸콤 인코포레이티드
Priority date: 2000-11-27
Filing date: 2001-11-20
Publication date: 2010-01-21
Also published as: RU2301493C2; AU2002236459A1; CA2430128A1; DE60136092D1; BR0115638A; WO2002045288A2; NO20032352D0; TW595149B; EP2285008A3; US6985516B1; ATE410833T1; JP4119247B2; EP2073395A3; EP2278726A3; CN1481621A; EP1338097A2; EP1338097B1; HK1063541A1; EP2285008A2; KR20030048481A

Abstract

본 발명은 통신 시스템에서 수신 신호를 처리하기 위한 방법 및 장치에 관한 것으로, 수신기 유니트는 특정 샘플율로 디지털화된 샘플을 수신하여 저장하는 제 1 버퍼 및 제 1 버퍼로부터 디지털화된 샘플의 세그먼트를 검색하여 특정 파라미터 값 세트로 검색된 세그먼트를 처리하는 데이터 프로세서를 포함한다. 데이터 프로세서는 샘플율보다 높은(예를 들면, 10배 이상) 주파수를 가진 처리 클록에 기초하여 동작한다. 수신된 신호의 다수의 인스턴스들이 제 1 버퍼로부터 디지털화된 샘플의 다수의 세그먼트들을 검색 및 처리함으로써 처리될 수 있다. 수신기 유니트는 전형적으로 전송된 신호를 수신하여 처리하여 디지털화된 샘플을 제공하는 수신기 및 데이터 프로세서에 대한 작업을 디스패치하는 제어기를 포함한다. 데이터 프로세서는 상관기, 심볼 복조 및 결합기, 제 1 누산기, 및 제 2 버퍼 또는 이들의 결합을 포함하도록 설계될 수 있다. 상관기는 PN 역확산된 세그먼트의 대응하는 세그먼트로 디지털화된 샘플의 검색된 세그먼트를 역확산하여 역확산된 샘플을 제공하며, 이는 처리된 샘플을 제공하기 위해 심볼 복조 및 결합기에 의해 추가로 처리된다. 제 2 버퍼는 처리된 심볼을 저장하며 처리된 심볼의 디인터리빙을 제공하기 위해 할당된다.

Description

통신 시스템에서 수신 신호를 처리하기 위한 방법 및 장치 {METHOD AND APPARATUS FOR PROCESSING A RECEIVED SIGNAL IN A COMMUNICATIONS SYSTEM}

본 발명은 데이터 통신에 관한 것이다. 특히 본 발명은 통신 시스템에서 수신된 신호를 효율적으로 처리하기 위한 방법 및 장치에 관한 것이다.

전형적인 디지털 통신 시스템에서, 데이터는 전송기 유니트에서 처리되고 변조되고 조절되어 수신기 유니트로 전송된다. 데이터 처리는 예를 들면, 특정 프레임 포맷으로 데이터를 포맷팅하는 단계, 수신기 유니트에서 에러 검출/수정을 제공하기 위해 포맷팅된 데이터를 인코딩하는 단계, 인코딩된 데이터의 채널화(즉, 커버링), 채널화된 데이터를 시스템 대역폭으로 확산하는 단계 등을 포함한다. 데이터 처리는 전형적으로 구현될 시스템 또는 표준에 의해 한정된다.

수신기 유니트에서, 전송된 신호가 수신되고, 조절되어, 변조되며 디지털 처리되어 전송된 데이터를 복구한다. 수신기 유니트에서의 처리는 송신기 유니트에서 수행된 것과 상보적이며 예를 들면, 수신된 샘플을 역확산하는 단계, 디커버링된 심볼을 생성하도록 역확산된 샘플을 디커버링하는 단계, 디커버링된 심볼을 디코딩하는 단계 등을 포함한다. 다중경로 및 다른 현상으로 인해, 송신된 신호는 다중 신호 경로를 통해 수신기 유니트에 도달한다. 개선된 성능을 위해, 수신기 유니트는 전형적으로 수신된 신호의 가중(및 가장 강한) 인스턴스를 처리할 수 있는 능력으로 설계된다.

요구된 신호 처리를 수행하기 위해, 몇몇 통상적인 수신기 유니트가 다수의 처리 엘리먼트를 가지는 것으로 설계되며, 각각의 처리 엘리먼트는 특정 기능을 위해 특별히 설계되고 이를 수행하기 위해 전용된다. 예를 들면, 수신기 유니트는 탐색 엘리먼트와 다수의 데이터 처리 엘리먼트를 가지는 것을 설계된다. 탐색 엘리먼트는 강한 신호 인스턴스들에 대해 수신된 신호를 탐색하고, 데이터 처리 엘리먼트들은 충분한 신호 강도의 특정 신호 인스턴스들을 처리하도록 할당된다. 다중 병렬 처리 엘리먼트들의 구현은 증가된 회로 복잡성 및 비용을 초래한다. 처리 엘리먼트들은 또한 전형적으로 고정된 설계를 가지며, (예를 들면, 파일럿 처리, 신호 탐색 및 데이터 복조를 수행하기 위해 다른 세트의 파라미터 값으로 수신된 신호를 처리하기 위해) 어떠한 프로그램 가능성도 제공되지 않는다. 더욱이, 처리될 수 있는 신호 인스턴스들의 수는 구현된 처리 엘리먼트들의 수에 제한된다.

복잡성을 감소시키기 위해, 몇몇 다른 통상적인 수신기 유니트들이 공통 데이터 경로 프로세서에 결합된 다수의 병렬 전단 유니트들을 가지도록 설계된다. 각각의 전단 유니트는 할당된 신호 인스턴스의 부분 처리(예를 들면, 역확산 및 디커버링)를 수행한다. 다음으로, 공통 데이터 경로 프로세서는 부분적으로 처리된 데이터상에서 나머지 처리(예를 들면, 파일럿으로 복조, 에너지 계산 등)를 수행한다. 다시, 제한된 수의 신호 인스턴스들은 구현된 전단 유니트들의 수에 기초하여 처리되고 전형적으로 어떠한 프로그램 가능성도 제공되지 않는다.

사용자 단말기에 대해, 수신된 신호의 많은 인스턴스들을 처리할 수 있는 능력이 개선된 성능을 제공할 수 있다. 기지국에 대해, 다수의 사용자에 대한 다수의 신호 인스턴스들이 전형적으로 동시에 처리될 것을 요구받으며, 따라서 효율적인 신호 처리 기술에 대한 필요성을 부각시킨다. 적은 수의 신호 처리 엘리먼트를 사용하는 다수의 사용자에 대한 신호 처리 능력은 예를 들면, 높은 보드 밀도, 적은 컴포넌트 수, 저비용 등과 같은 여러 이유를 위해 경제적으로 그리고 기술적으로 바람직하다. 신호 처리 엘리먼트에서의 프로그램 가능성은 예를 들면, 전송의 데이터율과 같은 여러 요인에 의존하는 여러 파라미터 값(예를 들면, 여러 길이의 다른 채널화 코드)을 사용하여 데이터를 전송할 수 있는 통신 시스템에서 바람직하다.

상기한 바와 같이, 통신 시스템에서 수신된 신호의 효율적인 처리를 허용하는 기술이 매우 필요하다.

본 발명은 통상적인 설계에 대해 많은 장점을 가진 정밀한 복조기를 제공하는 것이다. 본 발명의 특정 특징에 따르면, 데이터 프로세서는 많은 계산상 복잡한 동작을 수행하기 위해 제공되며 제어기가 수신된 신호를 처리(예를 들면, 복조)하기 위해 요구되는 나머지 작업(task)를 수행하기 위해 제공된다. 이러한 구조는 제어기가 많은 신호 인스턴스의 처리를 관리할 수 있으며 많은 사용자들을 동시에 지원할 수 있도록 한다. 특정 설계에서, 마이크로제어기는 데이터 프로세서의 "마이크로-관리"를 수행하기 위해 그리고 데이터 프로세서의 저레벨 시퀀싱과 관련된 몇몇 관리 듀티의 제어기를 감소시키기 위해 제공될 수 있다. 이러한 여러 특징은 통상적인 설계에 비해 개선된 성능을 가지면서도 간단히 설계될 수 있도록 한다.

데이터 프로세서와 제어기는 수신된 샘플들의 샘플율과 비동기화될 수도 있고, 전형적으로 수신된 샘플들의 샘플율보다 훨씬 빠른 처리 클록들로 동작하도록 설계될 수 있다. 빠른 처리 클록은 수신된 신호의 많은 인스턴스들의 처리가 어떠한 추가의 회로 복잡성의 증가없이 가능하도록 하고, 추가로 프로세싱 처리량이 클록 주파수로 스케일링되도록 한다. 데이터 프로세서는 또한 프로그램 가능한 파라미터 값들에 기초하여 데이터를 처리하도록 설계될 수 있는데, 이는 증가된 융통성과 기능성을 제공한다. 예를 들면, 탐색 시간 간격, 채널화(예를 들면, 왈시) 코드, 시간 오프셋 및 다른 파라미터가 프로그램 가능하게 형성된다. 데이터 프로세서는 추가로 처리 엘리먼트들이 회로 복잡성 및 비용을 감소시키기 위해 공유될 수 있도록 설계될 수 있다.

본 발명의 일 실시예는 무선 통신 시스템(예를 들면, CDMA 시스템)의 사용자 단말기 또는 기지국내에서 사용하기 위한 수신기 유니트를 제공한다. 수신기 유니트는 데이터 프로세서에 결합된 제 1 버퍼를 포함한다. 제 1버퍼는 특정 샘플율로 디지털화된 샘플들을 수신 및 저장한다(그리고, 디지털화된 샘플들을 역확산하기 위해 사용된 PN 샘플 또한 저장한다). 데이터 프로세서는 제 1 버퍼로부터 디지털화된 샘플들의 세그먼트들을 검색하고 특정 세트의 파라미터 값들로 검색된 세그먼트들을 처리한다. 데이터 프로세서는 칩율보다 높은(예를 들면 10배 이상 높은) 주파수를 가진 처리 클록에 기초하여 동작된다. 수신된 신호의 다수의 인스턴스들은 제 1 버퍼로부터 디지털화된 샘플들의 다수의 세그먼트들을 검색 및 처리함으로써 처리될 수 있다.

추가로 수신기 유니트는 전형적으로 수신기 및 제어기를 포함한다. 수신기는 디지털화된 샘플들을 제공하기 위해 전송된 신호를 수신 및 처리한다. 제어기는 데이터 프로세서에 대한 작업을 디스패치하고 데이터 프로세서로부터의 시그널링 정보를 처리한다.

데이터 프로세서는 상관기, 심볼 복조 및 결합기, 제 1 누산기, 및 제 2 버퍼 또는 이들의 결합을 포함하도록 설계될 수 있다. 상관기는 역확산된 샘플들을 제공하기 위해 디지털화된 샘플들의 검색된 세그먼트를 PN 역확산 시퀀스들의 해당 세그먼트들과 함께 역확산한다. 심볼 복조 및 결합기는 처리된 심볼들을 제공하기 위해 역확산된 샘플들을 수신하고 추가로 처리한다. 제 2 버퍼는 처리된 심볼들을 저장하고 처리된 심볼들의 디인터리빙을 제공하도록 설계될 수 있다. 이러한 설계에서, 제 2 버퍼는 둘 이상의 섹션으로 분할될 수도 있는데, 하나의 섹션은 현재의 패킷에 대해 처리된 심볼들을 저장하고 다른 섹션은 이전의 처리된 패킷에 대해 처리된 심볼들을 저장한다. 이전 패킷에 대한 심볼들이 후속하는 신호 처리 엘리먼트에 제공되는 동안 현재 패킷을 위한 심볼이 처리될 수 있다.

상관기는 역확산기, 제 2(샘플) 누산기, 및 내삽기(interpolator) 또는 이들의 결합을 포함하도록 설계될 수 있다. 역확산기는 K개의 복소 디지털화된 샘플들의 세트를 동시에 역확산할 수 있는 K개의 곱셈기 세트를 포함한다. 샘플 누산기는 K개의 곱셈기에 결합된 K개의 합산기 세트를 포함하는데, 각각의 합산기는 곱셈기들의 각각의 세트로부터 샘플을 수신하고 합산한다. 내삽기는 내삽된 샘플들을 생성하기 위해 역확산 샘플들을 수신하고 내삽한다.

심볼 복조 및 결합기는 디커버 엘리먼트, 파일럿 복조기 및 제 3 (심볼) 누산기 또는 이들의 결합을 포함하도록 설계될 수 있다. 디커버 엘리먼트는 디커버링된 심볼들을 제공하기 위해 샘플을 하나 이상의 채널화 코드들과 역확산된 샘플을 수신하고 디커버링한다. 채널화 코드들은 프로그램 가능한 길이를 가지며 파라미터 값에 의해 한정되는 왈시 코드일 수도 있다. 파일럿 복조기는 복조된 심볼들을 제공하기 위해 파일럿 심볼들과 함께 디커버링된 심볼들을 복조한다. 심볼 누산기는 처리된 심볼들을 제공하기 위해 다수의 신호 인스턴스들로부터 복조된 심볼들을 누산한다.

디커버 엘리먼트는 L개의 스테이지를 가진 고속 아다마르 변환(FHT)으로 구현될 수도 있으며, 교번하는 클록 사이클상에서 동상 및 직교 역확산된 샘플들을 수신하여 처리하도록 설계될 수 있다. FHT 엘리먼트는 1, 2, 4, 8, 16, 32, 64 또는 128의 (프로그램 가능한) 길이 또는 몇몇 다른 길이의 하나 이상의 왈시 심볼로 디커버링을 수행하도록 설계될 수 있다.

제 1 누산기는 누산 결과를 제공하기 위해 역확산된 샘플들을 수신하고 처리한다. 제 1 누산기는 파일럿 신호 추정치를 제공하기 위해 프로그램 가능한 시간 간격으로 역확산된 샘플들을 누산하도록 설계될 수 있다. 제 1 누산기는 다수의 누산 엘리먼트를 포함할 수 있고, 각각의 누산 엘리먼트는 특정 시간 오프셋에 대해 파일럿 신호 추정치를 제공하도록 동작한다.

샘플율은 처리 클록과 비동기화될 수 있다. 이러한 경우, 제어기는 디지털화된 샘플들의 칩율을 트래킹하고 리세트값을 제공하는 지연 동기 루프를 구현하도록 설계될 수 있고, 리세트값은 지정 위치들에서 시작하여 제 1 버퍼로 디지털화된 샘플들의 패킷들을 기록하는데 사용되는 신호를 발생시키는데 사용된다.

제어기는 처리될 각각의 신호 인스턴스에 대해 타이밍 상태 기계를 유지하도록 설계될 수 있다. 각각의 타이밍 상태 기계는 DSP(디지털 신호 처리기) 펌웨어를 사용하여 유지될 수 있고 (1) 처리될 신호 인스턴스의 이동을 트래킹하고 (2) 신호 인스턴스에 대응하는 시간 오프셋을 발생하는데 사용된 시간 트래킹 루프를 포함한다. 시간 오프셋은 처리를 위해 제 1 버퍼로부터 샘플들의 적정 세그먼트를 검색하는데 사용될 수 있다. 제어기는 타이밍 신호를 추가로 수신하고, 이러한 타이밍 신호는 샘플들의 세그먼트들의 처리를 개시하는데 사용된다. 타이밍 신호는 제어기에 의해 제공된 비교값에 기초하여 발생될 수 있다.

수신기 유니트는 제어기에 의해 디스패치된 작업들을 수신하고 수신기 유니트내 엘리먼트의 동작을 제어하기 위한 제어 신호 세트를 발생시키는 마이크로제어기를 포함한다. 마이크로제어기는 처리될 각각의 작업에 대해 작업 상태 기계를 제공할 수 있고, 하나 이상의 식별자 신호들 및 디패치된 작업들을 수신하고 제어 신호들의 세트를 발생시키는 시퀀싱 제어기를 포함할 수도 있다.

본 발명의 다른 실시예는 무선 통신 시스템에서 수신된 신호를 처리하기 위한 방법을 제공한다. 이러한 방법에 따르면, 전송된 신호가 수신되어, 처리되고 디지털화되어 특정 샘플율로 디지털화된 샘플들을 제공한다. 디지털화된 샘플들은 제 1 버퍼에서 버퍼링되고, 디지털화된 샘플들의 세그먼트들은 제 1 버퍼로부터 검색되어 특정 세트의 파라미터값으로 처리되고, 이들 파라미터값 중 몇몇은 프로그램 가능할 수도 있다. 처리는 샘플율보다 높은 주파수를 가진 처리 클록에 기초하여 수행된다.

처리는 이하의 (1) PN 역확산 시퀀스의 대응하는 세그먼트와 함께 디지털화된 샘플들의 검색된 세그먼트들을 역확산하여 역확산된 샘플들을 제공하는 단계, (2) 하나 이상의 채널화 코드로 역확산된 샘플들을 디커버링하여 디커버링된 심볼들을 제공하는 단계, (3) 파일럿 심볼들로 디커버링된 심볼들을 복조하여 복조된 심볼들을 제공하는 단계, 및 (4) 다수의 신호 인스턴스들로부터 복조된 심볼들을 누산하여 처리 심볼들을 제공하는 단계의 결합을 포함할 수 있다.

본 발명의 특징, 특성 및 장점이 도면 전체를 통해 유사 참조부호가 부여되는 도면을 참조로한 이하의 상세한 설명을 통해 더 잘 이해될 수 있을 것이다.

도 1은 통신 시스템의 간략 블록도.

도 2는 변조 신호를 수신하여 처리하기에 적합한 수신기 유니트의 특정 실시예의 블럭도.

도 3은 고속 데이터율(HDR) CDMA 시스템에 따른 순방향 링크 전송용 데이터 프레임 포맷의 도면.

도 4는 HDR CDMA 시스템내 순방향 링크 데이터 전송을 처리하는데 사용될 수 있는 수신 데이터 프로세서의 일 실시예의 블록도.

도 5는 본 발명은 데이터 프로세서의 특정 실시예의 블럭도.

도 6A 및 도 6B는 버퍼로 그리고 버퍼로부터 데이터 샘플을 기록 및 판독하는 도면과 버퍼로 그리고 버퍼로부터 PN 샘플을 기록 및 판독하는 도면.

도 6C는 도 2 및 도 5에 도시된 수신기 설계에 대한 데이터 버퍼링의 특정 실시예의 블럭도.

도 7A는 도 5의 데이터 프로세서내 상관기의 특정 실시예의 블럭도.

도 7B는 복소 역확산을 수행할 수 있는 곱셈기의 특정 실시예의 블럭도.

도 7C는 선형 내삽을 도시하는 도면.

도 7D는 내삽기의 특정 실시예의 블럭도.

도 8A는 도 5의 데이터 프로세서내 심볼 복조 및 결합기의 특정 실시예의 블럭도.

도 8B는 고속 아다마르 변환(FHT)의 특정 실시예의 블럭도.

도 8C는 파일럿 복조기의 특정 실시예의 블럭도.

도 9는 트래픽 데이터, 파일럿 기준 및 다른 시그널링 데이터를 처리하는데 사용된 누산기의 특정 실시예의 블럭도.

도 10은 수신기 유니트의 엘리먼트의 동작을 제어하는데 사용될 수 있는 마이크로제어기의 특정 실시예의 블럭도.

도 11A 및 도 11B는 각각 0과 15의 시간 오프셋에 대한 데이터 프로세서에 의한 데이터 샘플 처리의 타이밍 도면.

도 1은 통신 시스템(100)에서 데이터 전송을 위한 신호 처리의 일 실시예의 간략 블럭도이다. 송신기 유니트(110)에서, 데이터는 전형적으로 데이터 소스(112)로부터 송신기(TX) 데이터 프로세서로 패킷으로 송신되며, 송신기 데이터 프로세서는 데이터를 포맷팅하고 인코딩하며 처리하여 기저대역 신호를 발생시킨다. 기저대역 신호는 송신기(TMTR)(116)에 제공되어, 직교 변조되며, 필터링되며, 증폭되고 업컨버팅되어 하나 이상의 수신기 유니트로 안테나(118)를 통해 전송되는 변조 신호를 발생시킨다.

수신기 유니트(130)에서, 전송된 신호는 안테나(132)에 의해 수신되고 수신기(RCVR)(134)에 제공된다. 수신기(134)내에서, 수신된 신호는 증폭되며, 필터링되며, 다운컨버팅되며, 기저대역으로 직교 복조되고 디지털화되어 동상(I) 및 직교(Q) 샘플을 제공한다. 샘플은 수신(RX) 데이터 프로세서(136)에 제공되어 전송된 데이터를 복구하기 위해 디코딩되고 처리된다. 수신기 유니트(130)에서의 디코딩 및 처리는 송신기 유니트(110)에서 수행된 인코딩 및 처리에 대해 상보적인 방식으로 수행된다. 다음으로 복구된 데이터는 데이터 싱크(138)에 제공된다.

상술된 신호 처리는 패킷 데이터, 메시징, 음성, 비디오 및 다른 형태의 단방향 통신의 전송을 지원한다. 양방향 통신 시스템은 양방향 데이터 전송을 지원한다. 하지만, 다른 방향의 신호 처리는 간략함을 위해 도 1에는 도시되지 않는다.

통신 시스템(100)은 지상 링크를 통해 사용자간 음성 및 데이터 통신을 지원하는 코드분할 다중접속(CDMA) 시스템 또는 다른 다중접속 통신 시스템일 수 있다. 다중접속 통신 시스템에서의 CDMA 기술의 사용은 "위성 또는 지상 반복기를 사용하는 확산 스펙트럼 다중접속 통신 시스템"이라는 명치의 미국특허 4,901,307호, CDMA 셀룰러 전화 시스템내 파형 발생을 위한 시스템 및 방법"이라는 명칭의 미국특허 5,103,459호에 개시되어 있다. 다른 특정 CDMA 기술은 1997년 11월 3일 출원된 "고속 패킷 데이터 전송을 위한 방법 및 장치"라는 명칭의 미국특허출원 08/963,386호에 개시되어 있다. 이들 특허 및 특허출원은 본 출원인에게 양도되었으며 여기서는 참조를 위해 인용된다.

CDMA 시스템은 전형적으로 "이중 모드 광대역 확산 스펙트럼 셀룰러 시스템용 TIA/EIA/IS-95A 이동국-기지국 호환성 표준"(이하 IS-95A 표준이라함), "이중 모드 광대역 확산 스펙트럼 셀룰러 이동국용 TIA/EIA/IS-98 추천 최소 표준"(이하 IS-98 표준이라함), "3세대 공동 프로젝트(3GPP)로 명명된 컨소시엄에 의해 제안되어 문서 번호 3G TS 25.211, 3G TS 25.212, 3G TS 25.213 및 3G TS 25.214를 포함하는 문서들에 의해 구현되는 표준(이하 W-CDMA 표준이라함), 및 "cdma2000 확산 스펙트럼 시스템용 TR-45.5 물리층 표준"(이하 CDMA-2000이라함)과 같은 하나 이상의 표준에 부합하도록 설계된다. 새로운 CDMA 표준이 계속해서 제안되고 사용할 것으로 채택되고 있다. 이들 CDMA 표준은 여기서 참조를 위해 인용된다.

도 2는 변조 신호를 수신 및 처리하기에 적합한 수신기 유니트(200)의 특정 실시예의 블럭도이다. 수신기 유니트(200)는 도 1의 수신기 유니트(130)의 특정 실시예이다. 변조 신호는 안테나(212)에 의해 수신되어 전단 유니트(214)에 제공된다. 전단 유니트(214)내에서, 수신 신호는 증폭되며, 필터링되며, 주파수 다운컨버팅되고 직교 복조되어 기저대역 신호를 제공한다. 다음으로 기저대역 신호는 데이터 인터페이스 회로(222)에 제공되는 동상(I_ADC) 및 직교(Q_ADC) 샘플을 발생시키기 위해 샘플링 클록 SCLK로 하나 이상의 아날로그-디지털 컨버터(ADC)에 의해 디지털화된다. 전단 유니트(214) 및 ADC(216)는 도 1의 수신기(314)내에 구현될 수 있다.

수신기 유니트(200)의 특정 설계에 따라, ADC(216)들은 하나 이상의 안테나로부터 수신된 신호에 해당하는 고속 샘플율의 I_ADC 및 Q_ADC를 제공한다. 데이터 인터페이스 회로(222)는 불필요한 샘플을 데시메이팅(decimating)(즉, 제거)하고, 각각의 안테나에 상응하게 샘플을 배치(즉, 분류)하며, 샘플을 버퍼(224)에 효율적으로 저장하기에 적합한 워드로 어셈블링한다. 특정 실시예에서, 각각의 워드는 32비트의 데이터를 포함하고, 각각의 I_ADC 및 Q_ADC샘플은 4 비트의 데이터를 포함하며, 4쌍의 I_ADC 및 Q_ADC 샘플은 각각의 워드내에 배치된다. 다른 워드 폭(예를 들면, 16비트, 64비트, 128비트 등)이 본 발명의 범위내에서 사용된다. 워드가 저장에 적합할 때, 데이터 기록 어드레스 DW_ADDR이 어드레스 발생기(220)에 의해 발생되며, 워드는 발생된 데이터 기록 어드레스에 의해 식별된 위치에서 버퍼(224)에 기록된다.

데이터 프로세서(230)는 버퍼(224)로부터 샘플을 검색하고 제어기(240)에 의해 지시된 바대로 검색된 샘플을 처리하며, 처리된 심볼을 버퍼/디인터리버(234)에 제공한다. 데이터 프로세서(230)는 버퍼-디인터리버(234)로부터 심볼을 검색하고 다수의 신호 인스턴스들로부터의 심볼을 누산하여 버퍼-디인터리버(234)에 다시 제공되는 누산 심볼을 제공한다. 복조 심볼이 버퍼/디인터리버(234)로부터의 검색에 적합할 때, 심볼 판독 어드레스 SR_ADDR이 어드레스 발생기(2306)에 의해 발생되어 디코더(260)에 심볼을 제공하는데 사용된다. 데이터 프로세서(230)는 처리된 시그널링 데이터를 제어기(240)에 직접 제공한다. 디코더(260)는 수신기 유니트에서 사용된 인코딩 설계에 대해 상보적이며 디코딩된 데이터를 데이터 싱크(262)에 제공하는 디코딩 설계에 따라 복조된 심볼을 디코딩한다.

데이터 프로세서(230)는 전형적으로 데이터 프로세서의 특정 설계에 따라 상관기, 누산기, 심볼 복조기(곱셈기) 및 결합기 또는 이들의 결합을 포함한다. 데이터 프로세서(230)는 수신된 샘플을 복조하는데 요구된 많은 기능을 수행한다. 데이터 프로세서(230)는 디코딩을 위해 복조된 심볼을 디코더(260)에 곧바로 제공하고 추가의 처리를 위해 처리된 시그널링 데이터를 제어기(240)에 제공하도록 설계될 수 있다. 이러한 처리된 시그널링 데이터는 예를 들면 순방향 링크 처리를 위해 파일럿 기준 및 데이터율 제어(DRC) 심볼과 순방향 링크 처리를 위한 전력 제어 심볼의 누산을 포함한다.

제어기(240)는 예를 들면, 파일럿 필터링, 핑거 로크(lock) 검출, 처리될 각각의 신호 인스턴스에 대한 시간 트래킹, 핑거 타임 오프셋 유지, 주파수 트래킹(원격 단말기에 의한 순방향 링크 처리를 위해) 또는 이들의 결합과 같은 여러 기능을 수행하도록 설계될 수 있다. 제어기(240)는 원하는 기능을 달성하기 위해 데이터 프로세서(230) 및 버퍼/디인터리버(234)의 동작을 지시한다.

몇몇 설계에서, 마이크로제어기(232)가 데이터 프로세서(230)의 동작을 지시하기 위해 제공된다. 이러한 설계에서, 마이크로제어기(232)는 특정 작업을 수행(예를 들면, 하나 또는 모든 할당된 핑거의 상관을 수행)하기 위해 제어기(240)로부터 지시 또는 명령을 수신한다. 다음으로, 마이크로-제어기(232)는 작업 수행을 위해 데이터 프로세서(230) 및 다른 유니트(예를 들면, 버퍼(224), 버퍼/디인터리버(234))의 동작을 지시한다. 마이크로제어기(232)는 제어기(240)에 의해 요구된 관리량 및 제어기(240)와 다른 엘리먼트 사이의 상호작용을 감소시킬 수 있다. 따라서, 마이크로제어기(232)는 제어기(240)를 자유롭게 하여 제어기가 추가의 채널/사용자를 지원할 할 수 있도록 한다.

도 2에 도시된 설계에서, 지원될 수 있는 사용자의 수는 일반적으로 데이터 프로세서(230)와 제어기(24)에 의해 제공된 클록 신호의 주파수로 스케일링된다. 이러한 두 개의 클록은 자신의 특정 주파수에 대해 독립적이거나 의존적이고, 클록중 하나는 전형적으로 지원될 수 있는 신호 인스턴스/사용자의 수를 제한한다.

클록 발생기(218)는 ADC(216)용 샘플링 클록 SCLK 및 수신기 유니트(200)내 다른 엘리먼트용 다른 클록을 발생시킨다. 일 실시예에서, 클록 발생기(218)는 마스터 클록 신호를 발생시키는 프리러닝(free_running) 클록 소스 및 수신기 유니트(200)내 엘리먼트에 의해 사용된 다른 클록 신호를 발생시키는 하나 이상의 실시간 클록 카운터(및/또는 위상 동기 루프)를 포함한다. 프리러닝 클록 소스는 전압 제어 수정 발진기 또는 다른 형태의 발진기로 구현될 수 있다. 실시간 클록 카운터는 마스터 클록 신호에 의해 트리거링되고 저주파수를 가지지만 마스터 클록 신호에 동기화되는 클록 신호를 발생한다. 이러한 클록 신호는 ADC 샘플링 클록 SCLK, 데이터 프로세서 클록 PCLK, 어드레스 발생기(220, 236)용 클록 등을 포함한다. 특정 실시예에서, 샘플링 클록 SCLK는 마스터 클록 신호로부터 유도되고 수신된 신호의 칩율과 근접하게 관련된(하지만 반드시 위상 동기될 필요는 없는) 주파수를 가진다.

일 실시예에서, 어드레스 발생기(220)는 데이터 기록 어드레스 DW_ADDRESS를 발생하는 데이터 기록 어드레스 발생기 및 데이터 판독 어드레스 DR_ADDR를 발생시키는 데이터 판독 어드레스 발생기를 포함한다. 어드레스 발생기(220)는 버퍼(224)내에 저장되는 다른 데이터용(PN 시퀀스) 어드레스 발생기를 더 포함할 수 있다. 일 실시예에서, 어드레스 발생기(236)는 심볼 기록 어드레스 SW_ADDRESS를 발생하는 심볼 기록 어드레스 발생기 및 심볼 판독 어드레스 SR_ADDR를 발생하는 심볼 판독 어드레스 발생기를 포함한다. 어드레스 발생기(220, 236)는 이하에서 상세히 설명된다.

수신기(200) 엘리먼트의 구현 및 동작이 이하에서 상세히 설명된다.

본 발명에 따르면, 데이터 프로세서(230) 및 제어기(240)가 통상적인 데이터 처리 유니트에 비해 개선된 성능 및 효율성을 제공하는 일련의 특징으로 가지도록 설계된다. 이들 특징 중 몇몇이 이하에서 간략히 설명된다.

가장 먼저, 데이터 프로세서(230)는 많은 계산 집중 동작을 수행하고 이에 따라 제어기(240)가 많은 사용자를 동시에 지원하도록 한다. 데이터 프로세서(230)는 수신된 데이터에 대해 요구된 처리를 수행하고 복조된 심볼을 디코더(260)에 곧바로 제공하도록 설계될 수 있다. 제어기(240)는 집중 데이터 처리(예를 들면, 도트곱 계산)를 필요로 하지 않고, 이러한 계산은 전형적으로 통상적인 설계에서 훨씬 복잡한 제어기를 필요로 하며, 전통적으로 제어기가 다수의 사용자를 동시에 지원하거나 또는 다수의 신호 인스턴스를 처리할 수 없도록 하였다. 더욱이, 마이크로제어기(232)는 데이터 프로세서(230)의 "마이크로-관리"를 수행하고 제어기(240)로부터 평범한 관리 듀티의 일부를 경감시킨다.

두 번째로, 데이터 프로세서(230)와 제어기(240)는 동기화되는 클록 신호로 동작하고, 전형적으로 버퍼(224)내에 저장된 샘플의 샘플율보다 훨씬 더 빠르다. 예를 들면, 샘플율은 수신된 신호의 칩율의 두 배(즉, f_SAM

2.4Msps)로 선택되고 클록 신호 PCLK는 샘플율보다 1차수 이상 빠른 크기(즉, f_PCLK〉59MHz)로 선택된다. 만일 데이터 프로세서(230)와 제어기(240)가 사용자 단말기에서 사용된다면, 빠른 클록 신호가 수신된 신호의 많은 인스턴스의 처리를 허용한다. 이 경우, 데이터 프로세서(230)와 제어기(240)는 추가되는 회로의 복잡성없이 레이크 수신기의 많은 핑거를 실증하고 지원한다. 만일 데이터 프로세서(230)와 제어기(240)가 기지국에서 사용된다면, 빠른 클록 신호가 많은 수의 사용자 및/또는 수신된 신호의 많은 인스턴스로부터 수신된 신호의 처리를 허용한다.

세 번째로, 데이터 프로세서(230)와 제어기(240)는 프로그램 가능한 파라미터값에 기초하여 데이터를 처리하도록 설계될 수 있다. 예를 들면, 탐색 동작 동안 누산될 샘플의 수는 제어기(240)에 의해 선택되고 데이터 프로세서(230)에 제공된다. 다른 예로, 데이터 프로세서(230)는 프로그램 가능한 길이의 하나 이상의 채널화 코드로 샘플을 디커버링하도록 구성된다. 대조적으로, 통상적인 수신기 설계는 전형적으로 적은 프로그램 가능성으로 또는 프로그램 불가능성으로 특정 작업을 수행하는 전용 하드웨어 엘리먼트를 포함한다. 본 발명의 프로그램 가능 특성은 통상적인 설계에 비해 개선된 성능을 가진다.

네 번째로, 데이터 프로세서(230)와 제어기(240)는 처리가 공유되어 회로 복잡성이 감소되고 비용이 절감되도록 설계된다. 각각의 데이터 프로세서(230)와 제어기(240)는 전형적으로 여러 요구된 기능 (예를 들면, 역확산, 디커버링, 누산 및 데이터 프로세서(230)를 위한 파일럿 복조, 및 제어기(240)를 위한 파일럿 복구 및 시간 트래킹)을 수행하는 일련의 처리 엘리먼트를 포함한다. 샘플의 세그먼트에 대해 특정 작업을 수행하기 위해, 작업 가능성을 위해 필요한 처리 엘리먼트와 나머지 엘리먼트만이 디스에이블되거나 바이패스된다. 각각의 데이터 프로세서(230)와 제어기(240)내 처리 엘리먼트는 전형적으로 병렬 처리가 추가의 성능 개선을 위해 필요한 경우를 제외하고 중복(duplicate)되지 않는다. 대조적으로, 통상적인 수신기 설계는 전형적으로 많은 기능의 중복을 포함하고, 이는 회로 복잡성과 비용을 증가시킨다.

데이터 프로세서(230)는 여러 CDMA 표준 및 시스템에 따라 데이터 전송을 처리하도록 설계될 수 있다. 간략함을 위해, 본 발명은 언급된 미국특허출원 08/963,386에 개시된 특정 CDMA 시스템에 대해 설명되고, 이하에서는 고속 데이터율(HDR) CDMA 시스템이라 한다.

도 3은 HDR CDMA 시스템에 따른 순방향 링크 전송을 위한 데이터 프레임 포맷의 도면이다. 순방향 링크에서, 트래픽 데이터, 파일럿 기준, 및 시그널링 데이터는 프레임내에서 시간분할 다중화되고 기지국으로부터 특정 사용자 단말기로 전송된다. 각각의 프레임은 슬롯(예를 들면, HDR 시스템의 특정 설계에서 1.67)으로 지칭되는 시간 유니트를 커버한다. 각각의 슬롯은 트래픽 데이터 필드(302a, 302b, 302c) 및 기준 필드(304a, 304b), 및 시그널링 데이터(OH) 필드(306a, 306b)를 포함한다. 트래픽 데이터 필드(302)와 파일럿 기준 필드(304)는 각각 트래픽 데이터 및 파일럿 기준을 송신하는데 사용된다. 시그널링 데이터 필드(306)는 예를 들면, 순방향 링크 활동(FAC) 식별자, 역방향 링크 사용 식별자, 역방향 링크 전력 제어 명령 등과 같은 시그널링 정보를 송신하는데 사용된다. FAC 식별자는 기지국이 향후 특정 수의 슬롯을 송신하기 위해 트래픽 데이터를 가지는지의 여부를 식별한다. 역방향 링크 식별자는 기지국의 역방향 링크 능력 한계에 도달하였는지의 여부를 식별한다. 그리고 전력 제어 명령은 자신들의 전송 전력을 증가 또는 감소시키기 위해 사용자 단말기에 직접 전송된다.

HDR CDMA 시스템에 따라, 전송 이전에, 트래픽 데이터가 데이터 전송에 사용된 채널에 해당하는 왈시 코드로 커버링되고, 각각의 사용자 단말기를 위한 전력 제어 데이터가 사용자 단말기에 할당된 왈시 코드로 커버링된다. 파일럿 기준, 커버링된 트래픽 및 전력 제어 데이터가 특정 전송 기지국에 할당된 짧은 PN 확산 시퀀스와 사용자 단말기에 할당된 긴 PN 시퀀스를 곱셈하여 발생된 복소 PN 확산 시퀀스로 확산된다.

도 4는 HDR CDMA 시스템내 순방향 링크 데이터 전송을 처리하기 위해 사용될 수 있는 수신 데이터 프로세서(400)의 일 실시예의 블록도이다. 수신기로부터의 디지털화된 I_ADC 및 Q_ADC 샘플은 다수의 데이터 상관기(도 4에는 간략함을 위해 하나만 도시됨)에 제공된다. 다중경로 및 다른 현상에 의해, 전송된 신호는 다중 신호 경로를 통해 수신기 유니트에 도달한다. 개선된 성능을 위해, 수신기 유니트는 전형적으로 수신된 신호의 다수의(및 가장 강한) 인스턴스들을 처리할 능력을 갖도록 설계된다. 통상적인 설계에서, 다수의 데이터 상관기(410)가 제공되며, 각각의 데이터 상관기(410)는 통상적으로 수신기의 핑거로 지칭된다. 각각의 데이터 상관기(410)는 수신된 신호의 특정 인스턴스를 처리하도록 할당된다.

데이터 제어기(410)내에서, I_ADC및 Q_ADC 샘플이 곱셈기(414a, 414B)로부터의 복소 PN 역확산 시퀀스를 수신하는 복소 곱셈기(412)에 제공된다. 복소 PN 역확산 시퀀스는 신호가 수신기 유니트(400)에 할당된 긴 PN 시퀀스를 수신하는 기지국에 해당하는 짧은 PNI 및 PNQ를 곱셈하여 발생된다. PN 시퀀스는 데이터 상관기(410)에 의해 처리되는 특정 신호 인스턴스에 해당하는 시간 오프셋을 가진다.

곱셈기(412)는 복소 I_ADC및 Q_ADC 샘플과 복소 PN 역확산 시퀀스의 복소곱을 수행하여 복소 역확산된 I_DES및 Q_DES 샘플을 왈시 디커버 엘리먼트(422, 442)에 제공한다. 역확산된 I_DES 샘플은 왈시 디커버 엘리먼트(432)에 제공된다.

왈시 디커버 엘리먼트(422)는 역확산된 I_DES및 Q_DES 샘플을 기지국에서 데이터를 커버링하기 위해 사용된 왈시 코드로 디커버링하여 다수의 디커버링된 샘플의 스트림을 발생시키는데, 하나의 스트림은 데이터 전송을 위해 사용된 각각의 채널을 위한 것이다. 다음으로, 샘플 스트림은 스트림을 전송하는데 사용된 채널의 데이터율에 기초하여 각각의 스트림내 샘플을 누산하는 심볼 누산기(424)에 제공된다. 각각의 스트림에 대해, 심볼 누산기(424)는 다수의 디커버링된 샘플을 누산하여 디커버링된 심볼을 발생시킨다. 다음으로, 디커버링된 심볼은 파일럿 복조기(426)에 제공된다.

왈시 디커버 엘리먼트(432)는 기지국에서 파일럿 기준을 커버링하는데 사용된 특정 왈시 코드 W_P(예를 들면, 왈시 코드 0)로 역확산된 I_DES 샘플을 디커버링한다. 다음으로 디커버링된 파일럿 샘플은 누산기(43)에 제공되고 시간 간격(예를 들면, 파일럿 기준 또는 파일럿 기준 주기 동안)에 대해 누산되어 파일럿 심볼을 발생시킨다. 다음으로 파일럿 심볼은 파일럿 필터(436)에 제공되고 복구된 파일럿 신호를 발생시키는데 사용된다. 복구된 파일럿 신호는 파일럿 기준 사이의 지속시간동안 추정 또는 예상된 파일럿 심볼을 포함하고 파일럿 복조기(426)에 제공된다.

파일럿 복조기(426)는 파일럿 필터(4306)로부터 파일럿 심볼로 심볼 누산기(424)로부터의 디커버링된 데이터 심볼의 간섭성 복조를 수행하고 복조된 데이터 심볼을 심볼 결합기(450)에 제공한다. 간섭성 복조는 이하에서 설명될 바와 같이, 파일럿 심볼로 디커버링된 심볼의 도트곱 및 크로스곱을 수행한다. 도트곱 및 크로스곱은 데이터의 위상 복조를 효율적으로 수행하여 복구된 파일럿의 상대 길이에 의해 출력된 결과를 스케일링한다. 파일럿으로의 스케일링은 효율적인 결합을 위해 수신된 신호 인스턴스의 품질에 따라 수신된 다른 인스턴스로부터의 기여를 효율적으로 가중한다. 따라서, 도트곱 및 크로스곱은 간섭성 레이크 수신기의 특징인 위상 투영 및 신호 가중의 이중 역할을 수행한다.

심볼 결합기(450)는 각각의 할당된 데이터 상관기(410)로부터 복조된 데이터 심볼을 수신하여, 심볼을 간섭적으로 결합하고, 복구된 데이터 심볼을 디인터리버(452)로 제공한다. 디인터리버(452)는 기지국에서 수행된 방식에 상보적인 방식으로 심볼을 재정렬한다. 다음으로, 디인터리버(452)로부터의 데이터 심볼은 디코더(460)에 의해 디코딩되어 데이터 싱크에 제공된다.

CDMA 시스템을 위한 레이크 수신기의 설계 및 동작이 "확산 스펙트럼 다중접속 통신 시스템용 이동 복조기 아키텍쳐"라는 명칭의 미국특허 5,764,687호 및 "다중 신호를 수신할 수 있는 시스템내 복조 엘리먼트 할당"이라는 명칭의 미국특허 5,490,165호에 개시되어 있다. 파일럿 캐리어 도트곱 및 레이크 수신기 핑거 경로의 (최적) 가중은 "파일럿 캐리어 도트곱 회로"라는 명칭의 미국특허5,506,865호에 추가로 개시되어 있다. 이들 특허는 본 출원인에게 양도되었으며 여기서는 참조를 위해 인용된다.

HDR CDMA 시스템에서, 특정 사용자 단말기용 전력 제어 데이터가 단말기에 할당된 특정 왈시 코드로 커버링되고 각각의 슬롯에 전송된다. 따라서, 데이터 상관기(410)내에서, 역확산된 I_DES및 Q_DES 샘플이 할당된 왈시 코드로 왈시 디커버 엘리먼트(442)에 의해 디커버링된다. 다음으로, 디커버링된 전력 제어 샘플은 누산기(444)에 제공되어 전력 제어 버스트의 지속시간 동안 누산되어 처리될 신호 인스턴스에 대한 전력 제어 비트를 발생시킨다. 모든 할당된 데이터 상관기(410)로부터의 전력 제어 비트는 간섭적으로 결합되어(간략함을 위해 도 4에는 도시되지 않음)사용자 단말기의 전송 전력을 조정하는데 사용되는 결합된 전력 제어 비트를 발생시킨다.

도 5는 데이터 프로세서(230)의 특정 실시예의 블록도이고, 이러한 프로세서는 다양한 CDMA 시스템을 위한 순방향 및 역방향 링크로 데이터 전송을 처리할 수 있다. 예를 들면, 데이터 프로세서(230)는 도 4에서 설명된 바와 같이, HDR CDMA 시스템내 순방향 링크 데이터 전송을 위한 간섭성 복조에 파일럿 기준을 사용하는 신호 처리를 수행하도록 구성될 수 있다.

도 2를 다시 참조하면, ADC(216)로부터의 I_ADC및 Q_ADC 샘플은 입력 데이터 인터페이스(222)에 의해 포맷팅되어 버퍼(224)에 저장된다. 일 실시예에서, 버퍼(224)는 예를 들면, 입력 샘플율, 입력 샘플의 분해능, 출력 샘플율 등과 같은 다수의 요인에 기초하여 선택되는 크기를 가진 원형 2차원 버퍼로서 구현된다. 버퍼(224)는 특정 시간 주기(예를 들면, 두 프레임의 샘플 또는 몇몇 다른 주기)동안 수신된 데이터 샘플을 저장하는 능력을 가지도록 설계된다. 시간 주기는 처리될 모든 신호 경로의 충분한 양의 수집을 허용하기에 충분히 크지만 오래된 처리되지 않는 샘플에 대해 새로운 샘플의 기록을 방지하기에 충분히 짧다. 샘플이 수집되고 저장되는 시간 주기는 프로그램 가능하다.

일 실시예에서, 버퍼(224)로의 데이터 기록의 용이함을 위해, 버퍼내 각각의 행은 입력 데이터 인터페이스(222)(예를 들면, 32비트)의 출력 워드의 폭과 정합하는 폭을 가진다. 워드가 버퍼(224)로의 기록에 이용가능 하게 되기 때문에, 데이터 기록 어드레스 발생기(512a)는 버퍼(224)내 다음 가용 행에 해당하는 데이터 기록 어드레스 DW_ADDR을 발생시킨다. 다음으로, 워드는 발생된 어드레스에 의해 지시된 행내 버퍼(224)에 기록된다. 그후, 저장된 샘플은 검색 가능하고 데이터 프로세서(23)에 의해 처리된다.

데이터 프로세서(230)는 특정 세트의 파라미터값에 따라 데이터 샘플을 처리하도록 지시될 수 있다. 트래픽 데이터 처리에서, 데이터 프로세서(230)는: (1) 특정 시간 오프셋으로 수신된 신호의 특정 인스턴스를 역확산하고 디커버링하며, (2) 디커버링된 심볼의 파일럿 복조를 수행하며, (3) 다른 신호 인스턴스에 해당하는 복조된 심볼을 간섭적으로 결합하도록 지시된다. 데이터 처리를 시그널링(예를 들면, 파일럿 및 전력 제어)하기 위해, 데이터 프로세서(230)는: (1) 수신된 신호의 특정 인스턴스를 역확산 및/또는 디커버링하며, (2) 특정 시간 간격에 대해 디커버링된 샘플을 누산하며 (3) 여러 신호 인스턴스로부터 누산된 심볼을 결합하도록 지시된다. 데이터 프로세서(230)는 수신된 신호의 강한 인스턴스를 탐색하도록 동작된다. 데이터 프로세서(230)는 지원될 특정 CDMA 표준 또는 시스템 및 특정 (순방향 또는 역방향 링크) 데이터 전송에 따라 여러 신호 처리를 수행하도록 설계되고 동작된다.

버퍼/디인터리버(234)는 데이터 프로세서(230)로부터 처리된 심볼을 위한 저장소를 제공한다. 심볼이 데이터 프로세서(230)에 의해 처리되고 버퍼/디인터리버(234)에 기록될 수 있게 됨에 따라, 심볼 기록 어드레스 발생기(542A)는 버퍼/디인터리버(234)내 적정 위치에 해당하는 심볼 기록 어드레스 SW_ADDR을 발생시킨다. 다음으로 처리된 심볼은 발생된 심볼 기록 어드레스에 의해 지시된 위치에 버퍼/디인터리버(234)에 기록된다. 그후, 저장된 심볼은 추가의 처리(예를 들면, 다른 신호 인스턴스에 대해 처리된 심볼로 누산)를 위해 데이터 프로세서(230)로 다시 제공된다. 따라서, 버퍼/디인터리버(234)는 제 1 신호 인스턴스에 대한 파일럿 복조의 결과를 저장하고 후속 신호 인스턴스에 대한 파일럿 복조의 누산의 결과를 저장한다.

적정 심볼 판독 및 기록 어드레스를 발생시킴으로써, 버퍼/디인터리버(234)는 특정 디인터리빙 설계에 따라 심볼내에 재정렬되도록 동작할 수 있다. 심볼이 디코더(260)에 제공될 준비가 되었을 때, 제어기(240)는 적정 시간에 판독 프로세스를 개시한다. 다음으로 심볼 어드레스 발생기(542b)는 원하는 심볼 디인터리빙을 달성하기 위해 적정 판독 어드레스를 발생시킨다. 디인터리빙된(즉, 복조된) 심볼이 디코딩을 위해 디코더(260)에 제공된다.

도 5에 도시된 실시예에서, 버퍼(224)로부터의 I 및 Q 샘플은 데이터 프로세서(230)내 상관기(522)에 제공된다. 상관기(522)는 복소 PN 역확산 시퀀스를 수신하고, 이는 버퍼(224)내에 저장될 수 있거나 PN 발생기(도 5에는 미도시)에 의해 발생될 수 있다. 트래픽 데이터 처리를 위해, 상관기(522)는 역확산된 샘플을 제공하기 위해 복소 PN 역확산 시퀀스로 I 및 Q 샘플을 역확산한다. 따라서, 상관기(522)는 도 4의 복소 곱셈기(412)에 의해 수행된 역확산 기능을 수행한다. 상관기(524)는 예를 들면, 각각의 칩 간격에 대한 다수의 역확산된 샘플들의 누산, 원하는 샘플의 내삽 등과 같은 다른 기능을 수행하도록 설계된다. 역확산된 샘플은 심볼 복조기 및 결합기(524)에 제공된다.

심볼 복조기 및 결합기(524)는 디커버링, 파일럿으로 간섭성 복조, 다수의 신호 인스턴스들에 대한 신호 결합, 패킷내 반복된 심볼에 대한 심볼 누산 또는 이들의 결합을 수행하도록 구성될 수 있다. 디커버링을 위해, 심보 복조기 및 결합기(524)는 상관기(522)로부터 역확산된 샘플을 수신하여 왈시 심볼 세트로 디커버링을 수행한다. 일 실시예에서, 왈시 심볼의 길이는 프로그램 가능하고 1, 2, 4, 8, 16 또는 몇몇 다른 길이(예를 들면, 32, 64, 128 등)로 선택될 수 있다.

간섭적으로 복조하기 위해, 심볼 복조기 및 결합기(524)는 디커버링된 심볼을 수신하여 복구된 파일럿 심볼로 간섭성 복조하여 버퍼/디인터리버(234)에 저장되는 복조 심볼을 발생시킨다. 심볼 결합을 위해, 심볼 복조기 및 결합기(524)는 여러 신호 인스턴스에 해당하는 복조 심볼을 수신하고 결합하여 버퍼/디인터리버(234)에 다시 저장되는 복구된 심볼을 발생시킨다. 심볼 복조기 및 결합기(524)는 도 4의 데이터 상관기(410) 및 심볼 누산기(450)에 의해 수행된 기능을 수행한다.

버퍼/디인터리버(234)는 심볼 누산의 중간 결과 및 최종 결과를 저장한다. 심볼 복조기 및 결합기(524)로부터 처리된 심볼은 어드레스 발생기(236)내 심볼 기록 어드레스 발생기(542a)에 의해 식별된 위치에서 버퍼/디인터리버(234)에 기록된다. 저장된 심볼은 심볼 기록 어드레스 발생기(542b)에 의해 식별된 위치로부터 버퍼/디인터리버(234)로부터 검색된다. 버퍼/디인터리버(234)는 적정 심볼 기록 어드레스를 발생시킴으로써 송신기 유니트에서 수행된 방식과 상보적인 방식으로 심볼 디인터리빙을 수행하도록 동작할 수 있다. 버퍼/디인터리버(234)로부터 검색된 심볼은 디코더(260)에 제공된 복조 심볼을 포함한다.

데이터 처리를 시그널링하기 위해, 상관기(522)는 복소 PN 역확산 시퀀스로 I 및 Q 샘플을 역확산하며 역확산된 샘플을 누산기(526)에 제공하도록 구성될 수 있다. 누산기(526)는 하나 이상의 왈시 코드로 역확산된 샘플을 디커버링하고, 특정 시간 주기(예를 들면, 파일럿 기준 주기) 동안 역확산 또는 디커버링된 샘플을 누산하며, 복구된(예를 들면, 파일럿 또는 전력 제어) 데이터를 제어기(240)에 제공하도록 구성된다. 누산기(526)는 이하에서 설명될 바와 같이 여러 시간 오프셋으로 수신된 신호의 강한 인스턴스를 탐색하는데 사용된 처리 샘플을 제공하도록 구성된다.

일 실시예에서, 제어기(240)는 누산기(526)로부터 파일럿 심볼을 처리하고 데이터 심볼의 간섭성 복조를 위해 사용된 복구된 파일럿을 발생시킨다. 다른 실시예에서, 파일럿 프로세서는 파일럿 심볼을 필터링하여 복구된 파일럿을 발생시키도록 데이터 프로세서(230)내에 구현될 수 있다. 파일럿 기준을 처리하기 위한 다른 설계가 본 발명의 범위내에서 고려될 수 있다.

도 5에 도시된 실시예에서, 데이터 버스(510)는 어드레스 발생기(220), 데이터 프로세서(230), 마이크로제어기(232) 및 제어기(240)와 같은 수신기 유니트(200)의 여러 엘리먼트를 상호결합시킨다. 데이터 버스(510)는 데이터 버스에 결합된 엘리먼트 사이의 데이터 및 다른 정보의 효율적인 전달을 지원한다. 예를 들면, 데이터 버스(510)는 마이크로제어기(232)로 작업을 디스패치하고 데이터 프로세서(230)로 처리된 파일럿 심볼을 송신하도록 제어기(240)에 의해 사용될 수 있다. 수신기 유니트(200)의 엘리먼트를 상호연결하기 위한 다른 메커니즘이 본 발명의 범위내에서 고려될 수 있다.

도 6A는 버퍼(224)와의 데이터 샘플의 기록 및 판독을 도시하는 도면이다. 전형적인 디지털 통신 시스템에서, 데이터는 특정 시간 지속시간의 프레임내에 전송된 패킷내에서 분할되고 처리된다. 예를 들면, HDR DCMA 시스템에서, 데이터는 패킷내에 전송되고, 각각의 패킷은 하나 이상의 슬롯으로 전송된다. 각각의 슬롯은 프레임의 일부이고 (HDR 시스템에서) 2048개의 칩을 포함하며, 각각의 칩은 전체 시스템 대역폭와 관련된 주기 T_C(즉, T_C=1/BW)를 가진다.

일 실시예에서, 수신된 샘플은 지정 어드레스에서 시작하여 버퍼(224)에 기록되고, 이는 임의로 선택된다(예를 들면, 도 6A에 도시된 바와 같이 0의 어드레스). 일 실시예에서, 데이터 기록 어드레스 포인터는 리세트 이벤트의 발생(즉, 전력 상승)시 지정 어드레스로 초기화되고 샘플은 포인터에 의해 식별된 위치에서 시작하여 버퍼(224)에 기록된다. 따라서, 임의의 오프셋 또는 위상 시프트가 기록 포인터와 샘플에 의해 대표되는 무선 프레임의 실제 경계 사이에 존재한다. 프레임 경계는 버퍼(224)내 임의의 어드레스에 해당할 수 있다. 획득 처리 동안, 이러한 오프셋은 제어기(240)에 의해 계산된다. 후속 데이터 검색이 오프셋을 판독 어 드레스 포인터에 부가함으로써 계산된 오프셋에 의해 보상된다.

데이터 기록 어드레스 발생기는 버퍼(224)내 다음 가용 위치를 지시하는 데이터 기록 어드레스 DW_ADDR을 발생시킨다. 일 실시예에서, 샘플은 버퍼(224)내에 연속하는 위치로 기록되고 데이터 기록 어드레스 DW_ADDR은 각각의 기록 동작 이후 증가된다. 일 실시예에서, 버퍼(224)는 랩어라운드(wrap around)하는 원형 버퍼로서 구현된다. 버퍼(224)의 크기를 2의 거듭제곱으로 선택함으로써, 이진 카운터가 요구된 기록(또는 판독) 어드레스를 제공하는데 사용될 수 있다. 이러한 카운터는 자연적으로 랩어라운드하고 버퍼(224)의 종단과 만날 때 0으로 리세팅된다.

충분한 수의 샘플이 버퍼(224)에 저장된 이후, 샘플의 특정 세그먼트가 버퍼로부터 검색되어 처리될 수 있다. 세그먼트는 패킷 전체 또는 패킷의 일부에 대한 데이터 샘플을 포함할 수 있다. 특정 실시예에서, 데이터 샘플의 각각의 세그먼트는 분리된 파일럿 기준에 해당하고 세그먼트의 크기는 채널이 파일럿 기준에 대해 간섭하는 시간의 지속시간에 의해 한정된다. 일 실시예에서, 제어기(240)내 파일럿 처리의 일부로서, 파일럿 기준에 해당하는 파일럿 벡터는 파일럿 복조를 위해 데이터 프로세서(230)에 제공되는 파일럿 추정치를 발생시키기 위해 주파수 에러 추정치에 따라 회전된 위상이다. 따라서, 제어기(240)는 세그먼트의 시작점에서 파일럿 기준을 샘플링하고 세그먼트의 지속시간동안 파일럿 추정치를 발생시키기 위해 이러한 파일럿 기준을 사용한다. 파일럿 추정치내 위상 에러는 세그먼트의 길이에 대해 누산되고, 이에 따라 세그먼트의 길이는 파일럿 추정치내 누산된 위상 에러의 양을 감소시키기 위해 제한된다. 이러한 설계는 전용 복소 칩율 곱셈기가 샘플들을 회전시키도록 하는데, 이는 데이터 프로세서의 복잡성을 증가시킨다.

다른 신호 인스턴스들(또는 다중경로)에 해당하는 데이터 샘플의 세그먼트가 순차적으로 처리될 수 있다. 예를 들면, 0의 시간 오프셋을 가진 제 1 다중경로에 해당하는 샘플은 버퍼(224)로부터 검색되어 데이터 프로세서(230)에 의해 처리된다. 제 1 다중경로에 대한 처리가 완결되며, 샘플의 다른 세그먼트(예를 들면, 제 2 다중경로에 해당)가 버퍼(224)로부터 검색되어 처리된다. 처리될 각각의 세그먼트에 대해, 데이터 판독 어드레스 발생기는 (1) 샘플의 제로 오프셋 할당과 기록 어드레스 포인터 사이의 임의 오프셋, (2) 패킷의 시작에 대한 세그먼트의 어드레스 및(3) 처리될 특정 다중경로와 관련된 시간 오프셋을 고려한 초기 어드레스로 로딩된다.

도 6B는 버퍼(224)로 그리고 버퍼(224)로부터 PN 샘플의 기록 및 판독을 도시하는 도면이다. 특정 실시예에서, 수신된 샘플을 역확산하기 위해 사용된 복소 PN 샘플은 PN 발생기에 의해 계산되고 버퍼(224)의 일부에 저장된다. 다시, PN 샘플은 지정 어드레스에서 시작하여 저장될 수 있다. 그후, PN 샘플의 세그먼트가 버퍼(224)로부터 검색되고 데이터 샘플의 해당 세그먼트를 역확산하는데 사용될 수 있다.

PN 기록 어드레스 발생기는 버퍼(224)내 다음 가용 위치를 지시하는 PN 기록 어드레스 PW_ADDR을 발생시키고, PN 판독 어드레스 발생기가 PN 샘플의 세그먼트를 판독하기 위해 PN 판독 어드레스 PR_ADDR을 발생시키는데 사용된다. PN 샘플을 요구하는 처리될 각각의 데이터 세그먼트에 대해, PN 판독 어드레스 발생기가 세그먼트내 제 1 PN 샘플의 어드레스로 로딩된다. PN 기록 및 판독 어드레스 발생기는 각각의 PN 기록 또는 판독 동작 이후 각각 적절하게 증가된다.

버퍼(224)내에 저장될 PN 샘플의 수는 다수의 요인에 기초하고 저장될 데이터 샘플의 수에 정합할 수 있다. 예를 들면, PN 샘플의 두 개의 슬롯이 데이터 샘플의 두 개의 슬롯에 저장된다. 저장될 PN 샘플의 수는 예를 들면, 버퍼(224)의 크기, 지원될 다중경로 데스큐(deskew)의 양 등에 의존한다.

도 6C는 도 2 및 도 5에 도시된 수신기에 대한 데이터 버퍼링의 특정 실시예의 블록도이다. ADC로부터의 I_ADC 및 Q_ADC 샘플은 입력 데이터 인터페이스(222)에 제공되며, 여분의 샘플을 제거하고, 샘플을 워드로 패킷화하며, 이러한 워드를 다중화기(612)에 제공한다. PN 발생기(614)는 데이터 버스(510)로부터 PN 마스크를 수신하며, 데이터 샘플을 역확산하는데 사용될 IPN 및 QPN 시퀀스 각각의 일부를 발생시키고, 발생된 IPN 및 QPN 샘플(워드)을 다중화기(612)에 제공한다. 다중화기(612)는 데이터 샘플 또는 PN 샘플중 하나를 포함하는 각각의 수신된 워드를 어드레스 발생기(220)에 의해 제공된 기록 어드레스에 의해 지시된 위치에서 버퍼(224)에 제공한다.

도 6C는 버퍼(224)를 위해 어드레스를 발생시키는데 사용된 어드레스 발생기의 특정 실시예의 블록도를 도시한다. 어드레스 발생기(220)는 각각 래치(514a, 514b, 514c, 514d)에 연결된 데이터 기록 어드레스 발생기(512a), 데이터 기록 어드레스 발생기(512b), PN 기록 어드레스 발생기(512c), 및 PN 판독 어드레스 발생 기(512d)를 포함한다. 어드레스 발생기(512a-512d)는 다중화기(622)에 연결되며, 이는 어드레스 발생기(512)중 하나로부터 발생된 어드레스를 선택하고 버퍼(224)에 선택된 어드레스를 제공한다.

각각의 래치(514)는 처리될 세그먼트에 대해 어드레스 발생기(512)에 의해 발생될 제 1 어드레스를 지시하는 값을 저장한다. 예를 들면, 버퍼(224)로부터 데이터 샘플의 특정 세그먼트를 기록하기 위해, 세그먼트내 제 1 데이터 샘플의 어드레스가 적정 시간에 래치(514b)에 제공된다. 데이터 판독 어드레스 발생기(512)는 래치(514b)내 저장된 값을 로딩하고 이러한 값을 시작 어드레스로서 사용한다. 후속 데이터 판독 어드레스는 데이터 판독 어드레스 발생기(512b)내 카운터를 증가시킴으로써 발생될 수 있다.

상술된 바와 같이, 데이터 샘플은 임의 지정 버퍼 위치(예를 들면, 0)에서 시작하는 버퍼(224)로 저장될 수 있다. 또한, 버퍼(224)는 특정 수의 샘플을 유지하기 위한 커패시키로 설계된다. 일 실시예에서, 버퍼(224)는 2의 거듭제곱인 크기를 가진다. 임의의 카운터가 버퍼(224)에 대한 기록(또는 판독) 어드레스를 발생시키는데 사용될 수 있다. 이진 카운터는 자연적으로 버퍼의 종단과 만날 때 0으로 랩어라운드(warp around) 한다.

일 실시예에서, 데이터 샘플이 연속하는 순서로 버퍼(224)에 기록되기 때문에, 데이터 기록 어드레스 발생기(512a)는 버퍼(224)에 저장된 샘플의 수를 카운트하는 샘플 카운터로서 사용될 수 있다. 어드레스 발생기(512a)로부터의 데이터 기록 어드레스는 비교기(628)에 제공되어 제어기(240)에 의해 제공된 비교값과 비교된다. 비교값은 제어기(240)에 통보될 특정 수의 샘플(예를 들면, 하나의 패킷)의 저장을 지시한다. 만일 데이터 기록 어드레스가 비교값과 동일하다면, 비교기(628)는 이러한 상황을 지시하는 타이밍 신호를 제공한다. 이러한 타이밍 신호는 저장된 샘플의 처리를 개시하기 위해 제어기(240)에 의해 사용된다.

도 6C는 각각의 할당된 다중경로에 대한 시간 처리의 특정 실시예를 도시한다. 일 실시예에서, 제어기(240)는 처리될 각각의 다중경로(즉, 핑거)에 대한 타이밍 상태 기계(630)를 유지한다. 비록 도 6C에 블록으로서 도시되었지만, 각각의 타이밍 상태 기계(630)는 DSP 펌웨어에 의해 구현되고 유지된다. 데이터 프로세서(230)는 수신된 신호의 가장 강한 인스턴스에 대한 데이터 샘플을 탐색하기 위한 몇몇 신호 처리를 수행한다(즉, 여러 시간 오프셋에서 데이터 샘플의 다수의 세그먼트와 PN 샘플의 세그먼트를 상관시킴). 각각의 상관 피크는 강한 신호 인스턴스에 해당한다. 만일 상관 피크가 특정 임계치를 초과한다면, 제어기(240)는 상관 피크에 해당하는 다중경로를 위해 새로운 타이밍 상태 기계(630)를 인스턴스화(instantiate)한다. 할당된 다중경로에 해당하는 시간 오프셋이 버퍼(224)로부터 샘플을 판독하기 위해 어드레스를 발생시키기 위해 결정되고 사용된다.

일 실시예에서, 각각의 상태 기계(630)는 다중경로의 이동을 트래킹하는 시간 트래킹 루프(634)를 포함한다. 시간 트래킹은 +1/2 및 -1/2 칩 오프셋으로 샘플을 처리(예를 들면, 파일럿 기준에 해당)하고, +1/2 및 -1/2 칩 오프셋에서 파일럿 누산의 차이를 결정하며 상관 요인을 발생시키기 위해 차이값을 필터링함으로써 달성된다. 따라서, 시간에 대해 다중경로가 이동될 때, 시간 트래킹 루프(634)는 이동량을 결정하고 상관 요인으로 시간 오프셋을 업데이팅한다. 시간 오프셋은 데이터/PN 어드레스 계산 유니트(636)에 제공되고, 처리될 각각의 데이터 세그먼트의 시작 어드레스를 계산하기 위해 사용된다. 계산된 시작 어드레스는 적정 시간에 데이터 버스(510)를 통해 래치(514b)에 제공된다.

상술된 바와 같이, 샘플이 시간의 임의 점에서 메모리내에 저장된 위치에서 시작하는 버퍼(224)에 저장된다. 결과적으로, 처리될 각각의 신호 인스턴스에 대한 시작 샘플이 버퍼(224)내 임의의 위치에 해당할 수 있다. 일 실시예에서, 시간 트래킹 루프가 처리될 각각의 신호 인스턴스에 대한 수신된 데이터 패킷의 시작 위치를 결정하기 위해 사용된다. 시간 트래킹 루프는 수신된 신호 인스턴스에 대한 특정 시간 오프셋을 결정하기 위해 수신된 샘플을 처리한다. 이러한 시간 오프셋은 처리될 각각의 세그먼트에 대한 시작 어드레스를 발생시키는데 사용된다.

상태 기계(630)는 DSP 펌웨어를 사용하는 제어기에 의해 그리고 기본 세트의 처리 엘리먼트로 구현될 것이다. 예를 들면, 단일 시간 트래킹 루프(634) 및 단일 데이터/PN 어드레스 계산 유니트(636)가 시간분할 다중화처리되고 모든 인스턴스화된 상태 기계(630)를 구현하기 위해 사용된다. 제어기(240)는 각각의 인스턴스화된 상태 기계(630)와 관련된 시간 오프셋을 저장하도록 개별 레지스터를 유지할 수 있다.

일 실시예에서, 원격 단말기내 순방향 링크 처리를 위해, 제어기(240)가 데이터 샘플의 데이터율로 클록 소스의 주파수를 로킹하는 주파수 트래킹 루프를 유지한다. 주파수 트래킹 루프는 파일럿 기준내 위상 회전량을 결정하고, 샘플 클록 이 칩율에 대해 빠르거나 또는 느린지의 여부를 결정하기 위해 위상 정보를 사용하며, 이에 따라 클록 소스의 주파수를 조정한다. 만일 샘플링 클록이 칩율로 주파수 로킹된다면, 특정 수의 데이터 샘플(예를 들면, 2048개)이 각각의 프레임에 제공된다. 따라서, 주파수가 로킹될 때, 샘플의 프레임이 버퍼(224)에 기록될 샘플의 수를 카운팅함으로써 수신될 것이다.

도 6C는 버퍼/디인터리버(234)를 위한 어드레스를 발생시키는데 사용된 어드레스 발생기(236)의 특정 실시예의 블록도를 도시한다. 어드레스 발생기(236)는 각각 래치(544a, 544B)에 결합된 심볼 기록 어드레스 발생기(542a)와 심볼 판독 어드레스 발생기(542b)를 포함한다. 어드레스 발생기(542a, 542b)는 어드레스 발생기(542a, 542b)중 하나로부터 발생된 어드레스를 선택하고 버퍼/디인터리버(234)에 선택된 어드레스를 제공하는 다중화기(546)에 결합된다.

각각의 래치(544)는 처리될 세그먼트에 대한 어드레스 발생기(542)에 의해 발생된 제 1 어드레스를 지시하는 값을 저장한다. 래치(544)에 제공된 초기값은 래치(514)에 제공된 값과 관련하지만, 예를 들면 데이터 프로세서(230)의 처리 지연과 같은 여러 요인을 보상하는 방식으로 제공된다. 심볼 판독 어드레스 발생기(542a)는 래치(544a)내에 저장된 값을 로딩하고 시작 어드레스로서 로딩된 값을 사용한다. 후속 심볼 판독 어드레스는 예를 들면, 심볼 판독 어드레스 발생기(542a)내 카운터를 증가시킴으로써 발생될 수 있다.

일 실시예에서, 버퍼/디인터리버(234)는 다중 경로용 심볼 누산의 중간 및 최종 경과를 저장하는데 사용된다. 초기에, 특정 다중경로를 위한 샘플이 처리되고 그 결과의 심볼이 버퍼/디인터리버(234)에 저장된다. 어드레싱을 간단히 하기 위해, 특정 다중경로에 대한 심볼이 지정 위치(예를 들면, 0의 어드레스 N_S 등)에서 시작하여 버퍼/디인터리버(234)내에 저장된다. 각각의 후속 다중경로에 대해, 그 다중경로에 대한 복조 심볼이 다중경로가 이전에 처리된 다중경로에 대한 해당 저장된 심볼로 결합될 수 있다. 결합된 심볼은 버퍼/디인터리버(234)내 동일한 위치에 다시 저장된다. 따라서, 다중의 처리된 다중경로에 대한 심볼이 이전 누산된 심볼과 "제위치에서" 결합된다. 다중 경로를 위한 심볼이 결합될 때, 어드레스 발생기(236)는 래치(544a, 544B)에 저장된 값에 의해 결정된 바와 같이 적정 심볼 판독 및 기록 어드레스를 발생시킨다.

HDR CDMA 시스템을 포함한 많은 통신 시스템에서, 인터리빙은 전송된 데이터내 일시적인 다이버시티를 제공하기 위해 사용된다. 인터리빙은 예를 들면, 임펄스 잡음으로 인한 연속 에러 스팅을 수신하는 것과 같은 것을 감소시킨다. 수신기 유니트에서, 수신된 심볼이 재정렬된다. 재정렬은 전체 프레임에 대해 에러내에서 수신된 심볼의 스팅을 효율적으로 확산시키고, 이는 수신된 심볼의 정확한 디코딩과 같은 것을 개선한다. 인터리빙은 일시적인 다이버시티가 수신기 유니트에서 디코딩 이전에 달성되도록 송신기 유니트에서 수행된다.

일 실시예에서, 버퍼/디인터리버(234)는 처리된 심볼의 디인터리빙을 제공하도록 동작한다. 일 실시예에서, 처리된 심볼은 순차적으로 버퍼/디인터리버(234)에 기록되지만, 구현될 특정 인터리빙 설계에 의해 한정된 의사-랜덤적이지만 결정적인 순서로 판독된다. 심볼이 비순차적으로 판독되기 때문에, 버퍼/디인터리버(234)는 가장 먼저 인터리빙이 수행되는 지속 기간에 해당하는 심볼로 채워진다. 예를 들면, HDR CDMA 시스템에서, 인터리빙이 각각의 데이터 프레임에 대해 수행된다. 따라서, 수신기 유니트에서, 심볼의 완전한 프레임이 처리되어 버퍼/디인터리버(234)에 저장된다. 전체 프레임이 처리된 이후, 프레임에 대한 심볼은 순차적 디코더로 판독된다. 일 실시예에서, 전류 프레임이 처리되어 버퍼/디인터리버(234)의 하나의 섹션에 저장되기 때문에, 이전 처리된 프레임은 버퍼/디인터리버(234)의 다른 섹션으로부터 검색된다.

심볼 판독 어드레스 발생기(542B)는 심볼 누산을 위해 심볼 변조기 및 결합기(534)에 제공될 심볼 및 디코딩을 위해 순차적 디코더(260)에 제공된 심볼에 대한 적정 어드레스를 발생시키기에 필요한 회로를 포함한다. 이러한 두 개의 목적지에 대한 심볼 판독 어드레스는 시간분할 다중화 방식으로 발생된다. 예를 들면, 심볼은 선택적인 심볼 판독 사이클록 심볼 복조기 및 결합기(524)와 디코더(260)에 제공된다. 선택적으로, 심볼 그룹은 디코더(260)로의 심볼 그룹이 후속하는 심볼 복조기 및 결합기(524)에 제공된다.

도 7A는 데이터 프로세서(203)내 상관기(522)의 특정 실시예의 블록도이다. 일 실시예에서, 상관기(522)는 예를들면, 복소 PN 역확산 시퀀스로 데이터 샘플을 역확산하는 단계, 각각의 칩 주기에 대해 다수의 역확산된 샘플들의 누산 및 내삽을 포함한 다수의 기능을 지원하도록 설계된다. 개선된 성능을 위해, 상관기(522)는 다수의(예를 들면, 4개까지) 복소 샘플들에서 동시에 동작하도록 설계될 수 있다. 다른 설계 및 기능이 상관기(522)에 대해 구현될 수 있고, 이들은 본 발명의 범위내이다.

일 실시예에서, 각각의 데이터 판독 사이클에 대해, 4쌍의 디지털화된 I_ADC 및 Q_ADC 샘플(즉, 4개의 복소 데이터 샘플)이 버퍼(224)로부터 검색되고 래치(712a-712d)에 의해 래칭된다. 다음 데이터 판독 사이클에서, 래치(712a-712d)로부터의 샘플이 각각 래치(714a-714d)에 의해 추가로 래칭되고, 다음의 4쌍의 디지털화된 I_ADC 및 Q_ADC 샘플이 래치(712a-712d)에 의해 래칭된다. 일 실시예에서, 두 개의 데이터 샘플이 각각의 칩 주기에 대해 제공(즉, 이중 샘플링)되고, 래치(712, 714)에 의한 이중 래칭은 온-타임(OT) 샘플 또는 각각의 칩의 레이트(LT) 샘플중 하나의 처리를 허용한다.

다중화기(716a-716d)는 각각 래치(712a-712d)로부터 래칭된 샘플 및 래치(714a-714D)로부터 래칭된 샘플을 각각 수신한다. 각각의 다중화기(716)는 온-타임 또는 레이트 샘플상에서 수행될 처리에 따라 수신된 샘플중 하나를 개별 AND 게이트(718)로 제공한다. AND 게이트(718A, 178b)는 제어 신호 ZERO_0을 수신하고 AND 게이트(718C, 718d)는 제어 신호 ZERO_1을 수신한다. 각각의 AND 게이트(718)는 제어 신호 ZERO_x에 따라 수신된 샘플 또는 제로("0")의 값을 개별 곱셈기(720)에 제공한다.

특정 실시예에서, 버퍼(224)는 데이터 샘플을 역확산하기 위해 사용된 IPN 및 QPN 시퀀스를 저장하도록 설계되고 동작한다. 일 실시예에서, 각각의 PN 판독 사이클에 대해, 처리될 데이터 샘플에 해당하는 복소 PN 역확산 시퀀스의 16-칩 세그먼트가 버퍼(224)로부터 검색되고, 래치(732)에 의해 래칭되며 다중화기(734)에 제공된다. 다중화기(734)는 래칭된 복소 PN 세그먼트의 일부(예를 들면, 2-칩 부분)를 선택하고 배럴 시프트 레지스터(736)에 선택된 부분을 제공한다. 다음으로, 레지스터(736)는 적정 IPN 및 QPN 샘플을 각각의 곱셈기(720a-720d)에 제공한다.

특정 실시예에서, 데이터 샘플이 ADC에 의해 오버샘플링되며, 가능하게는 데시메이팅되어 칩율의 두 배(즉, 샘플율이 칩율의 두 배)로 제공된다. 오버샘플링은 정밀한 시간 분해능을 가진 수신된 신호의 강한 인스턴스의 방향을 허용하고, 이는 개선된 성능을 제공한다. 도 7A에 도시된 상관기 아키텍처에 대해, 4개의 병렬 가능한 경로가 제공되고 데이터의 두 개의 칩 워드에 해당하는 4개에 이르는 복소 데이터 샘플이 처리 클록의 각각의 사이클에 대해 동시에 처리된다. 도 7A에 도시된 바와 같이, 곱셈기(720a, 720b)는 칩 인덱스 n에 해당하는 두 개의 복소 데이터 샘플(예를 들면, 온-타임 및 레이트 샘플)의 역확산을 수행하고 곱셈기(720c, 720d)는 칩 인덱스 n+1에 해당하는 두 개의 복소 데이터 샘플의 역확산을 수행한다. 배럴 시프트 레지스터(736)는 칩 인덱스 n에 해당하는 두 개의 복소 데이터 샘플을 곱셈기(720a, 720b)에 제공하고, 칩 인덱스 n+1에 해당하는 IPN 및 QPN 샘플을 곱셈기(720c, 720d)에 제공한다.

각각의 곱셈기(720)는 복소 pn 샘플로 복소 데이터 샘플의 복소 역확산을 수행한다. HDR CDMA 시스템내 송신기 유니트에서 전송될 복소 데이터는 복소 PN 시퀀스로 확산된다. 복소 스프레딩은 다음과 같이 표현될 수 있다:

수신기 유니트에서, 데이터는 상보형 복소 역확산을 수행함으로써 복구될 수 있고, 이는 다음과 같이 표현될 수 있다:

여기서 I_ADC= I_TX + 잡음, Q_ADC= Q_TX+ 잡음, I_DES= I_DAT+ 잡음, Q_DES= Q_DAT +잡음이다.

도 7B는 수학식 (2)에 의해 표현된 복소 역확산을 구현하는 곱셈기(720)의 특정 실시예의 블록도이다. 곱셈기(720)내에서, 복소 데이터 샘플 I_ADC 및 Q_ADC가 각각의 다중화기(762a, 762b)에 제공되고, 복소 PN 샘플 IPN 및 QPN이 배타적 논리합 게이트(764)에 제공된다. 배타적 논리합 게이트(764)는 IPN 및 QPN 샘플의 XOR(즉, 곱셈)을 수행하고, 각각의 다중화기(762a, 762b)의 선택 입력에 제공된다. 각각의 다중화기(762)는 선택 입력에서의 값에 따라I_ADC 및 Q_ADC 샘플중 하나를 선택하여 개별 배타적 논리합 게이트(766)의 입력에 선택된 샘플을 제공한다. 배타적 논리합 게이트(766a, 766b)는 각각 IPN 및 QPN으로 수신된 샘플의 배타적 논리합 기능(즉, 곱셈)을 수행하여 각각 출력 샘플을 AND 게이트(768a, 768b)에 제공한다. 각각의 AND 게이트(768)는 제어 신호 ZERO_x를 수신하고 제어 신호 ZERO_x에 기초하여 수신된 샘플 또는 값 "0"을 제공한다. AND 게이트(768a, 768b)의 출력은 복소 역확산된 I_DES 및 Q_DES 샘플을 포함한다.

도 7A를 참조하면, 곱셈기(720a-720d)로부터의 역확산된 I_DES 및 Q_DES 샘플은 결합된 I_C및 Q_C 샘플을 발생시키기 위해 합산기(722a-722D)에 의해 선택적으로 결합된다. 특히, 합산기(722a)는 곱셈기(720a, 720c)로부터 역확산된 I_DES 샘플을 결합하여 칩의 처음 절반에 해당하는 제 1의 결합된 I_C1 샘플을 발생시키고, 합산기(722b)는 곱셈기(720b, 720d)로부터 역확산된 I_DES 샘플을 결합하여 칩의 다음 절반에 해당하는 제 2의 결합된 I_C2 샘플을 발생시키며, 합산기(722c)는 곱셈기(720a, 720c)로부터 역확산된 Q_DES 샘플을 결합하여 제 1의 결합된 I_C1 샘플을 발생시키며, 합산기(722d)는 곱셈기(720a, 720a)로부터 역확산된 Q_DES 샘플을 결합하여 제 2의 결합된 I_C1 샘플을 발생시킨다. 합산기(722)는 내삽의 설계를 간소화화기 위해 내삽 이전에 여러 칩으로부터 절반 샘플을 결합하는데 사용될 수 있다. AND 게이트(718)와 ZERO_0 및 ZERO_1 신호가 각각의 칩이 복소 또는 고차수 변조 심볼을 포함하는 순방향 링크 심볼 복조와 같은 사용가능하지 않을 때 두 개의 칩으로부터 샘플을 합산하는 것이 불가능하게 하는데 사용될 수 있다.

도 7A에 도시된 특정 실시예에서, 상관기(522)는 여러 시간 오프셋에서 샘플 값을 발생시키도록 구성될 수 있는 내삽기(interpolator)(730)를 포함한다. 예를 들면, 만일 두 개의 복소 데이터 샘플이 각각의 칩에 제공된다면(즉, C0T_C 및 0.5T_C에서, 여기서 T_C는 칩의 주기), 내삽기(730)는 예를 들면, 0.125T_C , 0.250T_C , 0.375T_C , 0.625T_C , 0.75T_C , 0.875T_C 등과 같은 다른 시간 오프셋으로 내삽된 샘플을 발생시키는데 사용될 수 있다. 내삽의 시간 분해능은 내삽기(730)의 특정 설계에 의존한다. 내삽기(730)는 예를 들면, 샘플 주기보다 정밀한 시간 분해능(예를 들면, 0.5T_C 보다 정밀)을 가진 다중경로를 식별하는데 사용될 수 있다.

도 7C는 선형 내삽을 도시하는 도면이다. 도 7C에 도시된 바와 같이, 샘플 인덱스 (n)에서 샘플은 A의 진폭을 가지며, 다음 샘플 인덱스 (n+1)에서 샘플은 B의 진폭을 가진다. 샘플 주기는 1.0의 값으로 정규화된다. 샘플 인덱스 (n)과 (n+1)에서 샘플은 예를 들면, 0.25, 050, 0.75 등과 같은 다른 시간 오프셋으로 샘플에 대한 값을 추정하는데 사용될 수 있다. 선형 내삽을 위해, 0.25의 시간 오프셋에서 샘플의 진폭은 0.75A+0.25B로 추정될 수 있고, 시간 오프셋 0.50에서 샘플의 진폭은 0.50A+0.50B로서 추정될 수 있고, 0.75의 시간 오프셋에서 샘플의 진폭은 0.25A+0.75B로서 추정될 수 있다. 4의 요인에 의한 샘플의 스케일링에 의해, 샘플이 진폭은 0.0, 0.25, 0.50, 0.75 및 1.0의 시간 오프셋에서 4A, 3A+B, 2A+2B, A+3B 및 4B로 각각 표현될 수 있다.

도 7D는 내삽기(730)의 특정 실시예의 블록도이다. 이러한 실시예에서, 내삽기(730)는 3개의 다른 시간 오프셋(예를 들면, 0.25, 0.50 및 0.75)에서 내삽된 샘플을 제공할 수 있는 선형 내삽기로서 구현될 수 있다. 내삽기(730)는 (1) 제로 값 출력을 제공 (2)수신된 샘플을 통해 공급 (3) 내삽된 샘플 제공할 수 있는 능력 또는 이들의 결합을 수행할 수 있는 능력으로 설계된다.

합산기(722a-722D)로부터 결합된 I_C1, I_C2, Q_C1, 및 Q_C2심볼은 각각 스케일링 엘리먼트(770a-770d)에 제공된다. 각각의 스케일링 엘리먼트(770)내에서, 샘플은 다중화기(722)의 X1 입력, 2배기 엘리먼트(774)의 입력 및 합산기(776)의 입력에 제공된다. 2배기 엘리먼트(774)는 두 배 정도 수신된 샘플을 스케일링하고 스케일링된 출력을 다중화기(772)가 X2 입력 및 합산기(776)의 다른 입력에 제공된다. 합산기(776)는 입력 샘플과 X2 스케일링된 샘플을 합산하고 다중화기(772)의 X3 입력에 합산된 출력을 제공한다. 다중화기(772)는 자신의 X0 입력에서 제로("0")를 수신한다. 다중화기(772)는 제어 신호 OFFSET에 기초하여 자신의 입력중 하나에서 샘플을 선택하고 선택된 샘플을 래치(780)에 제공한다.

도 7D에 도시된 바와 같이, 스케일링 엘리먼트(770a, 770b)는 상보적인 방식으로 구성되고, 스케일링 엘리먼트(770c, 770d)는 또한 상보적인 방식으로 구성된다. 0.25, 0.50 또는 0.75의 특정 시간 오프셋(제어 신호 OFFSET에 의해 표현된 바와 같이)에 대해, 3I_C1, 2I_C1, 또는 1I_C1의 값이 스케일링 엘리먼트(770a)로부터 래치(780a)로 제공되고, 1I_C2, 2I_C2, 또는 3I_C2의 값이 스케일링 엘리먼트(770b)로부터 래치(780b)로 제공된다. 다음으로, 래치(780a, 780b)로부터의 샘플이 합산기(782a)에 제공되며, 래치(780c, 780d)로부터의 샘플이 합산기(782b)에 제공된다. 합산기(782a)로부터의 출력은 내삽된 I 샘플을 포함하며, 합산기(782b)로부터의 출력은 내삽된 Q 샘플을 포함한다. 합산기(782a, 782b)로부터의 내삽된 샘플은 상관기(522)로부터의 역확산된 I_COR 및 Q_COR으로서 제공된다. 래치(780a-780d)로부터의 출력은 각각 역확산된 I_COR1', I_COR2', Q_COR1', Q_COR2' 샘플을 포함한다.

내삽기(730)는 다수의 다른 구성들중 하나로 동작한다. 예를 들면, 상술된 바와 같이, 내삽기(730)가 출력을 제로 아웃(zero out)하고, 수신된 샘플을 통해 공급되며, 내삽된 샘플을 제공하거나 또는 이들의 결합을 수행하도록 구성될 수 있다. 다중화기(772)의 X0 입력에서 제로 값은 출력을 제로 아웃하도록 선택되고, X1 입력에서의 샘플은 수신된 샘플을 통해 공급되도록 선택된다. 내삽을 수행하기 위해, X1, X2, 또는 X3 값이 하나의 다중화기(772)에 의해 선택되고, 상보적인 X3, X3 또는 X1 값이 상보적인 쌍내 다른 다중화기(772)에 의해 선택된다.

일 실시예에서 그리고 상술된 바와 같이, 두 개의 데이터 샘플이 상관기(522)에 의해 각각의 하나의 칩에 대해 제공되고 처리(즉, 역확산)된다. 각각의 칩에 대한 두 개의 샘플이 내삽기(730)내에서 결합되어 각각의 칩 주기에 대해 단일 역확산된 샘플을 제공한다. 각각의 칩에 대해 I 샘플을 결합하기 위해, 스케일링 엘리먼트(770a, 770b)에 대한 다중화기의 X1 입력에서 샘플은 합산기(782a)에 의해 선택되고 합산되어 결합된 I 샘플을 제공한다. 유사하게, 각각의 칩 주기에 대해 Q 샘플을 결합하기 위해, 스케일링 엘리먼트(770c, 770d)에 대한 다중화기의 X1 입력에서의 샘플은 합산기(782b)에 의해 선택되고 합산되어 결합된 Q 샘플을 제공한다.

HDR CDMA 시스템에서, 전송된 트래픽 데이터가 다수의 데이터 스트림으로 분할되고, 각각의 데이터 스트림은 특정 왈시 코드에 의해 커버링된다. HDR CDMA 시스템에서 정의된 바와 같이, 각각의 왈시 코드는 16개 칩의 길이를 가진 개별 왈시 심볼에 해당한다. 데이터를 채널화하기 위해, 각각의 데이터 비트는 비트가 전송되는 채널에 할당된 16-칩 왈시 심볼로 커버링된다. 각각의 왈시 심볼 주기에 대해, 16개 채널에 전송될 16 데이터 비트에 대한 이르는 왈시 심볼이 생성되고 결합된다. 16개 왈시 심볼은 서로에 대해 직교하고, 왜곡이 없을 때 직교 시퀀스 사이의 상관이 (이상적으로) 제로이기 때문에 수신기 유니트에서 개별적으로 복구될 수 있다.

도 8A는 데이터 프로세서(230)내에서 심볼 변조기 및 결합기(524)의 특정 실시예의 블록도이다. 상관기(522)로부터의 역확산된 샘플 쌍은 디커버링된 채널화(예를 들면, 왈시) 심볼로 샘플을 디커버링하는 디커버 엘리먼트에 제공되어 디커버링된 엘리먼트를 제공한다. 디커버링된 데이터 심볼 및 복소 파일럿 심볼이 복조된 심볼을 생성하기 위해 파일럿으로 데이터를 간섭적으로 복조하는 파일럿 복조기(850)에 제공된다. 복조 심볼은 심볼 누산기(870)에 제공되고 다른 신호 경로 또는 다른 리던던시 전송으로부터 다른 복조 심볼로 결합된다. 심볼 누산기(870)로부터의 출력은 버퍼/디인터리버(234)(도 5 참조)에 제공되는 처리된 심볼을 포함한다.

심볼 복조기 및 결합기(524)는 클록 사이클당 다수의 샘플에서 동작하도록 설계될 수 있다. 심볼 복조기 및 결합기(524)에 의해 동시에 처리될 수 있는 샘플의 수는 예를 들면, 샘플이 심볼 복조기 및 결합기(524)에 제공될 수 있는 속도, 심볼 복조기 및 결합기(524)내의 엘리먼트의 폭 등과 같은 여러 요인에 의존한다.

도 8B는 디커버 엘리먼트(820)를 구현하는데 사용될 수 있는 고속 아다마르 변환(FHT)의 특정 실시예에의 블록도이다. 일 실시예에서, 상관 I_COR 및 Q_COR 샘플이 FHT 엘리먼트(820)에 직렬로 그리고 교번하여 클록 사이클당 하나의 샘플씩 제공된다. 일 실시예에서, HFT 엘리먼트(820)는 길이 N의 하나 이상의 왈시 심볼로 수신된 샘플의 왈시 디커버링을 수행하는 능력을 갖도록 설계되고, 여기서 N은 프로그램 가능하다.

FHT 엘리먼트(820)는 다수의 다른 구성중 하나로 동작하도록 설계된다. 예를 들면, FHT 엘리먼트(820)는 특정 길이 N의 특정 왈시 심볼로 입력 샘플을 디커버링하도록 구성될 수 있다. 이러한 구성에서, FHT 엘리먼트(820)는 N개의 I_COR 샘플 및 N개의 Q_COR 샘플의 블록(즉, N-칩 I_COR 및 Q_COR 벡터 쌍)을 수신하여, 특정 왈시 심볼로 수신된 샘플 블록에서 N-칩 왈시 디커버링을 수행하여 디커버링된 I_DEC및 Q_DEC 심볼을 생성한다.

선택적으로, FHT 엘리먼트(820)는 모든 N 왈시 심볼을 갖는 수신된 샘플을 디커버링하도록 구성될 수 있다. 이러한 구성에서, FHT 엘리먼트(820)는 N개 쌍의 디커버링된 I_DEC 및 Q_DEC 심볼을 발생시키기 위해 N개 쌍의 I_COR 및 Q_COR 샘플을 포함하는 벡터와 (N 칩 길이를 갖는 각 왈시 심볼을 갖는 N 왈시 심볼에 대응하는) N x N 아다마르 행렬을 곱하는 동일한 기능을 수행한다. 모든 N 왈시 심볼로의 디커버링은 예를 들어, 데이터가 하나 이상의 채널을 통해 특정 단말기에 전송될 수 있는 HDR CDMA 시스템에서 특히 유용하다.

일 실시예에서, I_COR 및 Q_COR 샘플 처리를 촉진시키고 요구된 회로량을 최소화하기 위해, FHT 엘리먼트(820)는 교번하는 클록 사이클상에 I_COR 및 Q_COR 샘플을 처리하도록 구성된다. 이것은 단일 FHT 엘리먼트(820)가 Q_DEC 심볼이 대응하는 I_DEC 심볼로부터 단일 클록 사이클만큼 지연되면서, 디커버링된 I_DEC 및 Q_DEC 심볼을 교번하는 클록 사이클상의 후속 처리 유니트에 제공하도록 허용한다. 후속 처리 유니트는 그후에 블록의 모든 I_COR 심볼이 처리되고 그후에 Q_COR 심볼이 처리되도록 대기할 필요없이 FHT 엘리먼트(820)로부터 제공될 때 상기 디커버링된 I_DEC 및 Q_DEC 심볼상에 동작하도록 설계될 수 있다. FHT 엘리먼트(820)는 FHT 엘리먼트(820)내의 메모리 엘리먼트를 적절히 관리함으로써 교번하는 I_COR 및 Q_COR 샘플상에 동작하도록 구성될 수 있다.

FHT 엘리먼트(820)는 클록 사이클당 하나의 샘플로, 그리고 특정 처리 지연이 각 클록 사이클에 대해 디커버링된 심볼을 제공한 후에 직렬로 샘플을 수신하는 직렬 처리 엔진이다. 샘플의 특정 블록에 대한 디커버링된 심볼은 특정 수의 클록 사이클만큼 지연되며, 상기 지연은 왈시 심볼의 길이만큼 일부분 결정된다. N 데이터 샘플의 각 블록에 대해, FHT 엘리먼트(820)는 N 왈시 심볼에 대응하는 N개의 디커버링된 심볼을 직렬로 제공한다. FHT 엘리먼트(820)로부터 디커버링된 심볼은 입력 샘플 및 왈시 심볼간의 상관관계이다.

고속 아다마르 변환 엘리먼트는 L 버퍼플라이 변환 엘리먼트를 이용하여 길이 N = 2^L의 왈시 심볼에 대해 디커버링을 수행할 수 있다. 도 8b에 도시된 특정 실시예에서, 16 칩 왈시 심볼을 디커버링하기 위해, FHT 엘리먼트(820)는 직렬로 연결된 4개의 버퍼플라이(bufferfly) 변환 엘리먼트(830a-830d)를 포함한다. 각 버퍼플라이 변환 엘리먼트(830)는 부세트의 요구된 합산 및 감산 연산을 수행한다. 각 연속 버퍼플라이 변환 엘리먼트(830)는 이전의 버퍼플라이 변환으로부터 발생하는 교차 커플링을 더 수행한다.

각 버퍼플라이 변환 엘리먼트(830)내에서, 입력 샘플은 다중화기(832)의 입력, 합산기(834)의 감산 입력 및 합산기(836)의 제 1 합산 입력에 제공된다. 다중화기(832)는 또한 합산기(834)의 출력을 수신하며 선택적으로 합산기(834a)로부터의 출력 또는 입력 샘플을 메모리 엘리먼트(838)에 제공한다. 메모리 엘리먼트 (838)로부터의 출력은 합산기(834)의 합산 입력, 합산기(836)의 제 2 합산 입력 및 합산기(836)로부터의 출력을 수신하는 다중화기(840)의 하나의 입력에 제공된다. 다중화기(840)는 선택적으로 메모리 엘리먼트(838)로부터의 출력 및 합산기(836)로부터의 출력을 래치(842)에 제공한다. 래치(842)의 출력은 다음 버퍼플라이 변환 엘리먼트(830)의 입력에 제공된다. 최종 버퍼플라이 변환 엘리먼트(830d)의 출력은 디커버링된 심볼을 포함한다.

FHT 엘리먼트의 설계 및 동작은 본 발명의 양수인에게 양수된 "고속 아다마르 변환을 수행하는 방법 및 장치"란 명칭의 미국 특허 No. 5,561,618에 더 상세히 기술된다.

도 8B에 도시된 실시예에서, FHT 엘리먼트(820)는 가변 길이(예를 들어, 1, 2, 4, 8, 16)의 고속 아다마르 변환(즉, 디커버링)을 수행하도록 프로그래밍될 수 있다. FHT 엘리먼트(820)에 의해 지원되는 최대 FHT 길이는 이용되는 버퍼플라이 변환 엘리먼트(830)의 수에 의해 결정되며, 더 짧은 길이의 FHT는 하나 이상의 버퍼플라이 변환 엘리먼트(830)를 바이패싱함으로써 수행될 수 있다. 더 긴 길이의 FHT는 또한 부가의 버퍼플라이 변환 엘리먼트(830)를 이용함으로써 수행될 수 있다.

도 8B에 도시된 실시예에서, I_COR 및 Q_COR 샘플은 교번하는 클록 사이클에서 동일한 버스상의 FHT 엘리먼트(820)에 제공된다. 시분할 다중화처리는 제 1 역확산된 샘플이 FHT 엘리먼트(820)의 앞에 도달할 때 소거되는 왈시 카운터(도 8B에 도시되지 않음)에 의해 달성된다. 시분할 다중화처리는 FHT 엘리먼트(820)가 I_COR 및 Q_COR 샘플 양쪽의 디커버링을 수행할 수 있도록 하드웨어의 공유를 허용한다. 다른 실시예에서, I_COR 및 Q_COR 샘플은 I_COR 및 Q_COR 샘플 각 블록의 디커버링을 수행하도록 구성되는 각 FHT 엘리먼트를 이용하여, 2개의 FHT 엘리먼트에 병렬로 제공된다.

도 8C는 파일럿 복조기(850)의 특정 실시예의 블록선도이다. FHT 엘리먼트 (820)로부터의 디커버링된 I_DEC 및 Q_DEC 심볼 및 복소 파일럿 P_I 및 P_Q 심볼은 파일럿을 이용하여 디커버링된 심볼을 고유하게 복조하는 파일럿 복조기(850)에 제공된다. 파일럿 복조는 다음과 같이 표현될 수 있다:

I_DEM+jQ_DEM=(I_DEC+jQ_DEC)(P_I-jP_Q)

= (I_DECP_I + Q_DECP_Q) + j(-I_DECP_Q +Q_DECP_I)

= [dot(IQ,P) - jcross(IQ,P)]

복조된 I_DEM 및 Q_DEM 심볼은 다음과 같이 표현될 수 있다:

I_DEM=(I_DECP₁+Q_DECP_Q), 및

Q_DEM=(-I_DECP_Q+Q_DECP₁)

복조기(850)내에서, 디커버링된 I_DEC 및 Q_DEC 심볼은 각각 래치(852a, 852c)에 제공된다(예를 들어, 교번하는 클록 사이클상에). 래치(852a)로부터의 출력은 I_DEC 및 Q_DEC 심볼을 시정렬하기 위해 래치(852b)에 의해 더 래칭된다. 래치(852b, 852c)로부터의 출력은 복소 데이터 심볼을 포함한다. 유사하게, P_I및 P_Q 파일럿 심볼은 각각 래치(854a, 854b)에 의해 래칭된다. 래치(854a, 854b)로부터의 출력은 각 다중화기(856a, 856b) 각각에 제공된다. 각 다중화기(856)는 도트 또는 크로스 곱이 수행되는지에 따라 P_I 또는 P_Q 파일럿 심볼을 선택한다. 다중화기 (856a, 856b)로부터의 복소 파일럿 심볼은 각각 래치(852b, 852c)로부터 복소 데이터 심볼을 수신하는 각 곱셈기(860a, 860b)에 제공된다. 각 곱셈기(860)는 복소 데이터 심볼의 한 성분(즉, I_DEC 또는 Q_DEC)과 복소 파일럿 심볼의 한 성분(즉, P_I 또는 P_Q)의 곱을 수행하며 결과 곱을 각 래치(862)에 제공한다.

래치(862a)로부터의 출력은 제어 신호 CROSS를 수신하는 EX-OR 게이트(864)에 제공된다. 래치(862b)로부터의 출력과 EX-OR 게이트(864)로부터의 출력은 심볼을 합산하는 합산기(866)에 제공되며 합산된 출력을 심볼 누산기(870)에 제공한다.

식 (4)로부터, 복조된 I_DEM 심볼은 곱셈기(860a)를 통해 I_DEC 데이터 심볼과 P_I 파일럿 심볼을 곱하며, 곱셈기(860b)를 통해 Q_DEC 데이터 심볼과 P_Q 파일럿 심볼을 곱하며, 합산기(866)를 통해 곱셈기(860a, 860b)로부터의 결과를 결합함으로써 발생될 수 있다. 유사하게, 식 (5)로부터, 복조된 Q_DEM 심볼은 곱셈기(860a)를 통해 I_DEC 데이터 심볼과 P_Q 파일럿 심볼을 곱하며, 곱셈기(860b)를 통해 Q_DEC 데이터 심볼과 P_I 파일럿 심볼을 곱하며, 상기 결과를 곱셈기(860a)로부터 반전시키며, 곱셈기(860b)로부터의 결과와 EX-OR 게이트(864)로부터의 반전된 결과를 합산기(866)를 통해 결합함으로써 발생될 수 있다. 따라서, 복조된 Q_DEM 심볼을 발생시키기 위해, 다중화기(856a, 856b)는 곱셈기(860a, 860b)에 제공된 P_I 및 P_Q 파일럿 심볼을 스와핑하며, EX-OR 게이트(864)는 곱셈기(860a)로부터 상기 결과를 반전시킨다.

도 8C는 또한 심볼 누산기(870)의 특정 실시예의 블록선도를 도시한다. 파일럿 복조기(850)로부터의 복조된 I_DEM 및 Q_DEM심볼은 직렬로 합산기(872)에 제공된다. 이전의 계산으로부터의 I_PRE 및 Q_PRE 심볼은 버퍼/디인터리버(234)로부터 검색되며 (예를 들어, 쌍으로) 래치(874)에 제공된다. 다중화기(876)는 래치(874)에 결합되며 AND 게이트(878)에 제공하기 위해 I_PRE 또는 Q_PRE 심볼을 선택한다. AND 게이트(878)는 또한 심볼 누산이 수행되지 않으면 AND 게이트(878)로부터의 출력을 제로로 하는 제어 신호 FIRST를 수신한다. AND 게이트(878)로부터의 출력은 합산기 (872)에 제공되며 수신된 I_DEM 또는 Q_DEM 심볼과 합산된다. 합산기(872)로부터의 출력은 버퍼/디인터리버(234)에 제공되는 누산된(즉, 처리된) I_PRO 또는 Q_PRO 심볼을 포함한다.

도 9는 트래픽 데이터, 파일럿 기준 및 다른 시그널링 데이터를 처리하는데 이용될 수 있는 데이터 프로세서(230)내의 누산기(526)의 특정 실시예의 블록선도이다. 사용자 단말기에서, 누산기(526)는 강한 경우의 수신 신호를 탐색하며, 파일럿 기준을 복구하며 전력 제어 비트를 추출하는데 이용될 수 있다. 기지국에서, 누산기(526)는 상기 기능을 수행하는데 이용될 수 있으며 예를 들어, 데이터 요청(DRC) 메시지와 같은 다른 시그널링 정보를 처리하는데 이용될 수 있다.

도 9에 도시된 특정 실시예에서, 상관기(522)로부터의 역확산된 I_COR 및 Q_COR 샘플은 한 세트의 8개 디커버 및 누산 엘리먼트(910a-910h)에 제공된다. 서로 다른 수의 디커버 및 누산 엘리먼트(910)는 본 발명의 범위내에서 이용될 수 있다. 각 디커버 및 누산 엘리먼트(910)내에서, 역확산된 I_COR 또는 Q_COR 샘플이 또한 왈시 발생기(914)로부터 왈시 심볼을 수신하는 EX-OR 게이트(912)에 제공된다. 왈시 발생기(914)는 관련 래치(916)의 대응하는 왈시 코드를 로딩함으로써 특정 왈시 심볼을 발생시키도록 프로그래밍될 수 있다. 따라서, 8개의 디커버 및 누산 엘리먼트 (910a-910h)는 8개의 서로 다른 왈시 심볼을 갖는 I_COR 및 Q_COR 샘플의 특정 블록상의 디커버링을 수행하도록 프로그램될 수 있다.

순방향 링크상에, 하나의 디커버 엘리먼트는 전력 제어 데이터를 처리하는데 이용될 수 있다. 역방향 링크상에, 8개의 디커버 엘리먼트는 데이터율 제어(DRC) 데이터를 복조하며 DFT(즉, 비고속)로서 FHT를 수행하는데 이용될 수 있다.

각 디커버 및 누산 엘리먼트(910)내에서, EX-OR 게이트(912)는 왈시 심볼로 데이터 샘플의 디커버링을 수행하며 디커버링 샘플을 다중화기(922)의 하나의 입력에 제공한다. 다중화기(922)의 다른 입력은 상관기(522)로부터 각각의 역확산된 샘플(즉, I_COR1', I_COR2', Q_COR1' 또는 Q_COR2')을 수신한다. 수행되는 특정 작업에 따라, 다중화기(922)는 다중화기(922)로부터의 디커버링 샘플 또는 역확산된 샘플을 합산기 (924)에 제공한다. 합산기(924)는 또한 ADD 게이트(926)로부터 이전에 래칭된 샘플을 수신하며, 수신된 샘플을 합산하며 누산된 출력을 한 세트의 레지스터(928a, 928b)(직렬로 연결됨) 및 제 2 세트의 레지스터(930a, 930b)(또한 직렬로 연결됨)에 제공한다. 래치(928b)로부터의 래칭된 출력 및 제어 신호 FLUSH/는 제어 신호 FLUSH/가 낮으면 합산기(926)에 제로 값을 제공하며 제어 신호 FLUSH/가 높으면 래칭된 출력을 제공하는 AND 게이트(926)의 입력에 제공된다. 래치(930b)로부터의 래칭된 출력은 누산 심볼을 포함하며 다중화기(940)의 하나의 입력에 제공된다.

다중화기(940)는 모든 8개 디커버 및 누산 엘리먼트(910a-910h)로부터 누산 심볼을 수신하며 수신된 심볼을 순차적으로 데이터 버스(510)에 더 결합하는 래치(942)에 제공한다. 누산된 심볼은 그후에 제어기(240)에 의해 래치(942)로부터 검색될 수 있다.

도 9에 도시된 바와 같이, 상관 I_COR 및 Q_COR 샘플은 또한 디커버 및 누산 엘리먼트(910b)내의 제곱기(952)에 제공된다. 제곱기(952)는 수신된 샘플을 제곱시키며 EX-OR 게이트(912b)로부터 디커버링된 샘플을 수신하는 다중화기(954)의 하나의 입력에 제곱된 샘플을 제공한다. 다중화기(954)는 그후에 제어 신호 SQUARE에 따라 다중화기(922b)에 제곱된 샘플 또는 디커버링된 샘플을 제공한다. 제곱기 (952)는 신호 링크의 품질을 추정하는데 이용되는 파일럿 캐리어-대-간섭 에너지 추정치의 계산을 지원한다.

누산기(526)는 다수의 작업을 수행하도록 프로그래밍될 수 있다. 예를 들어, 누산기(526)는 8개 다른 채널로 디커버링하도록 프로그래밍될 수 있다. 도 9에 도시된 실시예에서, 역확산된 I_COR 및 Q_COR 샘플은 시분할 다중화처리 방법으로(즉, I_COR', Q_COR', I_COR', Q_COR'등) 각 디커버 및 누산 엘리먼트(910)에 제공된다. 제 1 세트 래치에 있는 2개의 래치(928a, 928b)는 I_COR 및 Q_COR 샘플의 시분할 다중화처리 누산을 지원한다.

누산기(526)는 또한 강한 경우의 수신 신호를 탐색하는데 보조하도록 프로그래밍될 수 있다. 예를 들어, 누산기(526)는 후속 에너지 제곱을 위해 8개 누산기 각각에서 서로 다른 오프셋에 대한 I, Q 벡터를 누산하도록 구성될 수 있다. 파일럿 기준이 왈시 코드 제로로 커버링되면, 디커버링은 수신기 유니트에 필요하지 않다. 도시된 실시예에서, 누산기(526)는 각쌍의 디커버 및 누산 엘리먼트(910)에 의해 처리되는 각 타임 오프셋으로 4개의 서로 다른 타임 오프셋에 대해 동시에 처라하도록 프로그래밍될 수 있다.

본 발명의 소정 실시예에서, 마이크로제어기(232)는 제어기(240)에 의해 실행되는 작업을 수신하며 실행되는 작업을 수행하기 위해 수신기 유니트(200)의 여러 엘리먼트의 동작을 지시하도록 제공된다. 각 작업은 일련의 연산 단계 또는 다수의 다른 작업을 포함하도록 정의될 수 있다. 예를 들어, 작업은 특정 타임 오프셋에서 특정 다중 경로를 처리하도록, 특정 타임 윈도내의 강한 신호 예를 탐색하도록 실행될 수 있다. 탐색 작업은 상관기(522) 및 누산기(526)에 특정 PN 오프셋에서 특정 시간 간격(예를 들어, 96 칩)에 걸쳐 파일럿 신호를 상관하도록 지시함으로써 달성될 수 있다. 작업은 또한 모든 할당된 다중경로를 처리하고, 다수의 타임 오프셋들로 강한 신호 예를 탐색하도록 실행될 수 있다. 일 실시예에서, 마이크로제어기(232)는 각 수신 작업에 대해 적절한 작업 상태 기계을 설명한다. 처리되는 특정 작업에 따라, 마이크로제어기(232)는 더 낮은 계층 작업에 대해 하나 이상의 부가 작업 상태 기계을 더 설명할 수 있다. 마이크로제어기(232)는 제어기(240)에 특정 작업이 언제 완료되는지를 알리도록 구성될 수 있다.

탐색 작업, 데이터 처리 작업, 시그널링 처리 작업 및 다른 작업에 대해 수행되는 프로세싱은 다음의 특허 및 특허 출원에 더욱 상세히 기술되며, 이들은 본 발명의 양수인에게 양수되고 여기서 참조로 통합된다:

1) "CDMA 통신 시스템에서 탐색 획득을 수행하는 방법 및 장치" 란 명칭의 미국 특허 No. 5,644,591, 5,805,648.

2) "버스티 신호 탐색 방법"이란 명칭의 미국 특허 No. 5,867,527, 5,867,527.

3) "스펙트럼 확산 다중 액세스 통신 시스템용 이동 복조기 아키텍처"란 명칭의 미국 특허 No. 5,764,687.

4) "셀룰라 통신 시스템용 파일럿 신호 탐색 기술"이란 명칭의 미국 특허 No. 5,577,022.

5) "스펙트럼 확산 다중 액세스 통신 시스템용 셀 사이트 복조 아키텍처"란 명칭의 미국 특허 No. 5,654,979.

6) 1997년 12월 9일 출원된 "다중채널 복조기"란 명칭의 미국 특허 출원 No. 08/987,172.

7) 1999년 3월 31일 출원된 "프로그램가능한 매칭된 필터 탐색기"란 명칭의 미국 특허 출원 No. 09/283,010.

도 10은 수신기 유니트(200)의 엘리먼트의 동작을 제어하는데 이용될 수 있는 마이크로제어기(232)의 특정 실시예의 블록선도이다. 마이크로제어기(232)는 카운터(1014) 및 래치(1016a, 1016b)에 결합하는 시퀀싱 제어기(1012)를 포함한다. 카운터(1014) 및 래치(1016a)는 래치(1016c, 1016d)에 각각 결합하며, 데이터 버스 (510)에 더 결합한다.

래치(1016b)는 마이크로제어기(232)의 상태를 저장하며 시퀀싱 제어기(1012)내에 통합될 수 있다. 래치(1016d)는 제어기(240)에 의해 실행된 작업의 단어 기술을 데이터 버스(510)로부터 수신한다. 래치(1016c)는 실행된 작업에 적용되는 하나 이상의 파라미터 값을 데이터 버스(510)로부터 수신한다. 상기 파라미터 값은 예를 들어 탐색 기능이 수행되는 시간 간격을 기술할 수 있다. 작업의 실행 동안, 카운터(1014)는 지정된 시간 간격을 카운트 다운하며 시퀀싱 제어기(1012)에 시간 간격의 끝을 표시하는 신호를 제공한다.

일 실시예에서, 설계를 단순화하고 회로 복잡도 및 비용을 감소시키기 위해, 시퀀싱 제어기(1012)는 결합 로직을 이용하여 실행된다. 로직은 실행된 작업을 통해 시퀀싱하는데 이용되는 요구된 작업 상태 기계을 실행한다. 각 작업 상태 기계은 예를 들어, 버퍼(224), 상관기(522), 심볼 복조기 및 결합기(524), 누산기(526) 및 버퍼/디인터리버(234)와 같은 수신기 유니트(200)내의 여러 엘리먼트의 동작을 지시하는 적절한 제어 신호를 제공한다. 제어 신호는 여러 기능을 시퀀싱하며 실행된 작업을 수행하기 위해 버퍼 및 프로세싱 엘리먼트를 제어한다. 예를 들어, 제어 신호는 버퍼(224) 및 버퍼/디인터리버(234)에 제공되는 다중화기에 적절한 입력을 선택하도록 도 6C의 여러 다중화기(예를 들어, 다중화기 (612, 622, 546))를 제어한다. 시퀀싱 제어기(1012)는 요구된 어드레스를 발생시키기 위해 여러 어드레스 발생기(512, 542)의 동작을 지시한다.

도 11A는 제로의 타임 오프셋동안 데이터 프로세서(230)에 의해 데이터 샘플을 처리하는 타이밍도이다. 이 예에서, 2개의 데이터 샘플은 각 칩 기간동안 이용가능하며 각 데이터 샘플은 4 비트의 해상도를 갖는다. 각 32 비트 판독 동작동안, 8 칩 기간동안 16개 복소 IPN 및 QPN 샘플 또는 2 칩 기간동안 4개의 복소 데이터 샘플이 버퍼(224)로부터 검색될 수 있다.

제 1 클록 사이클에서, 8개 칩에 대한 복소 PN 샘플은 버퍼(224)로부터 검색되며 상관기(732)내의 래치(732)에 제공된다(도 7A 참조). 제 2 클록 사이클에서, 0.0, 0.5, 1.0, 1.5의 타임 오프셋에 대응하는 첫번째 2개 칩에 대한 데이터 샘플은 버퍼(224)로부터 검색되며 각각 래치(712a, 712b, 712c, 712d)에 의해 래칭된다. 제 3 클록 사이클에서, 래치(712)의 샘플은 래치(714)에 의해 재래칭되며 2.0, 2.5, 3.0 및 3.5의 타임 오프셋에 대응하는 다음의 2개 칩에 대한 데이터 샘플은 버퍼(224)로부터 검색되며 각각 래치(712a, 712b, 712c 및 712d)에 의해 래칭된다. 제 4 클록 사이클에서, 0.0 및 0.5의 타임 오프셋에 대응하는 제 1 칩에 대한 데이터 샘플은 상관기(522)내에서 각각 곱셈기(720a, 720b)에 의해 상관된다. 제 5 클록 사이클에서, 상관기(522)는 유휴 상태가 된다. 제 6 클록 사이클에서, 1.0 및 1.5의 타임 오프셋에 대응하는 제 2 칩에 대한 데이터 샘플은 각각 곱셈기(720c, 720d)에 의해 상관된다. 7에서 10까지의 클록 사이클에 대해 수행되는 프로세싱은 3에서 6까지의 클록 사이클동안 수행되는 프로세싱과 유사하다. 데이터 프로세싱은 다음 세트의 PN 샘플이 요구되며 검색될 때까지 유사한 방식으로 계속된다.

도 11B는 1.5의 타임 오프셋동안 데이터 프로세서(230)에 의해 데이터 샘플의 프로세싱에 대한 타이밍도이다. 일 실시예에서, 데이터 샘플은 짝수의 칩 인덱스에서(예를 들어, 0, 2, 4 등) 시작하는 버퍼(224)로부터 검색된다. 따라서, 특정 다중경로에 대한 타임 오프셋은 정수 부분과 분수 부분으로 나뉠 수 있다. 정수 부분은 데이터 샘플을 검색하는데 특정 짝수 칩 인덱스를 식별한다. 분수 부분은 검색된 데이터 샘플에서 특정 하프 칩 오프셋을 식별한다.

도 11B에 도시된 바와 같이, PN 샘플 및 데이터 샘플은 제로의 타임 오프셋에 대해 동일한 방법으로 버퍼(224)로부터 검색된다. 그러나, 제 3 클록 사이클에서, 데이터 처리는 1.5의 타임 오프셋에 대응하는 데이터 샘플상에 수행된다. 구 체적으로, 1.5 및 2.0의 타임 오프셋에 대한 데이터 샘플은 각각 곱셈기(720d, 720a)에 의해 상관된다. 유사하게, 제 5 클록 사이클에서, 2.5 및 3.0의 타임 오프셋에 대한 데이터 샘플이 각각 곱셈기(720b, 720c)에 의해 상관된다. 데이터 처리는 그후에 유사한 방법으로 계속된다.

상기에 기술된 수신 유니트는 통신 시스템의 사용자 단말기 또는 기지국에 유용하게 사용될 수 있다. 순방향 및 역방향 링크에 대한 신호 처리는 서로 다를 수 있으며, 일반적으로 실행되는 특정 CDMA 표준이나 시스템에 따른다. 또한, 사용자 단말기에 대한 요건은 기지국에 대한 요건과 서로 다를 수 있다. 예를 들어, 사용자 단말기는 기지국이 일반적으로 다수의 사용자 단말기로부터의 다수(및 서로 다른) 전송을 동시에 처리하도록 요구되는 이유로, 하나의 기지국으로부터의 단일 전송 또는 다수의 기지국으로부터의 과다한 전송을 처리할 것이 요구된다. 따라서, 수신기 유니트는 일반적으로 이용되는 특정 애플리케이션에 대해 설계된다.

수신기 유니트(200)에 대해 상기에 기술된 엘리먼트(예를 들어, 어드레스 발생기(220), 입력 데이터 인터페이스(222), 버퍼(224), 데이터 프로세서(230), 마이크로제어기(232), 제어기(240)등)는 하나 이상의 응용 특정 집적 회로(ASICs), 디지털 신호 처리기, 제어기, 마이크로제어기, 마이크로프로세서, 여기에 기술된 기능을 수행하도록 설계된 다른 전자 유니트 또는 그 결합내에서 실행될 수 있다. 버퍼 (224) 및 버퍼/디인터리버(234)는 하나 이상의 랜덤 액세스 메모리(RAMs), 동적 RAMs(DRAMs), 플래시 메모리 또는 다른 메모리 기술 장치내에서 실행될 수 있다. 또한, 버퍼(224) 및 버퍼/디인터리버(234)는 또한 수신기 유니트(200)의 다른 엘리먼트를 실행하는데 이용되는 동일한 집적 회로내에서 실행될 수 있다.

명확화를 위해, 본 발명의 여러 측면 및 실시예는 구체적으로 HDR CDMA 시스템에서 순방향 링크 데이터 전송의 범위에서 기술되었다. 그러나, 본 발명은 또한 역방향 링크 데이터 전송 및 다른 통신 시스템(예를 들어, IS-95 CDMA 시스템, W-CDMA 시스템등)에 대해 이용될 수 있다.

바람직한 실시예의 상기 기술은 당업자가 본 발명을 제조하고 이용할 수 있도록 제공된다. 이러한 실시예에 대한 여러 변형은 당업자에게 명백할 것이며, 여기에 기술된 일반 원리는 특허 발명을 이용하지 않고서 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 여기에 개시된 실시예에 제한되지 않으며 여기에 개시된 원리 및 신규한 특징에 일치하는 최광위의 범위에 따른다.

Claims

수신기 유니트로서,

수신된 신호의 다수의 인스턴스를 포함하는 디지털화된 샘플들을 수신하고 저장하도록 동작하는 제 1 버퍼;

상기 제 1 버퍼에 결합되며, (a)상기 제1 버퍼로부터 한 번에 하나의 세그먼트씩 상기 디지털화된 샘플들의 상이한 세그먼트들을 검색(retrieve) -상기 검색된 상이한 세그먼트들 각각은 상기 다수의 신호 인스턴스들 중 하나를 포함함-하고, (b)역확산된 샘플들을 제공하기 위해 하나의 프로그램된 역확산 시퀀스로 한 번에 하나의 세그먼트씩 두 개 이상의 상기 검색된 상이한 세그먼트들을 처리하고, (c)디커버링된 심볼들을 제공하기 위해 프로그램 가능한 길이의 채널화 코드로 상기 역확산된 샘플들을 디커버링하고, (d) 복조된 심볼들을 제공하기 위해 상기 디커버링된 심볼들을 복조하고, 및 (e) 처리된 심볼들을 제공하기 위해 상기 다수의 신호 인스턴스로부터 상기 복조된 심볼들을 결합시키도록 동작하는 데이터 프로세서;

상기 데이터 프로세서를 조정하도록 동작하는 제어기;

상기 데이터 프로세서 및 상기 제어기에 결합된 마이크로제어기 -여기서, 상기 마이크로제어기는 상기 제어기로부터 작업(task)들을 수신하고, 각각의 작업에 대해 상태 기계를 인스턴스화(instantiate)하고, 상기 검색된 상이한 세그먼트들을 처리하기 위해 상기 데이터 프로세서를 조정하도록 동작함-; 및

상기 제 1 버퍼 및 상기 제어기에 결합되고, 상기 제1 버퍼에 디지털화된 샘플들을 기록하기 위한 기록 어드레스를 제어하기 위해 카운터를 구현시키도록 동작하는 어드레스 발생기를 포함하며, 상기 카운터는 상기 데이터 프로세서에 의해 상기 저장된 샘플들의 처리를 개시하기 위해 상기 제어기로 신호를 전송하도록 동작하는,

수신기 유니트.
제 1항에 있어서,

상기 제어기는 상기 데이터 프로세서에 대한 작업들을 디스패치하며 상기 데이터 프로세서로부터 시그널링 데이터를 처리하도록 동작하는, 수신기 유니트.
제 2항에 있어서,

상기 마이크로제어기는 상기 작업들을 수신하고, 상기 디스패치된 작업들을 실행하기 위해 상기 제 1 버퍼 및 상기 데이터 프로세서의 동작을 조정하도록 일 세트의 제어 신호들을 발생시키도록 동작하는, 수신기 유니트.
제 1항에 있어서,

상기 데이터 프로세서의 클록 주파수는 샘플율보다 적어도 10배 더 높은, 수신기 유니트.
제 1항에 있어서,

상기 수신기 유니트는 고속 데이터 전송(HDR) CDMA 시스템에서 동작을 위해 구성되는, 수신기 유니트.
제 1항에 있어서,

상기 제어기는 상기 데이터 프로세서에 의해 처리되는 상기 다수의 신호 인스턴스들 중 하나의 이동을 트래킹하도록 동작하는 시간 트래킹 루프를 가지며, 상기 시간 트래킹 루프에 응답하여 상기 다수의 신호 인스턴스들 중 하나를 포함하는 상기 제 1 버퍼에서 상기 디지털화된 샘플들의 세그먼트를 검색하도록 사용되는 시간 오프셋을 발생시키도록 추가로 구성되는, 수신기 유니트.
제 1항에 있어서,

상기 데이터 프로세서는 처리된 심볼들을 생성하기 위해 두 개 이상의 상기 세그먼트들로부터 상기 역확산된 샘플들을 코히어런트하게(coherently) 결합시키도록 추가로 구성되는, 수신기 유니트.
수신기 유니트로서,

특정 샘플율로 디지털화된 샘플들을 수신 및 저장하도록 동작하는 제 1 버퍼; 및

상기 제 1 버퍼에 결합되고, 상기 제 1 버퍼로부터 상기 디지털화된 샘플들의 세그먼트들을 검색하고 특정 세트의 파라미터 값들로 상기 검색된 세그먼트들을 처리하도록 동작하는 데이터 프로세서를 포함하며, 상기 데이터 프로세서는 상기 샘플율보다 더 높은 주파수를 갖는 처리 클록에 기초하여 동작하며, 상기 데이터 프로세서는 역확산된 샘플들을 제공하기 위해 PN(의사-랜덤 잡음) 역확산 시퀀스들의 대응하는 세그먼트들로 상기 디지털화된 샘플들의 상기 검색된 세그먼트들을 역확산시키도록 동작하는 상관기를 포함하며, 상기 상관기는 상기 역확산된 샘플들을 수신하고 상기 역확산된 샘플들로서 제공되는 내삽된 샘플들을 생성하기 위해 상기 역확산된 샘플들을 내삽시키도록 동작하는 내삽기(interpolator)를 포함하며, 상기 내삽기는 한 쌍 이상의 스케일링 엘리먼트 및 하나 이상의 합산기를 포함하는데, 각각의 상기 스케일링 엘리먼트는 각각의 역확산된 샘플들을 수신하고 스케일링된 샘플들을 생성하기 위해 특정 이득으로 각각의 역확산된 샘플들을 스케일링하도록 동작하며, 각각의 상기 합산기는 각 쌍의 스케일링 엘리먼트와 결합되고 상기 내삽된 샘플들을 생성하기 위해 상기 스케일링 엘리먼트들의 쌍으로부터 상기 스케일링된 샘플들을 수신 및 합산하도록 동작하는,

수신기 유니트.
무선 통신 시스템에서의 수신기 유니트로서,

특정 샘플율로 디지털화된 샘플들을 수신 및 저장하도록 동작하는 제 1 버퍼;

상기 제1 버퍼에 결합되며 상기 제1 버퍼로부터 상기 디지털화된 샘플들의 세그먼트들을 검색하고 특정 세트의 파라미터 값들로 상기 검색된 세그먼트들 각각을 처리하도록 동작하는 데이터 프로세서 -여기서, 상기 데이터 프로세서는 상기 샘플율보다 큰 주파수를 갖는 처리 클록에 기초하여 동작함-;

상기 데이터 프로세서에 결합되며 상기 데이터 프로세서에 대한 작업(task)들을 디스패치하고 상기 데이터 프로세서로부터의 시그널링 데이터를 처리하도록 동작하는 제어기; 및

상기 제어기에 결합되며, 상기 디스패치된 작업들을 수신하고, 상기 디스패치된 작업들을 실행하도록 상기 제 1 버퍼 및 상기 데이터 프로세서의 동작을 조정하기 위해 일 세트의 제어 신호들을 생성하도록 동작하는 마이크로제어기를 포함하며, 상기 마이크로제어기는, 디스패치된 작업 및 상기 디스패치된 작업에 대해 적용될 하나 이상의 파라미터 값들을 래칭하도록 동작하는 일 세트의 래치들, 적어도 하나의 카운터 -상기 각각의 카운터는 각각의 래치에 결합되고 상기 래치에 저장된 값에 기초하여 지시자 신호를 제공하도록 동작함 -, 및 적어도 하나의 지시자 신호 및 상기 디스패치된 작업을 수신하고 상기 제어 신호들의 세트를 생성하도록 동작하는 시퀀싱 제어기를 포함하는,

수신기 유니트.
제 9항에 있어서,

상기 제어기는 파일럿 처리, 및 처리되는 각각의 신호 인스턴스들에 대해 시간 트래킹을 수행하도록 동작하는, 수신기 유니트.
제 9항에 있어서,

상기 제어기는 처리되는 각각의 신호 인스턴스들에 대해 로크(lock) 검출을 수행하도록 동작하는, 수신기 유니트.
제 9항에 있어서,

상기 제어기는 상기 디지털화된 샘플들의 주파수 트래킹을 수행하도록 동작하는, 수신기 유니트.
제9항에 있어서,

상기 디지털화된 샘플들을 제공하기 위해 상기 신호의 다수의 인스턴스들을 수신하도록 동작하는 수신기를 더 포함하는, 수신기 유니트.
제 9항에 있어서,

상기 데이터 프로세서는 역확산된 샘플들을 제공하기 위해 상기 디지털화된 샘플들의 상기 검색된 세그먼트들을 PN(의사-랜덤 잡음) 역확산 시퀀스들의 대응하는 세그먼트들로 역확산하도록 동작하는 상관기를 포함하는, 수신기 유니트.
제 14항에 있어서,

상기 데이터 프로세서는,

상기 상관기에 결합되며, 처리된 심볼들을 제공하기 위해 상기 역확산된 샘플들을 수신하여 처리하도록 동작하는 심볼 복조기 및 결합기를 더 포함하는, 수신기 유니트.
제 15항에 있어서,

상기 심볼 복조기 및 결합기는, 상기 역확산된 샘플들을 수신하고, 디커버링된 심볼들을 제공하기 위해 상기 역확산된 샘플들을 하나 이상의 채널화 코드들로 디커버링하도록 동작하는 디커버 엘리먼트를 포함하는, 수신기 유니트.
제 16항에 있어서,

상기 채널화 코드들은 왈시 코드들이며, 각각의 상기 왈시 코드는 상기 파라미터 값들의 세트들 중 하나에 의해 정의되고 프로그램 가능한 길이를 갖는 수신기 유니트.
제 16항에 있어서,

상기 디커버 엘리먼트는 L개의 스테이지들을 가진 고속 아다마르 변환(FHT) 엘리먼트로 구현되는, 수신기 유니트.
제 18항에 있어서,

상기 FHT 엘리먼트는 교번하는 클록 사이클들에서 동상 및 직교 역확산된 샘플들을 수신하고 처리하도록 동작하는, 수신기 유니트.
제 18항에 있어서,

상기 FHT 엘리먼트는 1, 2, 4, 8, 16, 32, 64, 또는 128의 길이를 가진 하나 이상의 왈시 심볼들로 디커버링을 수행하도록 동작하는, 수신기 유니트.
제 16항에 있어서,

상기 심볼 복조기 및 결합기는 상기 디커버 엘리먼트에 결합되고, 복조된 심볼들을 제공하기 위해 상기 디커버링된 심볼들을 파일럿 심볼들로 복조하도록 동작하는 파일럿 복조기를 더 포함하는, 수신기 유니트.
제 21항에 있어서, 상기 심볼 복조기 및 결합기는,

상기 파일럿 복조기에 결합되며 상기 처리된 심볼들을 제공하기 위해 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 누산하도록 동작하는 심볼 누산기를 더 포함하는, 수신기 유니트.
제 14항에 있어서, 상기 데이터 프로세서는,

상기 상관기에 결합되고, 누산된 결과들을 제공하기 위해 상기 역확산된 샘플들을 수신 및 처리하도록 동작하는 누산기를 더 포함하는, 수신기 유니트.
제 23항에 있어서, 상기 누산기는,

각각이 특정 시간 오프셋에 대해 파일럿 신호 추정치를 제공하도록 동작하는 다수의 누산 엘리먼트를 포함하는, 수신기 유니트.
제 23항에 있어서,

상기 누산기는 파일럿 신호 추정치들을 제공하기 위해 프로그램 가능한 시간 간격에 걸쳐 상기 역확산된 샘플들을 누산하도록 동작하는, 수신기 유니트.
제 15항에 있어서, 상기 데이터 프로세서는,

상기 심볼 복조기 및 결합기에 결합되고 상기 처리된 심볼들을 저장하기 위해 동작하는 제 2 버퍼를 더 포함하는, 수신기 유니트.
제 26항에 있어서,

상기 제 2 버퍼는 상기 처리된 심볼들의 디인터리빙을 제공하기 위해 입력 순서와는 다른 출력 순서로 후속하는 신호 처리 엘리먼트에 상기 처리된 심볼들을 제공하도록 동작하는, 수신기 유니트.
제 27항에 있어서,

상기 제 2 버퍼는 적어도 두 개의 섹션들을 포함하는데, 하나의 섹션은 처리되는 현재의 패킷에 대한 처리된 심볼들을 저장하도록 동작하고, 다른 섹션은 상기 후속하는 신호 처리 엘리먼트에 제공될 이전 처리 패킷에 대한 처리된 심볼들을 저장하도록 동작하는, 수신기 유니트.
제 14항에 있어서, 상기 상관기는,

K개의 복소 디지털화된 샘플들까지의 세트를 동시에 역확산시키도록 동작하는 K개의 곱셈기 세트를 포함하는, 수신기 유니트.
제 29항에 있어서, 상기 상관기는,

K개의 곱셈기들의 세트에 결합된 K개의 합산기들의 세트를 더 포함하며, 각각의 상기 합산기는 2개의 상기 곱셈기들로부터의 샘플들의 쌍들을 수신 및 합산하도록 동작하는, 수신기 유니트.
제 14항에 있어서, 상기 상관기는,

상기 역확산된 샘플들로서 제공되는 내삽된 샘플들을 생성하기 위해 상기 역확산된 샘플들을 수신 및 내삽하도록 동작하는 내삽기를 포함하는, 수신기 유니트.
제 9항에 있어서,

상기 제어기는 처리되는 각각의 신호 인스턴스에 대한 타이밍 상태 기계를 인스턴스화하도록 동작하는, 수신기 유니트.
제 32항에 있어서,

각각의 인스턴스화된 타이밍 상태 기계는 처리되는 상기 신호 인스턴스의 이동을 트래킹하도록 동작하는, 수신기 유니트.
제 9항에 있어서,

상기 제어기는 타이밍 신호를 수신하고 상기 수신된 타이밍 신호에 응답하여 디지털화된 샘플들의 세그먼트들의 처리를 개시하도록 동작하는, 수신기 유니트.
제 34항에 있어서,

상기 타이밍 신호는 상기 제어기에 의해 제공되는 비교값에 기초하여 생성되는, 수신기 유니트.
제 34항에 있어서,

상기 타이밍 신호는 상기 제 1 버퍼에 저장된 특정 수의 디지털화된 샘플들을 나타내는, 수신기 유니트.
제 9항에 있어서,

32비트 이상의 워드가 상기 제 1 버퍼에 기록되고 각각의 버퍼 액세스에 대해 제 1 버퍼로부터 판독되는, 수신기 유니트.
제 9항에 있어서,

상기 제 1 버퍼는 디지털화된 샘플들의 둘 이상의 패킷들을 저장하도록 동작하는, 수신기 유니트.
제 9항에 있어서,

상기 제 1 버퍼는 의사-랜덤 잡음(PN) 샘플들을 저장하도록 추가로 동작하는, 수신기 유니트.
제 9항에 있어서,

상기 처리 클록은 상기 샘플율보다 적어도 10배 더 높은 주파수를 가지며, 상기 샘플율은 상기 처리 클록과 비동기인, 수신기 유니트.
제 9항에 있어서,

상기 제 1 버퍼에 결합되며, 상기 디지털화된 샘플들을 수신하여, 불필요한 샘플들을 폐기하고, 상기 제 1 버퍼로의 효율적인 저장을 위해 적합한 워드들로 상기 샘플들을 어셈블리하도록 동작하는 데이터 인터페이스를 더 포함하는, 수신기 유니트.
제 9항에 있어서,

상기 마이크로제어기는 처리되는 각각의 작업에 대해 작업 상태 기계를 인스턴스화하도록 동작하는, 수신기 유니트.
제 9항에 있어서,

상기 파라미터 값들 중 적어도 하나는 프로그램 가능한, 수신기 유니트.
무선 통신 시스템에서 수신된 신호를 처리하는 방법으로서,

제 1 버퍼에서 상기 수신된 신호의 디지털화된 샘플들을 버퍼링하는 단계;

상기 제 1 버퍼로부터 상기 디지털화된 샘플들의 세그먼트들을 검색하는 단계;

특정 세트의 파라미터 값들로 상기 검색된 세그먼트들 각각을 처리하는 단계;

상기 검색된 세그먼트들을 처리하고 데이터 프로세서로부터의 시그널링 데이터를 처리하기 위해 상기 데이터 프로세서에 대한 작업(task)들을 디스패칭하는 단계;

상기 디스패칭된 작업들을 수신하고 상기 디스패칭된 작업들을 실행하기 위해 상기 제 1 버퍼 및 상기 데이터 프로세서의 동작을 조정하기 위한 한 세트의 제어 신호들을 발생시키는 단계;

디스패칭된 작업들 및 상기 디스패칭된 작업들에 대해 적용될 하나 이상의 파라미터 값들을 래칭하는 단계;

래치에 저장된 값들에 기초하여 지시자 신호를 제공하는 단계; 및

상기 한 세트의 제어 신호들을 생성하기 위해 상기 디스패칭된 작업 및 적어도 하나의 지시자 신호를 수신하는 단계를 포함하는,

수신된 신호 처리하는 방법.
제 44항에 있어서,

상기 세그먼트들의 상기 처리는 역확산된 샘플들을 제공하기 위해 디지털화된 샘플들의 상기 검색된 세그먼트들을 PN(의사-랜덤 잡음) 역확산 시퀀스들의 대응하는 세그먼트들로 역확산하는 단계를 포함하는, 수신된 신호 처리 방법.
제 45항에 있어서, 상기 처리는,

디커버링된 심볼들을 제공하기 위해 하나 이상의 채널화 코드들로 상기 역확산된 샘플들을 디커버링하는 단계를 더 포함하는, 수신된 신호 처리 방법.
제 46항에 있어서, 상기 처리는,

복조된 심볼들을 제공하기 위해 파일럿 심볼들로 상기 디커버링된 심볼들을 복조하는 단계를 더 포함하는, 수신된 신호 처리 방법.
제 47항에 있어서, 상기 처리는,

처리된 심볼들을 제공하기 위해 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 누산하는 단계를 더 포함하는, 수신된 신호 처리 방법.
제 44항에 있어서, 상기 디지털 샘플들은 소정의 샘플율로 수신, 처리 및 디지털화되며, 상기 검색된 세그먼트들은 상기 샘플율보다 큰 주파수를 갖는 처리 클록으로 상기 데이터 프로세서에 의해 처리되며, 상기 샘플율은 상기 처리 클록과 비동기이며, 상기 방법은,

상기 디지털화된 샘플들의 칩율을 트래킹하는 단계; 및

디지털화된 샘플들을 지정된 위치들에서 시작하는 상기 제 1 버퍼로 기록하도록 사용되는 신호를 제공하는 단계를 더 포함하는, 수신된 신호 처리 방법.
제 44항에 있어서, 상기 검색된 세그먼트들 각각을 처리하는 단계는,

역확산된 샘플들을 제공하기 위해 상기 디지털화된 샘플들의 상기 검색된 세그먼트들을 PN(의사-랜덤 잡음) 역확산 시퀀스들의 대응하는 세그먼트들로 역확산하는 단계;

디커버링된 심볼들을 제공하기 위해 하나 이상의 채널화 코드들로 상기 역확산된 샘플들을 디커버링하는 단계;

복조된 심볼들을 제공하기 위해 파일럿 심볼들로 상기 디커버링된 심볼들을 복조하는 단계; 및

처리된 심볼들을 제공하기 위해 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 누산하는 단계를 포함하는, 수신된 신호 처리 방법.
무선 통신 시스템에서 수신된 신호를 처리하기 위한 방법으로서,

제 1 버퍼에서 상기 수신된 신호의 다수의 인스턴스들을 포함하는 디지털화된 샘플들을 저장하는 단계;

데이터 프로세서에서, 상기 제 1 버퍼로부터 한 번에 하나의 세그먼트씩 상기 디지털화된 샘플들의 상이한 세그먼트들을 검색하는 단계 -여기서, 상기 검색된 상이한 세그먼트들 각각은 다수의 상기 신호 인스턴스들 중 하나를 포함함-;

역확산된 샘플들을 제공하기 위해 하나의 프로그램된 역확산 시퀀스로 한 번에 하나의 세그먼트씩 두 개 이상의 상기 검색된 상이한 세그먼트들을 처리하는 단계;

디커버링된 심볼들을 제공하기 위해 프로그램 가능한 길이의 채널화 코드로 상기 역확산된 샘플들을 디커버링하는 단계;

복조된 심볼들을 제공하기 위해 상기 디커버링된 심볼들을 복조하는 단계;

처리된 심볼들을 제공하기 위해 상기 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 결합하는 단계;

상기 검색된 다수의 세그먼트들을 처리하기 위해, 작업(tsak)들을 수신하고, 각각의 작업에 대해 상태 기계를 인스턴스화(instantiate)하고, 상기 데이터 프로세서를 조정하는 단계;

디지털화된 샘플들을 상기 제1 버퍼로 기록하기 위해 기록 어드레스를 제어하도록 카운터를 구현하는 단계; 및

상기 데이터 프로세서에 의해 상기 저장된 샘플들의 처리를 개시하기 위해 신호를 제어기로 전송하는 단계를 포함하는,

무선 통신 시스템에서 수신된 신호를 처리하기 위한 방법.
무선 통신 시스템에서 수신된 신호를 처리하는 장치로서,

제 1 버퍼에서 상기 수신된 신호의 디지털화된 샘플들을 버퍼링하기 위한 수단;

상기 제 1 버퍼로부터 상기 디지털화된 샘플들의 세그먼트들을 검색하기 위한 수단;

특정 세트의 파라미터 값들로 상기 검색된 세그먼트들 각각을 처리하기 위한 수단;

상기 검색된 세그먼트들을 처리하고 데이터 프로세서로부터의 시그널링 데이터를 처리하기 위해 상기 데이터 프로세서에 대한 작업(task)들을 디스패칭하기 위한 수단;

상기 디스패칭된 작업들을 수신하고 상기 디스패칭된 작업들을 실행하기 위해 상기 제 1 버퍼 및 상기 데이터 프로세서의 동작을 조정하기 위한 한 세트의 제어 신호들을 발생시키기 위한 수단;

디스패칭된 작업들 및 상기 디스패칭된 작업들에 대해 적용될 하나 이상의 파라미터 값들을 래칭하기 위한 수단;

상기 래칭 수단에 저장된 값들에 기초하여 지시자 신호를 제공하기 위한 수단; 및

상기 한 세트의 제어 신호들을 생성하기 위해 상기 디스패칭된 작업 및 적어도 하나의 지시자 신호를 수신하기 위한 수단을 포함하는,

수신된 신호 처리 장치.
제 52항에 있어서,

상기 세그먼트들을 처리하기 위한 수단은, 역확산된 샘플들을 제공하기 위해 디지털화된 샘플들의 상기 검색된 세그먼트들을 PN(의사-랜덤 잡음) 역확산 시퀀스들의 대응하는 세그먼트들로 역확산하기 위한 수단을 포함하는, 수신된 신호 처리 장치.
제 53항에 있어서, 상기 처리하기 위한 수단은,

디커버링된 심볼들을 제공하기 위해 하나 이상의 채널화 코드들로 상기 역확산된 샘플들을 디커버링하기 위한 수단을 더 포함하는 수신된 신호 처리 장치.
제 54항에 있어서, 상기 처리하기 위한 수단은,

복조된 심볼들을 제공하기 위해 파일럿 심볼들로 상기 디커버링된 심볼들을 복조하기 위한 수단을 더 포함하는, 수신된 신호 처리 장치.
제 55항에 있어서, 상기 처리하기 위한 수단은,

처리된 심볼들을 제공하기 위해 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 누산하기 위한 수단을 더 포함하는, 수신된 신호 처리 장치.
제 52항에 있어서, 상기 디지털 샘플들은 소정의 샘플율로 수신, 처리 및 디지털화되며, 상기 검색된 세그먼트들은 상기 샘플율보다 큰 주파수를 갖는 처리 클록으로 상기 데이터 프로세서에 의해 처리되며, 상기 샘플율은 상기 처리 클록과 비동기이며, 상기 장치는,

상기 디지털화된 샘플들의 칩율을 트래킹하기 위한 수단; 및

디지털화된 샘플들을 지정된 위치들에서 시작하는 상기 제 1 버퍼로 기록하도록 사용되는 신호를 제공하기 위한 수단을 더 포함하는, 수신된 신호 처리 장치.
제 52항에 있어서, 상기 검색된 세그먼트들 각각을 처리하기 위한 수단은,

역확산된 샘플들을 제공하기 위해 상기 디지털화된 샘플들의 상기 검색된 세그먼트들을 PN(의사-랜덤 잡음) 역확산 시퀀스들의 대응하는 세그먼트들로 역확산하기 위한 수단;

디커버링된 심볼들을 제공하기 위해 하나 이상의 채널화 코드들로 상기 역확산된 샘플들을 디커버링하기 위한 수단;

복조된 심볼들을 제공하기 위해 파일럿 심볼들로 상기 디커버링된 심볼들을 복조하기 위한 수단; 및

처리된 심볼들을 제공하기 위해 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 누산하기 위한 수단을 포함하는, 수신된 신호 처리 장치.
무선 통신 시스템에서 수신된 신호를 처리하기 위한 장치로서,

제 1 버퍼에서 상기 수신된 신호의 다수의 인스턴스들을 포함하는 디지털화된 샘플들을 저장하기 위한 수단;

데이터 프로세서에서, 상기 제 1 버퍼로부터 한 번에 하나의 세그먼트씩 상기 디지털화된 샘플들의 상이한 세그먼트들을 검색하기 위한 수단 -여기서, 상기 검색된 상이한 세그먼트들 각각은 다수의 상기 신호 인스턴스들 중 하나를 포함함-;

역확산된 샘플들을 제공하기 위해 하나의 프로그램된 역확산 시퀀스로 한 번에 하나의 세그먼트씩 두 개 이상의 상기 검색된 상이한 세그먼트들을 처리하기 위한 수단;

디커버링된 심볼들을 제공하기 위해 프로그램 가능한 길이의 채널화 코드로 상기 역확산된 샘플들을 디커버링하기 위한 수단;

복조된 심볼들을 제공하기 위해 상기 디커버링된 심볼들을 복조하기 위한 수단;

처리된 심볼들을 제공하기 위해 상기 다수의 신호 인스턴스들로부터 상기 복조된 심볼들을 결합하기 위한 수단;

상기 검색된 다수의 세그먼트들을 처리하기 위해, 작업(tsak)들을 수신하고, 각각의 작업에 대해 상태 기계를 인스턴스화(instantiate)하고, 상기 데이터 프로세서를 조정하기 위한 수단;

디지털화된 샘플들을 상기 제1 버퍼로 기록하기 위해 기록 어드레스를 제어하도록 카운터를 구현하기 위한 수단; 및

상기 데이터 프로세서에 의해 상기 저장된 샘플들의 처리를 개시하도록 신호를 제어기로 전송하기 위한 수단을 포함하는,

무선 통신 시스템에서 수신된 신호를 처리하기 위한 장치.