KR20050053720A - 파이프라인화된 벡터 처리를 사용하여 직접 시퀀스스펙트럼 확산 신호를 검출하기 위한 시스템 및 방법 - Google Patents

Abstract

직접 시퀀스 스펙트럼 확산 신호의 검출에서 파이프라인화된 벡터 처리를 사용하기 위한 시스템 및 방법이 개시된다. 양호한 실시예는 복수의 가정을 저장하는데 사용되는 메모리[메모리(507)와 같은], 각 가정에 대한 PN 시퀀스를 생성할 수 있는 PN 시퀀스 생성기[PN 생성기(527)와 같은], 및 벡터 처리 상관기 및 누산기(코히런트 및 논-코히런트 둘다의)를 포함한다. PN 시퀀스 생성기는 임의의 가정을 위한 PN 시퀀스를 임의로 생성할 수 있어서, 다중 가정의 동시 시험을 허용한다. 탐색 제어기[탐색 제어기(319)와 같은]는 주어진 시간에 시험되는 가정의 수를 증가시키기 위해 파이프라인화된 방식으로 다른 유닛에 대한 액세스를 스케쥴링할 수 있다.

Description

파이프라인화된 벡터 처리를 사용하여 직접 시퀀스 스펙트럼 확산 신호를 검출하기 위한 시스템 및 방법{SYSTEM AND METHOD FOR DETECTING DIRECT SEQUENCE SPREAD SPECTRUM SIGNALS USING PIPELINED VECTOR PROCESSING}

본 발명은 일반적으로 디지털 통신 시스템 및 방법에 관한 것으로, 구체적으로 직접 시퀀스 스펙트럼 확산 신호의 검출에서 파이프라인화된 벡터 처리를 사용하는 시스템 및 방법에 관한 것이다.

예를 들면, CDMA2000(IS-2000으로도 공지됨) 및 UMTS WCDMA(유니버설 이동 전화 시스템 광대역 CDMA 또는 간단히 UMTS)와 같은 3세대 코드 분할 다중 접속(CDMA)에 기반한 통신 시스템인 최신의 많은 무선 통신 시스템에서, 각각의 셀 사이트(또는 기지국) 또는 기지국 섹터는 셀 사이트 또는 섹터를 식별하는데 사용될 수 있는 코드를 스크램블링하는 다른 시간 오프셋을 사용할 수 있다. 그러므로, 이동국과 셀 사이트(또는 섹터) 사이의 통신 링크를 설정하기 위해서, 이동국은 셀 사이트를 탐색하고 셀 사이트를 위한 프레임 동기 오프셋을 판정해야 한다. 셀 사이트의 탐색 및 셀 사이트를 위한 프레임 동기 오프셋을 판정하는 처리는 동기화(synchronization) 또는 획득(acquisition)으로 통상 지칭된다. 추가로, UMTS 시스템에서, 이동국은 다운링크 스크램블링 코드도 판정해야 한다. 이는 각 셀 사이트가 다른 스크램블링을 사용하는 사실로 인한 것이다.

동기화 달성하기 위해서, 이동국은 초기 셀 사이트 획득, 셀 사이트 측정, 지연 프로파일 추정 등을 수행하기 위한 탐색기 유닛을 사용할 수 있다. 이동국은 가장 강한 셀 사이트의 스크램블링 코드, 코드 오프셋, 반송 주파수를 먼저 획득하여 시작한다. 그리고 나서, 이동국은 이웃 셀 사이트의 라디오 링크의 링크 품질을 측정할 수 있다. 이 단계는 핸드오프의 다양한 형태를 지원하기 위해 사용될 수 있다. 그리고, 이동국은 레이크 수신기 핑거 또는 복조 요소의 할당을 수행하기 위해서 지연 프로파일을 추정할 수 있다. 탐색기 유닛의 역할은 스펙트럼 확산 신호(예를 들면, 이웃 셀 사이트로의 라디오 링크)가 특정 코드 오프셋 및/또는 소정 반송 주파수 및/또는 소정 스크램블링 코드를 가지고 존재한다는 가정을 시험하는 것으로 설명될 수 있다.

동기화까지의 시간이 전원을 켤 때 이동국의 더 결정적인 성능 측도 중 하나이기 때문에, 동기화는 높은 쓰루풋을 가진 탐색기 유닛을 필요로 한다. 또한, 이동국은 많은 수의 이웃 셀 사이트를 측정하도록 요구될 수 있다. 또한, 이동국은 레이크 수신기 핑거가 지연이 없거나 거의 없는 새로이 찾아진 강한 다중경로 성분에 할당될 수 있도록 존재하는 라디오 링크의 주파수에 대해 다중경로 프로파일을 감시할 것이 요구될 수도 있다. 쓰루풋 요구사항에 더하여, 탐색기의 파라미터는 셀 사이트마다 그리고 탐색 순간마다 다를 수 있다. 예를 들면, 탐색 파라미터는 이에 한정되지는 않지만 가정, 파일럿 채널 유형, 코히런트 존재 시간, 논-코히런트 존재 시간, 탐색창 크기, 탐색 해상도 등을 포함할 수 있다.

탐색 유닛에 대한 종래 기술의 설계는 한번에 하나의 가정이 시험되는 직렬 방식으로 수신 신호의 I 및 Q 샘플을 국지적으로 저장된 스크램블링 코드와 상관시킨다. 종래 기술의 설계는, 그 시퀀스적 동작을 오프셋화하여, 생성하기 용이하고 매우 높은 주파수에서 동작할 수 있는 간단한 상관기를 특징으로 한다.

탐색 유닛에 대한 다른 종래 기술의 설계는 다중 가정(코드 오프셋)이 동시에 시험되는 병렬 설계를 사용한다. 병렬 설계는 다수의 가정을 한번에 시험하는 것을 허용하여, 주어진 시간에 시험될 수 있는 가정의 전체 수를 증가시킨다. 병렬 설계는 고주파수 동작을 허용하면서 간단한 상관기 설계를 사용할 수 있다.

종래 기술의 한 가지 불리함은 충분한 수의 가정을 할당된 시간에 시험할 수 있음을 보장하기 위해서는 종래 기술의 설계가 높은 동작 주파수를 요구한다는 것이다. 고주파수 동작은 탐색기 유닛, 특히 상관기가 더 비싼 제조 기술로부터 생성되어야 함을 요구할 수 있다. 이는 아마도 이동국을 더 비싸게 만들 것이다. 또한, 고주파수 동작은 전력 소모를 증가시켜 이동국의 배터리 수명을 단축할 수 있다.

종래 기술의 두 번째 불리함은 탐색기 유닛을 위한 직렬 설계는 중간 결과의 처리를 위한 상당한 양의 소프트웨어 제어를 개입시킬 수 있다는 것이다.

종래 기술의 세 번째 불리함은 탐색기 유닛을 위한 병렬 설계는 상관기의 사용에 대해 소정 제한을 줄 수 있다는 것이다. 예를 들면, 병렬 상관기는 동작을 동기를 맞춰 시작하고 중지해야 한다. 또한, 시험되는 코드 오프셋은 선형 쉬프트 레지스터를 사용하는 직렬 코드 생성기의 사용으로 인해 연속적일 필요가 있을 수 있다. 코드 오프셋이 연속적일 필요가 있으므로, 가정은 의존적인 가정인 것으로 지칭될 수 있다.

도 1은 예시적인 무선 통신 시스템의 도면.

도 2는 종래 기술의 탐색기의 도면.

도 3은 본 발명의 양호한 실시예에 따른 벡터 처리 탐색기를 구비한 무선 수신기의 일부의 도면.

도 4a는 본 발명의 양호한 실시예에 따른 벡터 처리 탐색기의 데이터 흐름도.

도 4b는 본 발명의 양호한 실시예에 따른 예시적인 가정 벡터의 도면.

도 5a는 본 발명의 양호한 실시예에 따른 파이프라인화된 벡터 처리 탐색기의 도면.

도 5b는 본 발명의 양호한 실시예에 따른 파이프라인화된 벡터 처리 탐색기에서 파이프라인 단계의 가능한 스케쥴링의 시공간도.

도 6은 본 발명의 양호한 실시예에 따른 파이프라인화된 벡터 처리 탐색기의 동작을 제어하는데 사용될 수 있는 프로세스의 도면.

도 7은 본 발명의 양호한 실시예에 따른 파이프라인화된 벡터 처리 탐색기를 구비한 무선 장치의 도면.

본 발명의 양호한 실시예에 의해, 이런 문제 및 다른 문제는 일반적으로 해결되거나 피해가게 되고, 기술적 유리함이 일반적으로 달성된다.

본 발명의 양호한 실시예에 따르면, 방법은 가정 벡터를 수신하는 단계와, 가정 벡터의 각 가정에 대해 의사 난수(PN) 시퀀스를 생성하는 단계와, 수신 시퀀스를 각 PN 시퀀스와 상관시키는 단계와, 각 시퀀스에 대한 상관 결과를 누산하는 단계를 포함한다.

본 발명의 다른 양호한 실시예에 따르면, 탐색기는 복수의 의사 난수(PN) 시퀀스를 샘플 입력에서 제공된 수신 시퀀스와 상관시키기 위한 회로를 포함하고 샘플 입력에 연결된 벡터 역확산기와, 역확산기에서 수행된 상관의 코히런트 및 논-코히런트 누산을 수행하기 위한 회로를 포함하고 벡터 역확산기에 연결된 벡터 누산기와, 성공적인 상관을 찾기 위해 벡터 누산기에 의해 수행된 누산을 탐색하는 회로를 포함하고 벡터 누산기에 연결된 결과 프로세서를 포함한다.

본 발명의 다른 양호한 실시예에 따르면, 무선 수신기는 안테나에 의해 제공된 수신 신호를 필터링하고 증폭하는 회로를 포함하고 안테나에 연결된 아날로그 전단과, 아날로그 전단에 제공된 아날로그 신호를 디지털 심볼 스트림으로 변환하는 아날로그 대 디지털 변환기(ADC)와, 통신망과 무선 수신기를 동기화하기 위한 회로를 포함하고 ADC에 연결된 디지털 신호 처리부를 포함한다.

본 발명의 양호한 실시예의 유리함은 다중 독립 가정이 상관될 수 있어 동시에 의사 난수(PN) 코드공간의 다른 부분을 시험할 수 있다는 것이다. 독립적 가정은 서로 관계가 없는 코드 오프셋을 가질 수 있는데, 즉 코드 오프셋이 PN 코드공간을 통해 제한없이 산재될 수 있다.

본 발명의 양호한 실시예의 다른 유리함은 벡터 처리를 통해 복수의 상관이 단일 칩 시간(칩 주기) 내에 수행되어, 주어진 시간 내에 시험될 수 있는 가정의 수를 상당히 증가시킬 수 있다는 것이다.

본 발명의 양호한 실시예의 다른 유리함은 파이프라인화된 단계의 사용을 통해 상관 프로세스가 클럭 사이클마다 상관을 완료하여 더 가속될 수 있다는 것이다.

전술한 점들은 이하 본 발명의 상세한 설명이 더 잘 이해되도록 본 발명의 특징 및 기술적 유리함을 간단하게 언급한 것이다. 본 발명의 추가적인 특징 및 유리함은 본 발명의 청구의 범위의 요지를 이루는 이하에서 설명될 것이다. 당업자는 개시된 개념 및 특정 실시예가 본 발명의 동일한 목적을 수행하기 위한 다른 구조 또는 프로세스를 수정하거나 설계하기 위한 기초로서 용이하게 사용될 수 있음을 알아야 한다. 당업자는 이러한 등가적인 구현이 첨부된 청구의 범위에서 기술된 대로 본 발명의 사상 및 범위를 벗어나지 않음도 알아야 한다.

현재 양호한 실시예를 형성하고 사용하는 것이 이하 상세하게 설명된다. 그러나, 본 발명은 매우 다양한 특정 관계로 실시될 수 있는 많은 사용 가능 발명 개념을 제공한다는 것을 알아야 한다. 설명된 특정 실시예는 단지 본 발명을 형성하고 사용하는 특정 방법을 도시하는 것으로서, 본 발명을 범위를 한정하지 않는다.

본 발명은 특정 관계의 양호한 실시예, 즉 CDMA(IS-95), CDMA2000, UMTS(유니버설 이동 전자 통신 시스템) 기술 표준과 호환 가능한 무선 통신망에 관해 설명될 것이다. CDMA2000 기술 표준의 개요는 참조로서 본 명세서에 결합된 문서 명칭이 "CDMA2000 스펙트럼 확산 시스템에 대한 소개, 릴리즈 0"인 문서에서 제공된다. UMTS 기술 표준의 개요는 참조로서 본 명세서에 참조로 포함된 문서 명칭이 "3세대 파트너쉽 프로젝트; 기술 규격 그룹 서비스 및 시스템 형태 일반 UMTS 구조(릴리즈 4)"에서 제공된다. 그러나, 본 발명은 기지국을 식별하기 위해 특정 코드화된 신호를 사용하고 통신을 초기화하기 이전에 이동국이 이 코드화된 신호를 획득할 필요가 있는 다른 디지털 무선 통신 시스템에서도 사용될 수 있다.

도 1을 참조하면, 예시적인 무선 통신 시스템(100)을 도시하는 도면이다. 무선 통신 시스템에서, 기지국(110)과 통신하는 이동국(105)이 있을 수 있다. 기지국(110)에 더하여, 기지국(110)보다 이동국(105)으로부터 더 떨어진 복수의 다른 기지국(115)이 있다. 이동국(105)은 전원이 켜지면 기지국(110)으로부터의 신호와 동기화하는 것이 가능하여, 무선 통신 시스템(100)에 연결하기 위해 기지국(110)을 사용하기 시작했다.

전술한 것처럼, IS-95, CDMA2000 또는 UMTS식 시스템과 같은 코드 분할 다중 접속(CDMA) 무선 통신 시스템에서, 이동국은 전원이 켜지면 기지국과 동기화될 것이 요구된다. 동기화 프로세스는 이동국이 국지적으로 저장된 의사 난수(PN) 시퀀스와 수신 신호와의 다양한 오프셋의 복수의 상관을 수행할 것을 요구한다. 또한, 상관은 다양한 스크램블링 코드의 사용도 포함할 수 있다. 또한, 이동국은 다양한 반송 주파수에서 수신된 신호를 시험하도록 요구될 수 있다.

이동국을 기지국과 동기화하는 것은 탐색기로 통상 지칭되는 이동국의 부분에서 통상 수행된다. 탐색기는 입력으로서 통상 한 쌍의 시퀀스 I 및 Q 형태로 이동국에 의해 검출된 수신 신호를 수신한다. 탐색기는 특정 오프셋에서 설정된 국지적으로 저장된 PN 시퀀스와 I 및 Q 시퀀스를 상관시킨다. 오프셋은 PN 오프셋이라 통상 지칭되고 수신 시퀀스를 PN 시퀀스와 상관시키는 프로세스는 가정 시험으로 통상 지칭된다.

도 2를 이제 참조하면, 이동국을 위한 종래 기술의 탐색기(200)의 기능을 도시하는 블럭도이다. 전술한 것처럼, 탐색기(200)의 주요 기능은 기지국에 이동국을 동기화하는 것이다. 탐색기(200)는 이 프로세스 내에서 다양한 가정을 수신 신호에 대해 시험하고 동기화를 지원하는데 사용될 수 있는 값을 생성시킨다. 소정 통신 시스템에서 가정(hypothesis)은 반송 주파수 및 스크램블링 코드를 포함할 수 있지만, 통상 가정은 PN 시퀀스 오프셋에 대한 값이다.

주어진 가정에 대해 특정 PN 오프셋에 기초하여, 탐색기(200)는 특정 PN 오프셋을 가진 PN 시퀀스에 해당하는 값의 시퀀스가 제공될 수 있다(또는 자신의 것을 생성할 수 있다). 탐색기 제어 유닛(205)은 다른 일 중에서도 값들의 시퀀스 생성과 같은 기능을 담당할 수 있다. 대안적으로, PN 시퀀스는 메모리(도시안됨)에 저장되었을 수 있고, 특정 PN 오프셋에 기초하여, 값들의 시퀀스가 메모리로부터 결정될 수 있다.

통상 두 시퀀스(I 및 Q 시퀀스)의 형태인 수신 신호는 직교 역확산 유닛(210)에 제공될 수 있고, 탐색기(200)는 전송된 데이터가 전송되기 전에 된 임의의 확산을 제거할 수 있다. 전송된 데이터는 간섭이 있을 때 통신 시스템의 성능을 개선시키기 위해 코드(확산 코드라 지칭됨)의 사용을 통해 확산될 수 있다. 또한, 전송기는 통신 시스템을 더 개선하기 위해 안테나 다이버시티 방식을 사용할 수 있다. 직교 역확산 유닛(210)은 수신 신호로부터 전송 데이터를 추출하는 역할을 한다.

그리고 나서, 전송 데이터는 코히런트 누산기(215)에 제공될 수 있고, 수신 데이터는 탐색기(200)에 제공된 값들의 시퀀스와 상관될 수 있다. 상관(correlation)은 수신 신호로부터의 값과 시퀀스 값으로부터의 해당 값을 적산하는 것처럼 간단할 수 있고, 그 적산치는 합산된다. 잘 일치하면, 합산 결과는 매우 크기가 클 것이다. 잘 일치가 되지 않으면, 합산 결과는 크기가 매우 작은 것이다.

코히런트 누산 외에, 수신 신호는 논-코히런트 누산기(220)에서 논-코히런트 누산을 한다. 논-코히런트 누산은 수신 시퀀스의 제곱의 합산(I²+Q²)을 포함하고, 어떠한 관련 위상 정보도 고려하지 않는다. 최종적으로, 특정 가정에 대한 상관의 결과는 논-코히런트 누산기(220)의 출력에서 생성될 수 있고 기지국과 이동국을 동기화시키는 표시되지 않은 다른 회로에 의해 사용될 수 있다.

이미 설명한 대로, 탐색기의 종래 기술의 구현예는 직교 역확산기(210)와 같은 직렬(시퀀스적) 처리 유닛, 코히런트 누산기, 논-코히런트 누산기를 사용할 수 있다. 자연적으로 직렬이므로, 탐색기는 다른 것을 시작하기 전에 상관을 완료해야 한다. 탐색기 설계의 진보는 동시에 다중 가정의 상관을 허용하는 병렬 처리 유닛의 사용을 가져왔다. 병렬 처리 유닛은 주어진 시간 내에 시험되는 가정의 수를 개선할 수 있다. 그러나, PN 시퀀스 생성에서의 제한으로 인해, 병렬 처리를 하는 탐색기는 인접 PN 오프셋을 가지고 가정을 시험하는 것으로 통상 한정된다.

도 3을 이제 참조하면, 본 발명의 양호한 실시예에 따른, 벡터 처리를 하는 벡터 처리 탐색기(330)를 특징으로 하는 탐색부(300)로서 지칭되는 무선 수신기의 일부의 상위 수준을 도시하는 블럭도이다. 탐색부(300)는 벡터 처리 탐색기(300), 탐색기 제어기(315), 라디오 주파수(RF) 수신부(305)를 포함한다. RF 수신부(305)는 다른 중에서도 라디오 제어, 시간 기반 제어, 상관과 같은 기능을 할 수 있다. 라디오 제어는 무선 수신기의 라디오부(도시안됨)의 기능을 제어하는데 사용될 수 있는 RF 제어 인터페이스(307)에 의해 수행될 수 있다. RF 제어 인터페이스(307)는 공중으로 전송된 신호가 수신되어 차례로 처리되고 수신 신호가 무선 수신기의 다른 부분에 의해 처리될 수 있는 방식으로 변환될 수 있도록 라디오부를 제어하기 위해 사용될 수 있다. 본 발명의 양호한 실시예에 따르면, 수신 신호는, I 및 Q 시퀀스와 같은 두 개의 데이터 시퀀스의 형태로 무선 수신기의 다른 부분에 제시될 수 있다. 시간 기반 제어 및 상관은 그 기능이 타이밍 기준 신호의 생성, 클럭 복구 및/또는 생성 등을 포함할 수 있는 시간 기반 제어기(309)에 의해 수행될 수 있다.

탐색기 제어기(315)는 특정 신호에 대한 탐색과 관련이 있을 때 벡터 처리 탐색기(330)의 동작을 제어하는 역할을 할 수 있다. 탐색기 제어기(315)는 탐색 제어 파라미터부(317), 탐색 제어 유닛(319), 시퀀스 생성기(321)를 포함한다. 탐색기 제어기(315)는 디지털 신호 처리 유닛(DSP), 처리 소자, 중앙 처리 유닛, 마이크로 제어기, 응용 프로그램 특정 집적 회로(ASIC) 등과 같은 무선 수신기의 처리 유닛(도시안됨)과 탐색 프로세스를 구현하기 위해 특정하게 설계된 하드웨어 사이의 인터페이스일 수 있다. 이와 같이, 탐색기 제어부(315)는 하드웨어 및 소프트웨어 성분 모두를 포함할 수 있다. 예를 들면, 탐색 제어 파라미터부(317)는 처리 유닛에 의해 요청된 특정 탐색 파라미터를 저장하는데 사용될 수 있는 메모리일 수 있고, 탐색 제어기 유닛(319)은 탐색 제어 파라미터부(317)로부터의 탐색 파라미터에 따라 벡터 처리 탐색기(330)의 동작을 구성하는데 사용될 수 있는 소프트웨어 프로그램일 수 있거나 전용 하드웨어 회로일 수 있다.

시퀀스 생성기(321)는 수신 시퀀스(I 및 Q 시퀀스)에 대해 상관시키는데 사용되는 PN 시퀀스를 생성하는데 사용될 수 있다. 시퀀스 생성기(321)는, 탐색기 제어기(319)로부터의 제어 정보를 수신한 후, 예를 들면 16 PN 값인 특정 길이의 PN 시퀀스를 생성할 수 있다. 시퀀스 생성기(321)는 임의의 길이의 PN 시퀀스를 생성할 수 있고 16이 전체 PN 시퀀스 길이를 최소화하면서 좋은 상관 결과를 주기 때문에 16이 선택되었다. 예를 들면, 탐색기 제어기(319)는 PN 오프셋을 시퀀스 생성기(321)에 제공할 수 있고 시퀀스 생성기(321)는 PN 오프셋에 기반하여 길이 16 PN 시퀀스를 생성할 수 있다.

본 발명의 양호한 실시예에 따르면, 시퀀스 생성기(321)는 주어진 시간에서 복수의 PN 오프셋을 제공받을 수 있다. 또한, 시퀀스 생성기(321)는 PN 오프셋이 연속적일 필요는 없다. 즉, 공급된 PN 오프셋은 PN 시퀀스 내에서 랜덤한 오프셋일 수 있다. 시퀀스 생성기(321)는 요청된 PN 시퀀스를 생성하기 위해 필요한 정보를 저장하는데 사용될 수 있는 메모리(도시안됨) 및 요청된 PN 시퀀스의 실제 값을 생성하기 위한 필요한 계산(가산 및 적산과 같은)을 수행하는데 사용될 수 있는 계산 유닛(도시안됨)으로부터 구현될 수 있다.

UMTS 및 CDMA2000 모두를 지원하기 위해서, 시퀀스 생성기(321)는 PN 시퀀스의 다수의 다른 유형을 생성할 필요가 있을 수 있다. 예를 들면, UMTS에서, 시퀀스 생성기(321)는 골드 코드라 지칭되는 PN 시퀀스를 생성할 필요가 있는 반면, CDMA2000을 위해서는, 사용된 PN 시퀀스가 최대 길이 코드(또는 m-코드)로서 공지되어 있다. 골드 코드 및 m-코드는 당업자가 잘 이해될 것으로 고려된다.

골드 코드의 생성을 위해 사용된 종래의 방법은 각각이 다른 다항식 및 초기 상태를 갖는 명목 18 비트 길이의 두 개의 선형 피드백 쉬프트 레지스터(LFSR)의 사용을 포함한다. 그리고, 인덱스 N(정수)의 골드 코드를 위해, 두 개의 LFSR 중 하나가 N번 쉬프트되고 나머지는 쉬프트되지 않는다. 이는 두 개의 LFSR 사이에 N의 오프셋을 제공한다. 각각의 LFSR은 LFSR에서 18 비트의 XOR(배타적 OR) 동작 결과인 단일 비트를 출력한다. 각 LFSR로부터의 단일 비트는 인덱스 N의 단일 골드 코드 PN 비트를 생성하기 위해서 함께 XOR된다. 이 기술을 사용하여, 임의의 골드 코드 PN 비트는 두 LFSR에 의해 동일한 양만큼 얻어질 수 있다.

본 발명의 양호한 실시예에 따르면, 골드 코드 PN 시퀀스는 행렬 적산 기술을 사용하여서도 생성될 수 있다. 두 개의 18 비트 LFSR의 각각을 피보나치 형식으로 쓰면, LFSR의 출력 비트는 단순히 LFSR 상태의 최하위 비트(LSB)이다(18 상태 비트를 함께 XOR하는 것과 반대로). LFSR의 피보나치 형식을 사용하는 유리함은 단일 비트 쉬프트 이후 다음 출력 비트가 LFSR의 LSB이다. 이는 단일 쉬트프 상에서 값을 변경할 수 있는 유일한 비트는 최상위 비트(MSB)라는 사실에 기인할 수 있다. 다른 비트들은 단순히 체인을 LSB쪽으로 하향 변환한다. 시퀀스 생성기(321)가 길이 16 PN 시퀀스를 제공하는 것이 양호하므로, 전체 16 값 PN 시퀀스는 동시에 사용 가능할 수 있다.

시퀀스 생성기(321)의 계산 및 저장 요구사항의 수를 더 줄이기 위해서, LFSR 상태 값의 성질은 둘 이상의 다른 상태의 적산으로서 표현될 수 있는 임의의 주어진 LFSR 상태가 이러한 둘 이상의 상태의 합으로서 기록될 수 있다는 것을 말한다. 예를 들면, 상태(299)에 대한 LFSR 상태를 생성하기를 희망한다면, 상태(299)는 상태(256)와 상태(32)와 상태(8)와 상태(2)와 상태(1)의 적산으로서 표현될 수 있다. 그러므로, 18 비트 LFSR의 임의의 상태는 최대 17 적산을 통해 생성될 수 있다. 그러나, UMTS 기술 표준은 0으로부터 38399까지의 가능한 상태 범위를 규정하므로, 16 상태를 위한 상수 값만이 저장될 필요가 있을 수 있다. 그리고, 골드 코드 PN 시퀀스를 생성하기 위해서, 시퀀스 생성기(321)는 골드 코드 인덱스(즉, N) 및 두 개의 LFSR이 쉬프트되는 회수인 정보를 필요로 할 수 있다.

OVSF/왈시 PN 시퀀스의 생성은 더 수월하다. CDMA2000 기술 표준에 따르면. 무선국은 256의 확산 인수 중에서 항상 OVSF/왈시 "0"에 할당된 공통 파일럿 주채널(P-CPICH)에 동기화될 것만을 요구한다. 그러므로, 256인 확산 인수를 가지고 OVSF/왈시 "0" PN 시퀀스를 생성하는 통상의 방식은 표 형태로 256 x 256 해더마드 행렬(Hadamard matrix)을 간단히 저장하는 것일 것이다. 그러나, 저장 공간을 절약하기 위해서, 시퀀스 생성기(321)는 표 형태로 16 x 16 해더마드 행렬을 저장할 수 있다. 이는 더 큰 해더마드 행렬이 더 작은 해더마드 행렬로부터 형성될 수 있음을 말하는 해더마드 행렬의 성질에 기인한 것이다. OVSF/왈시 PN 시퀀스를 생성하기 위한 해더마드 행렬의 사용은 본 발명의 당업자에 의해 잘 이해될 것이다. 그리고, OVSF/왈시 PN 시퀀스를 생성하기 위해서, 시퀀스 생성기(321)는 확산 인수(CDMA2000에서는 256으로 고정되어 있지만), OVSF/왈시 인덱스(0에서 511까지 변동), PN 인덱스인 정보를 필요로 할 수 있다.

벡터 처리 탐색기(330)는 시퀀스 생성기(321)에 의해 생성된 PN 시퀀스를 수신 시퀀스 I 및 Q와 상관시키는데 사용될 수 있다. 벡터 처리 탐색기(330)는 파이프라인화된 탐색기(330)가 상관되어야 하는 가정의 PN 오프셋과 같은 탐색기 제어기(319)로부터의 제어 신호, 시작 및 중지 신호 등을 수신할 수 있다. 벡터 처리 탐색기(330)는 시퀀스 생성기(321)에 의해 PN 시퀀스의 생성을 실제로 제어하는데 사용될 수도 있다. 예를 들면, 탐색 제어기(319)에 의해 벡터 처리 탐색기(330)에 제공된 PN 오프셋은 벡터 처리 탐색기(330)에 의해 가정으로 변환되고 시퀀스 생성기(321)에 제공되어, 각 가정을 위한 16 값 PN 시퀀스를 생성할 수 있다.

벡터 처리 탐색기(330)는 샘플 프로세서(334), 코드 역확산기(336), 코히런트/논-코히런트 누산기(338), 결과 프로세서(340)를 포함할 수 있다. 샘플 프로세서(334)는 입력으로서 RF 수신부(305)에 의해 제공된 수신 데이터(I 및 Q 시퀀스)를 가질 수 있다. 샘플 프로세서(334)는 I 및 Q 시퀀스로부터 오버샘플된 값의 스트림을 제공하는데 사용될 수 있다. 본 발명의 양호한 실시예에 따르면, 샘플 프로세서(334)는 4배로 I 및 Q 시퀀스를 오버샘플하여, 각 I 및 Q 값의 4개 샘플을 생성한다. I 및 Q 값의 다중 샘플은 상관에서 사용된 I 및 Q 값의 품질을 증가시키기 위해 결합될 수 있다.

샘플 프로세서(334)의 출력은 코드 역확산기(336)에 제공되어, 코드 역확산기(336)에 위치한 메모리(도시안됨)에 저장될 수 있다. 코드 역확산기(336)는 전송 시에 전송된 신호에 사용된 임의의 안테나 다이버시티를 제거하는데 사용될 수 있다.

코드 역확산기(336)의 출력은 코히런트/논-코히런트 누산기(338)에 제공될 수 있고, 상관의 결과가 계산되고 유지된다. 코히런트 누산은 수신 시퀀스(I 및 Q)와 신호의 위상을 고려한 생성 PN 시퀀스의 개별 적산의 합산이고, 논-코히런트 누산은 신호의 위상을 고려하지 않은 생성 PN 시퀀스와 수신 시퀀스와의 개별 적산의 합산이다. 코히런트 및 논-코히런트 누산은 당업자에 의해 잘 이해될 것이다.

코히런트 및 논-코히런트 누산이 상관을 완료한 후(모든 16 PN 시퀀스 값이 수신 시퀀스와 적산되고 각 누산이 갱신된 후), 상관 결과는 결과 프로세서(340)에 제공될 수 있고, 상관 결과는 수신 시퀀스와 PN 시퀀스가 일치했는지(즉, 가정이 좋다고 판명되면) 판정하기 위해 처리될 수 있다. 결과 프로세서의 동작의 더 상세한 설명을 위해, 본 명세서에 참조로서 결합되고 동시 계류중이고 공동 양도된 2003년 -월 -일에 출원되고 발명의 명칭이 "직접 시퀀스 스펙트럼 확산(DSSS) 신호의 탐색 결과의 지능형 처리를 위한 방법 및 시스템"인 특허 출원 제-호를 참조하라.

상술한 회로 이외에, 벡터 처리 탐색기(330)는 시간 캡쳐 유닛(332)을 포함할 수도 있고, 시퀀스 생성기(321)에 타이밍 정보를 제공하기 위해 사용될 수 있다. 예를 들면, 캡쳐된 시간은 탐색기가 상관될 시간 기준으로서 작용할 수 있다. CDMA2000에서, 이러한 시간의 인지는 모든 이동국에 대해 일관되는 반면, UMTS에서, 각 이동국은 각자 독립적 시간의 인지를 갖는다.

도 4a를 참조하면, 본 발명의 양호한 실시예에 따르면, 시퀀스 생성기(455)를 가지고 벡터 처리 탐색기(400)의 일부에서 데이터 흐름을 도시하는 블럭도이다. 도 4a에 표시된 것처럼, 벡터 처리 탐색기(400)는 각 가정에 대해 동시에 16번 상관을 하는 128개의 독립 가정 상에서 동작하도록 구성된다. 그러나, 벡터 처리 탐색기(400)는 소소한 조정이 있는 다른 수의 독립 가정 상관 상에서 동작하도록 조정될 수 있다. 64 독립 가정(동시에 16번), 64 독립 가정(동시에 8번), 256 독립 가정(동시에 16번), 256 독립 가정(동시에 32번), 32 독립 가정(동시에 8번) 등이 벡터 처리 탐색기(400)를 위한 많은 가능한 구성의 몇 가지 예일 뿐이다.

벡터 처리 탐색기(400)는, 예를 들면 열(416, 417)과 행(418, 419)의 논리적으로 행렬 형태(행 x 열)로 배열될 수 있는 메모리(415)를 특징으로 한다. 128 독립 가정을 각 가정에 대해 동시에 16번 상관을 처리하도록 구성되므로, 메모리(415)는 8행 x 16열의 행렬로서 논리적으로 구성될 수 있다. 메모리(415)의 구성(8행 x 16열 행렬과 같은)은 벡터 처리 탐색기(400)의 설계에 따라 변경될 수 있다. 예를 들면, 동시 상관의 수 또는 독립 가정의 수가 변경되면, 메모리(415)를 위한 다른 구성에 대해 변경이 제안될 수 있다. 메모리(415)의 각 요소[예, 행(418) 및 열(416)에 의해 지정된 메모리 요소]는 관련 정보와 함께 가정을 저장하는데 사용될 수 있다. 메모리 요소는 코히런트 및 논-코히런트 누산, 상관값, 가정에 해당하는 PN 시퀀스[시퀀스 생성기(455)에 의해 생성된 것과 같은] 등을 저장하는데 사용될 수 있다. 메모리(415)는 메모리(415)로의 판독 및 기입 액세스를 제어하기 위해 사용될 수 있는 메모리 제어기(420)를 포함할 수 있다. 메모리 제어기(420)의 설계는 당업자에 의해 잘 이해될 것으로 고려된다.

메모리(415)에 연결된 카운터(422)는 액세스되고 있는 메모리 열로의 포인터는 물론 메모리(415)에 인덱스를 유지하는데 사용될 수 있다. 카운터(422)는 가정 카운터, 열 카운터, 합산 기입 카운터, 인덱스 기입 카운터 등과 같은 다양한 값의 카운트를 유지할 수 있다. 일반적으로, 카운터(422)는 가정이 상관되는 적절한 순서를 유지하기 위해 메모리(415)의 다른 부분에 포인터 및 인덱스를 유지한다.

벡터 처리 탐색기(400)는 플립플롭의 제1 뱅크(425) 및 플립플롭의 제2 뱅크(430)를 더 포함할 수 있다. 플립플롭의 두 뱅크(425, 430)는 데이터 이동을 클럭과 동기화하기 위해 존재할 수 있다. 플립플롭의 뱅크(425, 430)는 각 가정에 대한 별개의 하드웨어를 요구하기보다는 다중 가정에 의한 하드웨어 공유를 허용한다. 플립플롭의 뱅크(425, 430)에 대한 다른 사용은 파이프라인화의 단계를 제공하는 것일 수 있다. 플립플롭의 제1 뱅크(425)의 다른 기능은 시퀀스 생성기(455)의 동작과 메모리(415)에 저장된 데이터의 흐름을 동기화시키는 것일 수 있다. 메모리(415)에 저장된 데이터의 흐름은 시퀀스 생성기가 요청된 PN 시퀀스를 생성할 수 있을 때까지 제한되어야 한다. 플립플롭의 제2 뱅크(430)는 유사한 기능을 수행하지만, 역확산 유닛(435)의 동작과 데이터의 흐름을 동기화시키는 것이다.

역확산 유닛(435)은 복수의 역확산 유닛[예, 기능적 역확산 유닛(436, 437)]으로서 도 4에 기능적 형태로 도시되었다. 본 발명의 양호한 실시예에 따르면, CDMA2000에 대해서는 1.2288 MHz이고 UMTS에 대해서는 3.84 MHz인 각 칩 주기 내에, 역확산 유닛(435)이 상관되고 있는 16 가정 사이에 시간 분할될 수 있도록 단일 역확산 유닛은 충분한 클럭 주파수에서 동작한다. 그러므로, 8 칩 주기 내에 메모리(415)의 8개 열로부터의 내용이 역확산 유닛(435)에 제공된다.

가산기 유닛(440)은 상관을 합산하는데 사용될 수 있다. 본 발명의 양호한 실시예에 따르면, 가산기 유닛(440)은 동시에 일어나는 다중 상관의 합산을 유지하기 위해서 충분한 수의 합산 유닛을 가질 수 있다. 예를 들면, 각 가정에 대한 동시에 16번 상관인 128 독립 가정을 수행하도록 구성되었으므로, 가산기 유닛(440)은 동시에 16번 상관에 대한 합을 유지하도록 요구될 수 있다. 가산기 유닛(440)에서 수행된 합산은 벡터 처리 탐색기(400)에 의해 수행된 코히런트 및 논-코히런트 누산을 생성하도록 사용될 수 있다.

수신 시퀀스(I 및 Q 샘플)는 벡터 처리 탐색기(400)에 제공될 수 있다. 본 발명의 양호한 실시예에 따르면, 수신 시퀀스는 오버샘플되고 합산될 수 있다. 이러한 오버샘플 및 합산은 전체 잡음 수준을 개선할 수 있다. 예를 들면, 수신 샘플은 [샘플러(455)에 의해] 4배로 오버샘플될 수 있다. 오버샘플은 각 I 및 Q 값에 대한 4 개의 샘플을 생성한다. 2, 8, 16 등의 다른 오버샘플 인수도 사용될 수 있음을 알자. 4배로 오버샘플된 후, 각 I 및 Q에 대한 2 샘플(또는 그 이상)은 단일 I 및 Q 값을 생성하도록 합산될 수 있다. 오버샘플 및 합산 동작은 동작에서 필수적이지 않고 벡터 처리 탐색기(400)의 동작 또는 본 발명을 변경하지 않고서 생략될 수 있다.

오버샘플 및 합산된 후, I 및 Q는 상관되는 각 가정과 상관될 수 있다. 본 발명의 양호한 실시예에 따르면, 단일 세트의 I 및 Q 샘플(각각의 16 샘플)은 상관되고 있는 128 가정의 각각에 대해 상관될 수 있다.

일련의 점선(460 내지 472)은 벡터 처리 탐색기(400) 및 시퀀스 생성기(455)가 다중의 독립 가정을 상관시키는 동안 이를 통하는 데이터의 흐름을 도시하는데 사용될 수 있다. 데이터가 메모리(415) 내의 각각의 메모리 위치로부터 흐를 수 있지만, 명쾌하게 하기 위해서, 설명은 단일한 메모리 위치에 대해 집중될 것이다. 또한 플립플롭[플립플롭(425 및 430)의 뱅크와 같은]이 상관되고 있는 다른 가정 사이에서 하드웨어의 공유를 허용하고 파이프라인화의 다양한 단계를 인에이블하는데 사용될 수 있음을 알자. 설명은 다양한 플립플롭 사이의 가정 및 다른 데이터의 이동을 생략할 것이다.

메모리 위치[예, 행(418) 및 열(416)에 지정된 메모리 위치 "0"]에 저장된 가정은 메모리(415)로부터 이동되어 가산기 유닛(440)에 제공된다. 점선(460, 462)은 이 이동을 나타낸다. 가산기 유닛(440)은 가정 및 다른 정보를 시퀀스 생성기(455)가 희망 PN 시퀀스를 생성하기 위해 사용할 수 있는 PN 오프셋으로 변환하는데 사용될 수 있다.

제3 점선(464)은 가산기 유닛(440)으로부터 시퀀스 생성기(455)로 이동되는 PN 오프셋의 이동을 표시할 수 있다. 가정이 시퀀스 생성기(455)에 제공된 후, 시퀀스 생성기(455)는 특정 PN 시퀀스에 해당하는 PN 시퀀스를 생성할 것이다. 본 발명의 양호한 실시예에 따르면, 시퀀스 생성기(455)는 각 가정에 대해 16값 길이 PN 시퀀스를 생성할 것이다.

PN 시퀀스는 시퀀스 생성기(455)에 의해 생성된 후, PN 시퀀스는 역확산 유닛(435)[점선(466, 468)]으로 이동될 수 있다. 역확산 유닛(435)에서, PN 시퀀스는 수신 I 및 Q와 상관될 수 있다. 역확산 유닛은 직교 역확산(QDS)을 지칭하는 알고리듬을 구현한다. QDS는 당업자에 의해 잘 이해될 것이다.

상관이 완료된 후, 상관된 값은 가산기 유닛(440)으로[제6 점선(470)에 의해 표시된 것처럼] 다시 제공되어 코히런트 및 논-코히런트 누산값이 계산될 수 있다. 최종적으로, 누산값(코히런트 및 논-코히런트 모두)은 메모리(415)에 다시 기입되어[제7 점선(472)에 의해 표시된 것처럼], 결과 프로세서(도시안됨)에 의해 검색될 수 있다. 전술한 것처럼, 결과 프로세서는 모든 상관 일치를 판정하기 위해 다른 상관 결과를 통해 파싱할 수 있다. 유사한 세트의 연산이 메모리(416)의 나머지 메모리 위치 및 메모리(415)의 나머지에 대해 일어난다.

도 4b를 이제 참조하면, 본 발명의 양호한 실시예에 따른, 벡터 처리 탐색기(400)(도 4a)에 의해 사용 가능한 예시적인 가정 벡터(475)를 도시한다. 벡터(475)는 일련의 인덱스(480) 및 가정(485)을 포함할 수 있다. 인덱스는 가정을 수치화하는데 사용되고, 상관 상태, 상관 결과, 누산값 등과 같은 다른 정보를 액세스하는데 사용될 수 있는 기준 수치를 제공하는데 사용될 수 있다.

본 발명의 양호한 실시예에 따르면, 벡터 처리 탐색기의 동작을 제어하는데 사용되는 클럭은 칩 레이트의 16배이다. CDMA2000에 대해서, 칩 레이트는 1.2288 MHz이고, UMTS에 대해서, 칩 레이트는 3.84 MHz이다. 이는 단일 칩 주기와 동일한 시간 내에, 벡터 처리 탐색기(400)가 총16배로 클럭킹되었음을 의미한다. 고주파수 클럭을 사용하여, 벡터 처리 탐색기(400)는 역확산 회로, 코히런트 누산 회로, 논-코히런트 누산 회로를 시분할할 수 있다. 그러므로, 단일 칩 시간 내에, 벡터 처리 탐색기(400)는 메모리(415)의 단일 열에 저장된 모든 가정을 상관시킬 수 있다. 16배 클럭 적산기가 설계자가 상관시키기 원한 가정의 수에 기초한 구현예이고, 2배, 4배, 8배 등과 같은 다른 값의 클럭 적산기가 본 발명의 양호한 실시예에 많은 변경을 요구하지 않고 사용될 수 있음을 알자.

또한, 16칩의 I 및 Q 샘플이 수신되기 위해서는 적은 지연이 벡터 처리 동작의 시작에 존재할 수 있다. 이 지연은 256 사이클 지연(16칩*16사이클/칩)에 해당할 수 있다. 그러나, 이는 시작 지연이고 벡터 처리 탐색기의 쓰루풋에 어떠한 영향도 없다.

벡터 처리 탐색기(400)에서 벡터 처리(직렬 처리와 대조하여)를 사용하는 것은 칩 시간 당 직교 확산의 수를 상당히 증가시킬 수 있다. 예를 들면, 상술한 벡터 처리 탐색기(400)에 대한 설계에서, 128 가정은 전체 64 칩 주기에서 상관되고 누산될 수 있다[128 가정이 전체 16 칩 주기 내에 상관되고 누산될 수 있지만, 벡터 처리 탐색기(400)에 각각이 모든 128 가정을 독립적으로 처리하는 4개의 기능 유닛이 실질적으로 있기 때문에, 전체 시간은 16칩/기능 유닛*4 기능 유닛=64칩이다]. 직렬 탐색기는 칩마다 1개의 가정 비율로 모든 128 가정을 처리하기 위해 128개의 칩이 필요할 것이다.

파이프라인화는 프로세서의 성능을 개선시키는 프로세서 설계에서 통상 사용되는 기술이다. 파이프라인화는 매 클럭 사이클마다 각 기능 유닛이 비지(busy)이도록 연속적으로 스케쥴링될 수 있는 다기능 유닛의 사용을 포함한다. 그러므로 나머지 기능 유닛을 아이들(idle)하게 두고 하나의 기능 유닛에서 다른 유닛으로 단일 동작이 이동하기 보다, 파이프라인화는 현재 동작을 완료하기 전에 차후 동작에서 작동할 기능 유닛을 스케쥴링하여 기능 유닛을 비지로 유지하는 다기능 유닛 동작으로 동작을 분할한다. 예를 들면, 동작이 4개의 기능 유닛을 사용하고 각 기능 유닛이 클럭 사이클이 완료되도록 하면, 명령을 완료하기 위해 4개의 클럭 사이클이 걸릴 수 있다. 그러므로, 이러한 10개의 명령이 있으면, 모든 10개의 명령을 완료하는데 40 클럭 사이클이 걸릴 것이다. 그러나, 파이프라인화를 통해, 10개의 명령이 13 클럭 사이클 내에서 완료될 수 있다. 명령 파이프라인화는 당업자에 의해 잘 이해될 것이다.

도 5a를 이제 참조하면, 본 발명의 양호한 실시예에 따르면, 파이프라인화된 벡터 처리 탐색기(500)를 도시하는 도면이다. 파이프라인화된 벡터 처리 탐색기(500)는 성능을 더 개선시키기 위해 추가된 파이프라인이 있는 벡터 처리 탐색기[벡터 처리 탐색기(400)(도 4a)와 같은]와 같은 것으로 생각될 수 있다. 도 5에 표시된 것과 같은 파이프라인화된 벡터 처리 탐색기(500)는 4개의 파이프라인화된 단계를 구비하지만, 파이프라인화된 단계의 수 및 단계의 분할은 통상 회로 타이밍 발생 및 동작 클럭 주파수에 따라 변할 수 있다.

단계 "0"이라 지칭되고 하이라이트(505)로 표시된 간격을 포함하는 파이프라인화된 벡터 처리 탐색기(500)의 제1 단계는 코드 오프셋 생성 단계라 불릴 수 있다. 코드 오프셋 생성 단계에서, 가정 생성기(509)는 메모리(507)에 저장된 가정을 판독한다. 가정으로부터, 가정 생성기(509)는 코드 오프셋 및 샘플링 오프셋을 생성할 수 있다. 가정 생성기(509)는 메모리(507)로부터 판독된 가정을 시간 스탬프 유닛(513)으로부터의 타이밍 정보와 결합하는 합산점(511)으로부터 형성될 수 있다.

메모리(507)는 가정 번호, 기록 번호 등과 같은 파이프라인화된 벡터 처리 탐색기(500)의 동작과 관련될 수 있는 다른 정보도 더 포함할 수 있다. 이 정보는 레지스터 파일(515)로부터 적절한 세트의 레지스터를 선택하는데 사용될 수 있는 선택 유닛(517)에 제공될 수 있다. 레지스터 파일(515)은 복수의 레지스터일 수 있고, 그 일부만이 단일 관계로 보일 수 있다. 단일 관계로 보일 수 있는 레지스터는 관계에서 사용될 수 있는 전체 세트의 레지스터를 나타내고 레지스터 파일은 실행동안 레지스터 내용을 교환할 필요없이 각 내용에 대해 별개의 레지스터를 허용한다.

본 발명의 양호한 실시예에 따르면, 가정 생성기(509)는 단일 칩 주기 내에 하나 이상의 가정을 생성할 수 있도록 칩 레이트보다 큰 레이트에서 클럭킹될 수 있다. 예를 들면, 벡터 처리 탐색기(400)의 설명에서 사용된 예를 다시 참조하면, 벡터 처리 탐색기(400)는 각 칩 사이클 내에서 16 독립 가정이 상관될 수 있도록 칩 주기보다 16배로 클럭킹된다. 가정 생성기(509)는 파이프라인화된 벡터 처리 탐색기(500)가 단일 칩 사이클 내에서 처리할 것으로 예측되는 독립 가정의 수와 동일할 수 있는 속도로 클럭킹될 수 있다.

가정 생성기(509)의 출력은 [플립플롭(521)에 있는] 선택 유닛(517)의 출력처럼 플립플롭의 뱅크(519)에 저장될 수 있다. 가정 생성기(509) 및 선택 유닛(517)의 출력을 위한 저장기로서 기능하는 것 외에, 플립플롭(519) 및 플립플롭(521)의 뱅크는 파이프라인 클럭과 동기점을 허용하기 위해 사용될 수도 있다.

단계 "1"로 지칭되고 하이라이트(525)로 표시된 간격처럼 도 5a에 표시된 파이프라인화된 벡터 처리 탐색기(500)의 제2 단계는 가정 생성기(509)에 의해 생성된 정보에 해당하는 PN 시퀀스를 시퀀스 생성기(527)가 생성하게 하는데 사용될 수 있다. 시퀀스 생성기(527)에 의해 생성된 PN 시퀀스는 플립플롭의 제2 뱅크(529)에 저장될 수 있다.

단계 "2"로 지칭되고 하이라이트(535)로 표시된 간격처럼 도 5a에 표시된 파이프라인화된 벡터 처리 탐색기(500)의 제3 단계는 희망 상관 및 코히런트 누산을 수행하는데 사용될 수 있다. 상관은 역확산 유닛(537)에서 수행될 수 있고 상관 결과는 상관의 코히런트 누산을 생성하기 위해 합산점(543)에서 함께 연속적으로 합산된다. 코히런트 누산은 코히런트 누산 메모리(545)에 저장될 수 있다. 본 발명의 양호한 실시예에 따르면, 역확산 유닛(537)은 (전술한 것처럼) QDS로서 지칭되는 역확산 알고리듬을 구현한다.

단계 "3"으로 지칭되고 하이라이트(550)로 표시된 간격처럼 도 5a에 표시된 파이프라인화된 벡터 처리 탐색기(500)의 제4 단계는 논-코히런트 누산을 수행하는데 사용될 수 있다. 전술한 것처럼, 논-코히런트 누산은 위상 정보를 고려하지 않은 상관의 누산이다. 논-코히런트 누산에서, PN 시퀀스와 I 및 Q 시퀀스의 상관은 제2 합산점(552)에서 합산하기 전에 제곱된다. 논-코히런트 누산의 결과는 논-코히런트 누산 메모리(554)에 저장될 수 있다.

다시, 128 독립 가정의 동시에 16번의 상관을 허용하는 탐색기의 예를 참조하면, 벡터 처리 탐색기(400)는 64 칩 주기 내에서 128번의 상관(및 누산)을 완료할 수 있다. 파이프라인화를 추가하여, 파이프라인화된 벡터 처리 탐색기(500)는 19 칩 주기 내에 동일한 128번 가정 상관 및 누산을 완료할 수 있다(각 독립적 기능 유닛은 128 가정을 처리하는데 16 칩을 취하고, 파이프라인화는 파이프라인 단계를 채우는데 3 칩 주기를 필요로 한다).

도 5b를 이제 참조하면, 본 발명의 양호한 실시예에 따르면, 4개의 단계 파이프라인이 있는 파이프라인화된 벡터 처리 탐색기의 예시적인 스케쥴링을 도시하는 시공간 도면이다. 도 5b는 파이프라인화된 벡터 처리 탐색기가 N 벡터 상에서 동작할 때 파이프라인화된 벡터 처리 탐색기의 4 단계 각각을 표시한다. 각 벡터는 하나 이상의 독립적 가정을 포함할 수 있음을 알자. 예를 들면, 상술된 예에서, 각 벡터는 16 독립적 가정을 포함한다. 각각의 벡터는 파이프라인의 4 단계 각각에 의한 처리를 요구하고, 단계는 이전 단계가 완료된 직후 시작한다.

벡터 0(제1 벡터)에 대해, 시간 슬롯 1에서, 단계 0은 비지(busy)이고, 단계 1, 2, 3이 아이들(idle)이다. 시간 슬롯 2에서, 단계 1은 비지이고, 단계 0, 2, 3은 아이들이다. 최종적으로, 시간 슬롯 4에서, 벡터 0을 위한 최종 처리 단계가 시작한다. 시간 슬롯 2에서, 단계 0이 벡터 0에 대한 처리를 완료했으므로, 이는 아이들이 된다. 그러므로, 아이들로 있는 것을 감소시키기 위해서, 단계 0은 벡터 1을 처리하기 위해 할당될 수 있다. 시간 슬롯 2에서, 벡터 0은 단계 0, 1에 의해 이미 처리되었고, 벡터 1은 단계 0에 의해 이미 처리되었으므로, 단계 0은 벡터 2를 처리하는데 할당될 수 있고 단계 1은 벡터 1을 처리하는데 할당될 수 있다. 이는 추가적인 벡터가 처리를 요구할 때까지 계속될 수 있다. 비순서화 처리와 같은 더 진보된 파이프라인화 기술이 파이프라인화된 벡터 처리 탐색기의 성능을 더 개선시키기 위해 추가될 수 있음을 알자.

도 6을 이제 참조하면, 본 발명의 양호한 실시예에 따른 파이프라인화된 벡터 처리 탐색기(500)(도 5a)의 동작을 제어하는데 사용될 수 있는 프로세스(600)를 도시하는 흐름도이다. 본 발명의 양호한 실시예에 따르면, 프로세스(600)는 [탐색 제어 유닛(319)(도 3)과 같은] 탐색 제어 유닛에 의해 개시된 동작의 시퀀스의 표현일 수 있다. 탐색 제어 유닛(319)은 [메모리(507)(도 5a)]로부터 가정의 제1 벡터를 판독하여 블럭(605)에서 시작할 수 있다.

가정의 제1 벡터를 가지고, 탐색 제어 유닛(319)은 가정 벡터에 있는 가정에 기초하여 코드 오프셋을 생성하기 위해서 코드 오프셋 생성 단계[단계 "0"(도 5a)]를 스케쥴링하여 시작할 수 있다(블럭 610). 탐색 제어 유닛(319)은 단계 "1"에서의 PN 시퀀스 생성(블럭 615), 단계 "2"에서의 상관 및 코히런트 누산(블럭 620 및 625), 단계 "3"에서의 논-코히런트 누산(블럭 630)과 같은 파이프라인화된 벡터 처리 탐색기(500)의 다음 단계에 의해 제1 가정 벡터 처리를 스케쥴링할 수 있다.

가정의 제1 벡터의 처리가 단계 "0"에서 시작되면, 탐색 제어 유닛(319)은 제2 가정 벡터를 검색하기 위해 블럭(605)으로 리턴할 수 있다. 탐색 제어 유닛(319)은 제1 가정 벡터의 처리를 완료하면 제2 가정 벡터를 처리하기 시작하도록 단계 "0"을 스케쥴링할 수 있다. 프로세스(600)는 메모리(507)에 저장된 모든 가정 벡터가 판독되고 스케쥴링되고 가정이 시험되고 결과가 계산될 때까지 반복될 수 있다.

도 7을 참조하면, 본 발명의 양호한 실시예에 따른 파이프라인화된 벡터 처리 탐색기(722)를 구비한 무선 수신기(700)를 도시하는 블럭도이다. 무선 수신기(700)는 공중으로 수신된 신호를 안테나(705)로 수신하는 아날로그 전단(710)을 포함한다. 아날로그 전단(710)은 대역외 잡음 및 간섭을 제거시키기 위해 수신 신호를 필터링하고, 처리하기에 적절한 전력 수준으로 수신 신호를 만들기 위해서 수신 신호를 등화 및 증폭하는 등에 사용될 수 있다. 아날로그 대 디지털 변환기(ADC)(715)는 아날로그 신호를 디지털 표현으로 변환한다.

ADC(715)에 의해 생성된 것과 같은 디지털 심볼은 디지털 신호 처리 유닛(720)에 제공될 수 있다. 디지털 신호 처리 유닛(720)은 디지털 심볼의 에러 검출 및 정정, 심볼 스트림의 디코딩 및 역확산, 심볼 스트림의 역인터리빙 및 역천공화 등과 같은 기능을 담당할 수 있다. 디지털 신호 처리 유닛은 무선 수신기(700)가 신속하게 기지국에 동기화시키기 위한 부수적 탐색 제어기(725)를 구비한 파이프라인화된 벡터 처리 탐색기(722)도 포함한다. 디지털 신호 프로세서(DSP)(727) 또는 일반 처리 소자는 소프트웨어로 디지털 신호 처리 유닛(720)의 요구된 태스크의 많은 것을 수행하는데 사용 가능할 수 있다.

메모리(730)는 저장기를 제공하기 위해서 디지털 신호 처리 유닛(720)에 연결될 수 있다. 대안적으로, 메모리(730)는 디지털 신호 처리 유닛(720) 내에 있거나, 필요한 저장기를 제공하기 위해 각각이 디지털 신호 처리 유닛(720)의 다른 부분에 연결된 다중 메모리일 수 있다. 최종적으로, 디지털 비트 스트림은 무선 수신기(700)에 연결된 회로 및 장치에 의해 사용할 의도로 디지털 신호 처리 유닛(720)에 의해 생성될 수 있다. 무선 수신기(700)에 연결될 수 있는 회로 및 장치의 예는 오디오 및 비디오 회로, 디지털 컴퓨터, 개인용 디지털 기기, 멀티미디어 장치, 데이터 및 정보망 등을 포함할 수 있다.

본 발명 및 그 유리함이 상세하게 설명되었지만, 다양한 변경예, 대체예, 대안예가 첨부된 청구의 범위에 의해 정의된 본 발명의 사상 및 범위를 벗어남없이 본 명세서에서 달성될 수 있음을 알아야한다.

또한, 본 발명의 범위는 명세서에서 설명된 프로세서, 머신, 제조, 재료의 구성, 수단, 방법, 단계의 특정 실시예에 한정되는 것으로 의도되지 않는다. 당업자는 본 발명의 개시로부터, 본 명세서에 설명된 해당 실시예와 거의 동일한 기능을 수행하거나 거의 동일한 결과를 달성하는 현재 존재하거나 향후 개발될 프로세스, 머신, 제조, 재료의 구성, 수단, 방법 또는 단계가 본 발명에 따라 사용될 수 있음을 용이하게 알 것이다. 따라서, 첨부된 청구의 범위는 이러한 프로세스, 머신, 제조, 재료의 구성, 수단, 방법 또는 단계를 그 범위 내에 포함하는 것으로 의도된다.

본 출원은 그 출원이 참조로서 본 명세서에 포함되고 2002.10.1 출원되고 발명의 명칭이 "파이프라인화된 벡터 처리를 사용하여 DSSS 신호를 검출하기 위한 방법 및 장치"인 미국 가출원 제60/415,218호의 이익을 청구한다.

<관련 출원과의 상호 참조>

본 출원은 그 출원이 참조로서 본 명세서에 결합된 동시 계류중이고 공동으로 양도된 2003년 8월 28일에 출원되고 발명의 명칭이 "다중 모드 탐색기를 사용하여 다중 직접 시퀀스 스펙트럼 확산 신호를 검출하는 시스템 및 방법"인 특허 출원 제-호, 2003년 8월 28일에 출원되고 발명의 명칭이 "독립 파라미터의 배치 처리를 사용하여 직접 시퀀스 스펙트럼 확산 신호를 검출하는 시스템 및 방법"인 특허 출원 제-호, 2003년 5월 16일에 출원되고 발명의 명칭이 "직접 시퀀스 스펙트럼 확산(DSSS) 신호의 탐색 결과의 지능형 처리를 위한 시스템 및 방법"인 특허 출원 제10,439,400호, 2003년 8월 28일에 출원되고 발명의 명칭이 "직접 시퀀스 스펙트럼 확산 신호의 심볼 경계 할당 탐색을 수행하는 시스템 및 방법"인 특허 출원 제-호에 관한 것이다.

Claims (10)

1. 가정(hypotheses) 벡터를 수신하는 단계와,

   상기 가정 벡터내의 각 가정에 대해 의사 난수(pseudo-random number: PN) 시퀀스를 생성하는 단계와,

   수신된 시퀀스를 각 PN 시퀀스와 상관시키는 단계와,

   각 시퀀스에 대한 상기 상관의 결과들을 누산하는 단계

   를 포함하는 방법.
2. 제1항에 있어서, 상기 수신 단계 이후 각 가정에 대한 코드 오프셋을 판정하는 단계를 더 포함하는 방법.
3. 제1항 또는 2항에 있어서, 상기 수신된 시퀀스는 상기 PN 시퀀스가 생성되는 동안 수신되는 방법.
4. 제1항, 제2항 또는 제3항에 있어서, 복수의 가정 벡터가 메모리에 저장되고, 상기 방법은 모든 가정 벡터가 상관되고 누산될 때까지 반복되는 방법.
5. 샘플 입력에 연결되고, 복수의 의사 난수(PN) 시퀀스를 상기 샘플 입력에서 제공된 수신된 시퀀스에 상관시키기 위한 회로를 포함하는 벡터 역확산기와,

   상기 벡터 역확산기에 연결되고, 상기 역확산기에서 수행된 상기 상관의 코히런트 및 논-코히런트 누산을 수행하기 위한 회로를 포함하는 벡터 누산기와,

   상기 벡터 누산기에 연결되고, 성공적인 상관을 찾기 위해서 상기 벡터 누산기에 의해 수행된 상기 누산을 탐색하기 위한 회로를 포함하는 결과 프로세서

   를 포함하는 탐색기.
6. 제5항에 있어서, 상기 벡터 역확산기에서 상관된 각 PN 시퀀스는 다를 수 있고 동일 수신 시퀀스에 상관되는 탐색기.
7. 제5항에 있어서, 상기 수신된 시퀀스의 단일 값과 동일한 기간 내에 N번 (여기서, N은 정수값)의 상관이 상기 벡터 역확산기에 의해 수행되고 N번의 누산이 상기 벡터 누산기에 의해 수행될 수 있도록 상기 탐색기가 N배로 오버클록되는 탐색기.
8. 제5항에 있어서, 상기 수신된 시퀀스는 초기에 송신기에 의해 공중 전송되고, 상기 벡터 역확산기는 상기 수신된 시퀀스가 전송되었을 때 상기 수신된 시퀀스에 적용된 확산 코드 및 안테나 다이버시티의 효과를 제거하기 위한 회로를 더 포함하는 탐색기.
9. 무선 수신기에 있어서,

   안테나에 연결되어 상기 안테나에 의해 제공된 수신된 신호를 필터링하고 증폭하기 위한 회로를 포함하는 아날로그 전단(analog front-end)과,

   상기 아날로그 전단에 의해 제공된 아날로그 신호를 디지털 심볼 스트림으로 변환하는 아날로그 대 디지털 변환기(ADC)와,

   상기 ADC에 연결되고, 통신망과 상기 무선 수신기를 동기화시키는 회로를 포함하는 디지털 신호 처리부

   를 포함하는 무선 수신기.
10. 제9항에 있어서, 상기 디지털 신호 처리부는,

    샘플 입력에 연결된 탐색기 -상기 탐색기는, 샘플 입력에 연결되고, 상기 샘플 입력에서 제공된 수신된 시퀀스와 복수의 의사 난수(PN) 시퀀스를 상관시키기 위한 회로를 포함하는 벡터 역확산기와, 상기 벡터 역확산기에 연결되고, 상기 역확산기에서 수행된 상기 상관의 코히런트 및 논-코히런트 누산을 수행하기 위한 회로를 포함하는 벡터 누산기와, 상기 벡터 누산기와 연결되고, 성공적인 상관을 찾기 위해서 상기 벡터 누산기에 의해 수행된 상기 누산을 탐색하기 위한 회로를 포함하는 결과 프로세서를 포함함- 와,

    상기 탐색기에 연결되고, PN 시퀀스를 생성하고 상기 탐색기의 동작을 스케쥴링하는 회로를 포함하는 탐색기 제어기와,

    상기 탐색기에 연결되고, 가정 벡터를 유지하기 위한 메모리

    를 포함하는 무선 수신기.