JP2007166350A - ゲートアレイプログラム装置、測定装置、プログラム - Google Patents

Abstract

【課題】設計自由度が高い同期捕捉装置の提供
【解決手段】同期捕捉装置において、それぞれ位相が異なる複数の疑似雑音符号を発生し、複数の疑似雑音符号をＮ個にグループ化し、グループ毎に、被測定信号に含まれる疑似雑音符号と各疑似雑音符号との各相関処理を時分割多重する。各グループにおいて、疑似雑音符号は、固定された順序およびタイミングで周期的に繰り返し選択される。
【選択図】図２

Description

本発明は、ＣＤＭＡ装置に係り、特に同期捕捉機能を有するＣＤＭＡ装置に関する。

Ｗ−ＣＤＭＡ方式の携帯電話機や基地局など、直接拡散方式のＣＤＭＡ受信機は、受信信号を復調するために、受信信号の拡散符号と同期する必要がある。同期方法の代表的なものとしては、直列的に演算処理するスライディング相関器（Sliding Correlator）を用いる方法や並列的に演算処理するマッチトフィルタ（Matched Filter）を用いる方法がある（例えば、特許文献１〜５および非特許文献１〜５を参照。）。これらの方法による同期は、受信ベースバンド信号の拡散符号の位相（タイミング）と受信機内で生成された拡散符号の位相とが一致する時に、受信機内で生成した拡散符号と受信ベースバンド信号との相関値が最大になることを利用している。

特開２０００−３６７７５（第３頁、図２１、図２２） 特開２００１−７７３４号公報（第３頁、第５頁、図１） 特開平１１−１１２３８４号公報（第４〜８頁、図２、図６） 特開平１０−９８４１２号公報（図１） 特開平８−１１１６５３号公報（第４〜５頁、図１〜４） 菅原崇行、宮永喜一，「演算量を低減したＤＳ−ＣＤＭＡ用並列ディジタル・マッチトフィルタの構成」，平成１５年１１月５〜７日，第１８回ディジタル信号処理シンポジウム エッサム・サウラウアー（Essam Sourour）、ガプタ・サムシュワー・シー・（Someshwar C.gupta），「非選択的および周波数選択ライシアン・フェージング・チャンネルにおける直接拡散方式スペクトラム拡散並列捕捉（Direct-Sequence Spread-Spectrum Parallel Acquisition in Nonselective and Frequency-Selective Rician Fading Channels）」，米国，アイ・イー・イー・イー・ジャーナル（Selected Areas in Communications, IEEE Journal），１０巻３号（Volume 10, Issue 3），１９９２年４月，ｐ５３５−５４４ 山田真（Makoto Yamada）、神尾享秀（Yukiyoshi Kamio）、和田善生（Yoshio Wada），「直接拡散方式スペクトラム拡散信号の並列マッチトフィルタを用いた捕捉（Acquisition of Direct-Sequence Spread-Spectrum Signal with Parallel Matched Filters）」，２０００年９月１８〜２１日，第１１回アイ・イー・イー・イー国際シンポジウム（Personal, Indoor and Mobile Radio Communications, 2000. PIMRC 2000. The 11th IEEE International Symposium） タン・シャオ・ヘン（TAN Xiao-heng）、ヤン・シ・チォン（YANG Shi-zhong），「ディジタル・マッチトフィルタに基づくロングＰＮコード捕捉回路の設計とＦＧＰＡでの実現（The Design and FPGA Realization of the Long PN Code Acquisiotion Circuit Based on Digital matched-filter）」，２００３年１０月，第５回国際大会（ASIC, 2003. Proceedings. 5th International Conference） ジュン・ムーン（June Moon）、ヤン・ホワン・リー（YANG Hwan Lee），「レイリー・フェージング・チャンネルにおけるＰＮシーケンスの並列捕捉およびマルチ・キャリアＣＤＭＡシステムへの適用（Parallel Acquisition of PN Sequences in Rayleigh Fading Channel And the Application to the Multi-Carrier CDMA Systems）」，２００１年９月３０日〜１０月３日，第１２回アイ・イー・イー・イー国際シンポジウム（Personal, Indoor and Mobile Radio Communications, 2001 12th IEEE International Symposium）

ＣＤＭＡ方式の信号を測定するディジタル受信機や測定装置は、ＡＳＩＣやＦＰＧＡなどのゲートアレイで同期捕捉装置や復調装置を構成して、当該ゲートアレイに被測定信号を処理させる。特に、測定装置は、基地局や携帯電話機に比べて市場に出回る数が少なく、また、基地局や携帯電話機と異なり汎用性が求められるので、ＦＰＧＡで構成されることが多い。ところで、ゲートアレイの設計の途中段階において、同期捕捉に許される処理時間や同期捕捉における相関長に変更が生じる場合がある。あるいは、既存の製品またはプラットフォームを流用して、新しいＣＤＭＡ方式に対応した装置を開発する場合がある。これらの場合、ゲートアレイは、使用できるリソース数や動作クロック周波数が概ねあるいは完全に決まっている。一般に、スライディング相関器は、相関処理に必要な乗算器および加算器がそれぞれ１つずつあれば足りる一方、同期捕捉に要する時間が長い。また、マッチトフィルタは、高速に同期捕捉を行える一方、膨大な数の乗算器および加算器を必要とする。従って、上記のような変更に対応しようとすると、所望の仕様の同期捕捉装置が使用予定のゲートアレイにうまく適合せず、ゲートアレイそのものの変更やゲートアレイの動作クロック周波数の変更を余儀なくされる場合があって、設計効率が悪い。そこで、所望の仕様の同期捕捉装置をゲートアレイ内に実現するにあたり、ゲートアレイ・リソースの所要数やゲートアレイの動作クロック周波数を従来に比べて柔軟に選択できる同期捕捉装置の提供が望まれている。また、測定装置は、同期捕捉装置や復調装置だけでなく、測定に必要な装置も同一ゲートアレイで構成される場合が多い。近年、測定装置において、同時にできるだけ多くの項目の測定を実施することが期待されており、ゲートアレイ内に実現される各装置のリソース消費の低減が望まれている。

本発明は、上記の課題を解決するために為されたものである。すなわち、本第一の発明は、測定装置に具備される再構成可能なゲートアレイをプログラムする装置であって、前記ゲートアレイを、被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記第一の疑似雑音符号とを乗ずる乗算器と、各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、として機能するようにプログラムし、各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするものである。

また、本第二の発明は、被測定信号を格納する記憶装置を備える測定装置に具備され、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイをプログラムする装置であって、前記ゲートアレイを、前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号に含まれる前記第一の疑似雑音符号とを乗ずる乗算器と、各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、として機能するようにプログラムし、各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするものである。

さらに、本第三の発明は、本第一の発明または本第二の発明の装置において、各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行うことを特徴とするものである。

またさらに、本第四の発明は、本第一の発明乃至本第三の発明のいずれかの装置において、前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とするものである。

また、本第五の発明は、本第四の発明の装置において、前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とするものである。

さらに、本第六の発明は、本第一の発明乃至本第五の発明のいずれかの装置において、前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とするものである。

またさらに、本第七の発明は、再構成可能なゲートアレイを具備する測定装置であって、前記ゲートアレイが、被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記第一の疑似雑音符号とを乗ずる乗算器と、各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、として機能するようにプログラムされ、各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とするものである。

また、本第八の発明は、被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置であって、前記ゲートアレイが、前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号に含まれる前記第一の疑似雑音符号とを乗ずる乗算器と、各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、として機能するようにプログラムされ、各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とするものである。

さらに、本第九の発明は、本第七の発明または本第八の発明の装置において、各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行うことを特徴とするものである。

またさらに、本第十の発明は、本第七の発明乃至本第九の発明のいずれかの装置において、前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とするものである。

また、本第十一の発明は、本第十の発明の装置において、前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とするものである。

さらに、本第十二の発明は、本第七の発明乃至本第十一の発明のいずれかの装置において、前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とするものである。

またさらに、本第十三の発明は、再構成可能なゲートアレイを備える測定装置に具備されるか接続されるコンピュータに、被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、前記プログラムされたゲートアレイが、前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記第一の疑似雑音符号とを乗ずる乗算器と、各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、として機能し、各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択することを特徴とするものである。

また、本第十四の発明は、被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置に具備されるか接続されるコンピュータに、前記被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、前記プログラムされたゲートアレイが、前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号に含まれる前記第一の疑似雑音符号とを乗ずる乗算器と、各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、として機能し、各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択することを特徴とするものである。

さらに、本第十五の発明は、本第十三の発明または本第十四の発明のプログラムにおいて、各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行うことを特徴とするものである。

またさらに、本第十六の発明は、本第十三の発明乃至本第十五の発明のいずれかのプログラムにおいて、前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とするものである。

また、本第十七の発明は、本第十六の発明のプログラムにおいて、前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とするものである。

さらに、本第十八の発明は、本第十三の発明乃至本第十七の発明のいずれかのプログラムにおいて、前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とするものである。

本発明によれば、同期捕捉に必要な相関処理を時分割多重化し並列化するので、所望の仕様の同期捕捉装置をゲートアレイ内に実現するにあたり、ゲートアレイ・リソースの所要数やゲートアレイの動作クロック周波数を従来に比べて柔軟に選択できる。例えば、使用予定のゲートアレイにおいてリソース消費を抑えるために、多重度を大きくし並列度を小さくすることができる。または、使用予定のゲートアレイにおいて、相関処理の高速化を図るために、並列度を大きくし多重度を小さくすることができる。あるいは、あらかじめ決められているゲートアレイの動作クロック周波数で最も効率的な速度で相関処理を行うように調整することができる。このような選択の柔軟性は、使用予定のゲートアレイを従来に比べて有効に利用することを可能にする。

また、本発明によれば、固定された順序およびタイミングでの疑似雑音符号の周期的切換と遅延器を用いた累積加算との組み合わせを採用しているので、時分割多重された相関処理において、各相関結果を得るための累積加算処理を簡易な回路構成で実施することができる。

さらに、本発明によれば、基礎となる疑似雑音符号を記憶手段に格納し、その疑似雑音符号と複数の遅延器のみとにより様々な位相の疑似雑音符号を生成するようにしているので、それぞれ位相が異なる複数の疑似雑音符号を簡易な構成で生成することができる。また、ゲートアレイのロジック・リソースの消費を抑えることにも効果を奏する。ロジック・リソースとは、例えば、ＦＰＧＡのロジックセルなどである。

本発明の実施形態を添付の図面を参照しながら説明する。本発明の第一の実施形態は、被測定信号であるＣＤＭＡ方式の信号を測定する測定装置１である。以下、図１を参照する。図１は、測定装置１の内部構成を示すブロック図である。まず、測定装置１の構成について説明する。測定装置１は、入力端子１０と、前処理装置２０と、アナログ・ディジタル変換装置３０と、記憶装置４０と、ゲートアレイ５０と、制御装置６０と、出力端子７０とを備える。本書では、アナログ・ディジタル変換装置をＡ／Ｄ変換装置と略称する。

入力端子１０は、被測定信号Ｓ_INを受信するための端子である。被測定信号Ｓ_INは、ＣＤＭＡ方式の信号であって、疑似雑音符号（ＰＮ符号）を含む信号である。被測定信号Ｓ_INの例としては、ＩＳ−９５方式の信号、Ｗ−ＣＤＭＡ方式の信号、またはＣＤＭＡ２０００方式の信号などがある。前処理装置２０は、入力端子１０で受信する信号Ｓ_INに所定の信号処理を施す装置である。前処理装置２０は、例えば、被測定信号Ｓ_INに含まれる測定対象外の信号を除去したり、後続する装置が被測定信号Ｓ_INを処理しやすくするために被測定信号Ｓ_INに周波数変換やレベル変換を施す。前処理装置２０により処理された被測定信号Ｓ_INは、前処理装置２０から被測定信号Ｓ_IFとして出力される。Ａ／Ｄ変換装置３０は、前処理装置２０から出力される信号Ｓ_IFを所定の時間間隔で標本化し、標本化した信号をディジタル変換し、変換結果を出力する装置である。標本化速度は、被測定信号Ｓ_INのチップレートに等しい。もちろん、チップレートの２倍以上の速度でオーバーサンプリングしても良い。なお、チップは、被測定信号Ｓ_INに含まれる疑似雑音符号のビットである。また、チップレートとは、被測定信号Ｓ_INに含まれる疑似雑音符号が変化する速度、すなわち、ビットレートである。Ａ／Ｄ変換装置３０によりディジタル変換された信号Ｓ_IFは、Ａ／Ｄ変換装置３０からデータＤ_Sとして出力される。記憶装置４０は、Ａ／Ｄ変換装置３０の変換結果Ｄ_Sを格納するための装置である。記憶装置４０は、データＤ_Sを遅滞なく格納できるアクセス能力を有する。記憶装置４０には、例えば、ＤＲＡＭやＳＲＡＭなどの半導体メモリが用いられる。ゲートアレイ５０は、制御装置６０からのデータの書き込みにより所定の処理回路が構成されるゲートアレイであって、ＦＰＧＡなどのように再構成が可能なゲートアレイである。処理回路の例としては、同期捕捉装置や復調装置やＢＥＲ測定装置などがある。ゲートアレイ５０は、記憶装置４０に格納されたデータＤ_Sを処理する。記憶装置４０に格納されたデータＤ_Sは、ゲートアレイ５０自身が記憶装置４０から読み出しても良いし、ゲートアレイ５０のために制御装置６０が記憶装置４０から読み出しても良い。ここで、記憶装置５０は、ある一定量のデータをためてからゲートアレイ５０に蓄積したデータを送るようにしてもいいし、または、Ａ／Ｄ変換装置３０の出力レートとゲートアレイ５０との処理速度の差を吸収するようなバッファとして用いてもよい。一定量のデータとは、例えば、ｎフレーム分のデータである。一定量のデータは、拡散符号の周期が３８４００チップであるＷ−ＣＤＭＡの場合、ｎ×３８４００チップ分である。なお、ｎは、自然数である。Ａ／Ｄ変換装置３０の出力データ速度とゲートアレイ５０の動作周波数が異なる場合が多いので、記憶装置４０を用いることは、測定装置の設計の柔軟性向上に貢献する。制御装置６０は、いわゆるコンピュータであって、プログラムを実行することにより所定の演算または処理を行う装置である。制御装置６０は、上記のデータアクセスの他に、例えば、同一測定装置内の他の装置の制御を行う。なお、制御装置６０は、コンピュータに相当する機能を有するデバイスであれば良いので、周辺機器やディスプレイなどを含んだコンピュータシステムに限らず、ＣＰＵやＤＳＰなどのプロセッサ、または、コンピュータボードなどであっても良い。出力端子７０は、ゲートアレイ５０の処理結果が出力される端子である。

ゲートアレイ５０は、復調装置１００と、同期捕捉装置２００とを含む。復調装置１００および同期捕捉装置２００は、制御装置６０がゲートアレイ５０をプログラムすることにより、ゲートアレイ５０内に構成されたものである。制御装置６０によるゲートアレイ５０へのプログラミングは、制御装置６０によるゲートアレイ５０への直接的なデータの書き込み、または、ゲートアレイ５０に外部接続された図示しないメモリへの制御装置６０によるデータの書き込みにより、行われる。また、制御装置６０によるゲートアレイ５０へのプログラミングは、制御装置６０自身の動作を指示するプログラムを制御装置６０が実行することにより、実施される。制御装置６０自身の動作を指示するプログラムは、制御装置６０内に固定的に備えられた記憶媒体、または、制御装置６０に着脱可能な記憶媒体、または、制御装置６０に有線接続あるいは無線接続された外部記憶媒体などに格納されている。これらの記憶媒体の例としては、制御装置６０内のハードディスクドライブや半導体メモリ、または、制御装置６０に着脱可能な半導体メモリデバイスやＣＤＲＯＭやフレキシブルディスク、または、制御装置６０にＵＳＢやネットワークなどの伝送媒体を介して接続されたハードディスクドライブやダウンロード用サーバーなどがある。さて、同期捕捉装置２００は、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する装置である。復調装置１００は、同期捕捉装置２００が検出した位相に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する装置である。

ここで、図２を参照する。図２は、同期捕捉装置２００の内部構成を示すブロック図である。同期捕捉装置２００は、データ反復器２１０と、ＰＮ符号発生器２２０と、遅延器２３０−２と、カウンタ２４０と、ＡＳＲ２５０−１と、ＡＳＲ２５０−２と、乗算器２６０−１と、乗算器２６０−２と、加算器２７０−１と、加算器２７０−２と、遅延器２８０−１と、遅延器２８０−２と、検出器２９０とを備える。

データ反復器２１０は、ゲートアレイ５０内に供給されているクロック信号ＣＬＫまたはクロック信号ＣＬＫを分周した信号に応じて動作し、記憶装置４０から読み出されたデータＤ_Sを、クロック信号ＣＬＫの１周期Ｔ_Cの８倍の時間、出力し続ける装置である。なお、クロック信号ＣＬＫの速度は、被測定信号Ｓ_INのチップレートよりも高く、例えば、数１００ＭＨｚなどである。一般に、クロック信号ＣＬＫの最高速度は、ゲートアレイ５０等のハードウェア部品の最大動作クロック周波数によって決まる。ＰＮ符号発生器２２０は、８Ｔ_C毎に１ビットずつ疑似雑音符号Ｎ₁を発生する装置である。疑似雑音符号Ｎ₁は、Ｍ系列やゴールド符号など、各通信方式に必要とされる疑似雑音符号である。ＰＮ符号発生器２２０が発生する疑似雑音符号Ｎ₁は、被測定信号Ｓ_INに含まれる疑似雑音符号の１周期分の全部もしくは一部を繰り返し発生する。全相関の場合に当該１周期分の全部が発生され、部分相関の場合に当該１周期分の一部が発生される。本実施形態では、説明を簡便にするために、相関長１６ビットの全相関を行うものとし、被測定信号Ｓ_INに含まれる疑似雑音符号の符号長が１６ビットであり、ＰＮ符号発生器２２０が１６ビット長の疑似雑音符号を繰り返し発生するものとする。遅延器２３０−２、遅延器２８０−１、および、遅延器２８０−２は、入力信号または入力データに８Ｔ_Cの時間遅延を付加して出力する素子である。遅延器２３０−２、遅延器２８０−１、および、遅延器２８０−２は、例えば、シフトレジスタまたはＦＩＦＯ形のメモリまたは所定長の伝送線路などである。カウンタ２４０は、３ビット幅の２進アップカウンタであり、０から７までの数を順に出力する。カウンタ２４０は、クロック信号ＣＬＫに応答してクロック信号ＣＬＫの１周期間隔で計数する。カウンタ２４０の計数結果は、アドレス情報として、ＡＳＲ２５０−１およびＡＳＲ２５０−２のそれぞれに与えられる。ＡＳＲ２５０−１およびＡＳＲ２５０−２のそれぞれは、アドレス可能なシフトレジスタである。なお、ＡＳＲは、Addressable Shift Registerの略称である。

ここで、図３を参照する。図３は、ＡＳＲ２５０−１の内部構成を示すブロック図である。ＡＳＲ２５０−１は、８個のフリップフロップ３１０−０〜７と、セレクタ３２０とを備える。８個のフリップフロップ３１０−０〜７は、シフトレジスタを構成する。フリップフロップ３１０−７は、クロック信号ＣＬＫを８分周した信号に応答して、ＰＮ符号発生器２２０の出力データを取り込み、取り込んだデータを出力する。フリップフロップ３１０−０〜６のそれぞれは、クロック信号ＣＬＫを８分周した信号に応答して、前段のフリップフロップの出力データを取り込み、取り込んだデータを出力する。セレクタ３２０は、カウンタ２４０から３ビット幅のアドレス情報を受信する。セレクタ３２０は、カウンタ２４０からのアドレス情報に基づいて、フリップフロップ３１０−０〜７の出力データのいずれか１つを選択し、選択したデータを出力する。カウンタ２４０からのアドレス情報（アドレス値）は、選択されるフリップフロップに付された参照番号の枝番号に対応する。例えば、カウンタ２４０からのアドレス情報が１である時は、フリップフロップ３１０−１が選択される。以上のように、固定された順序およびタイミングで周期的に繰り返し疑似雑音符号が選択される。選択されたデータは、ＡＳＲ２５０−１の出力として、乗算器２６０−１へ供給される。

ここで、図２を参照する。ＡＳＲ２５０−２は、ＡＳＲ２５０−１と同一構成および同一機能を有するので、詳細な説明は省略する。乗算器２６０−１は、ＡＳＲ２５０−１の出力データとデータ反復器２１０の出力データとを乗じ、乗算結果を出力する装置である。乗算器２６０−２は、ＡＳＲ２５０−２の出力データとデータ反復器２１０の出力データとを乗じ、乗算結果を出力する装置である。加算器２７０−１は、乗算器２６０−１の出力データと遅延器２８０−１の出力データとを加算し、加算結果を出力する装置である。加算器２７０−２は、乗算器２６０−２の出力データと遅延器２８０−２の出力データとを加算し、加算結果を出力する装置である。加算器２７０−１と遅延器２８０−１は、累積加算器を構成している。また、加算器２７０−２と遅延器２８０−２は、累積加算器を構成している。検出器２９０は、加算器２７０−１および加算器２７０−２の出力データを参照して、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する装置である。

次に、測定装置１の全体動作について説明する。ここで、図１を参照する。被測定信号Ｓ_INは、前処理装置２０により処理された後、Ａ／Ｄ変換装置３０によりディジタル変換され、記憶装置４０に格納される。同期捕捉装置２００は、記憶装置４０に格納されたデータＤ_Sに基づき、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する。最後に、復調装置１００は、同期捕捉装置２００が検出した位相に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する。

次に、同期捕捉装置２００の動作について説明する。ここで、図２と図４を参照する。図４は、データ反復器２１０の出力データおよびＡＳＲ２５０−１の出力データおよびＡＳＲ２５０−２の出力データを示すタイミングチャートである。図４において、横軸は時間である。また、図４における縦破線は、クロック信号ＣＬＫの周期間隔で並んでいる。下付数字を有するアルファベット記号「Ｓ」は、タイムスロットを表している。タイムスロットの時間間隔は、Ｔ_Cである。下付数字を有するアルファベット記号「Ｘ」は、データ反復器２１０の出力データを表している。データ反復器２１０の出力データは、８Ｔ_C毎に新たなビットデータが出力される。下付数字を有するアルファベット記号「Ｃ」は、疑似雑音符号Ｎ₁の各ビットデータを示している。アルファベット記号「Ｃ」の下付数字は、ＰＮ符号発生器２２０から出力されるビットデータの順番を表している。すなわち、Ｃ₀、Ｃ₁，Ｃ₂・・・の順に出力される。なお、疑似雑音符号Ｎ₁は繰り返し発生されるので、Ｃ₁₅の次はＣ₀が出力される。さて、ＡＳＲ２６０−１およびＡＳＲ２６０−２は、位相が異なる８種類の疑似雑音符号を時分割多重して出力する。ＡＳＲ２６０−１から出力される８種の疑似雑音符号は、ＡＳＲ２６０−２から出力される８種の疑似雑音符号と位相が異なる。言うまでもないが、この場合の位相とは、疑似雑音符号Ｎ₁の位相である。乗算器２６０−１および乗算器２６０−２では、順次、乗算処理が行われる。そして、加算器２７０−１は、乗算器２６０−１の乗算結果に、８Ｔ_C前の加算器２７０−１の出力データを加算して、加算結果を出力する。すなわち、加算器２７０−１は、タイムスロットごとに、乗算器２６０−１の乗算結果を累積加算する。一方、加算器２７０−２は、乗算器２６０−２の乗算結果に、８Ｔ_C前の加算器２７０−２の出力データを加算して、加算結果を出力する。すなわち、加算器２７０−２は、タイムスロットごとに、乗算器２６０−２の乗算結果を累積加算する。

上記の演算を開始してから一定時間経過後、疑似雑音符号Ｎ₁の全１６ビットについての乗算結果の累積加算結果が、疑似雑音符号Ｎ₁の位相ごとに、加算器２７０−１および加算器２７０−２のそれぞれから出力される。例えば、加算器２７０−１から、Ｘ₀・Ｃ₀＋Ｘ₁・Ｃ₁＋Ｘ₂・Ｃ₂＋Ｘ₃・Ｃ₃＋Ｘ₄・Ｃ₄＋Ｘ₅・Ｃ₅＋Ｘ₆・Ｃ₆＋Ｘ₇・Ｃ₇＋Ｘ₈・Ｃ₈＋Ｘ₉・Ｃ₉＋Ｘ₁₀・Ｃ₁₀＋Ｘ₁₁・Ｃ₁₁＋Ｘ₁₂・Ｃ₁₂＋Ｘ₁₃・Ｃ₁₃＋Ｘ₁₄・Ｃ₁₄＋Ｘ₁₅・Ｃ₁₅の結果Ｙ₀が出力される。なお、Ｙ₀は、疑似雑音符号Ｎ₁の先頭チップの位相を最初の入力データＸ₀と一致させた時の演算結果である。また、疑似雑音符号Ｎ₁の先頭チップの位相を最初の入力データＸ₀に対してｎチップ分シフトした時の乗算結果の累積加算結果をＹ_nとする。さて、演算結果Ｙ₀の出力開始から９Ｔ_C後、Ｘ₁・Ｃ₀＋Ｘ₂・Ｃ₁＋Ｘ₃・Ｃ₂＋Ｘ₄・Ｃ₃＋Ｘ₅・Ｃ₄＋Ｘ₆・Ｃ₅＋Ｘ₇・Ｃ₆＋Ｘ₈・Ｃ₇＋Ｘ₉・Ｃ₈＋Ｘ₁₀・Ｃ₉＋Ｘ₁₁・Ｃ₁₀＋Ｘ₁₂・Ｃ₁₁＋Ｘ₁₃・Ｃ₁₂＋Ｘ₁₄・Ｃ₁₃＋Ｘ₁₅・Ｃ₁₄＋Ｘ₁₆・Ｃ₁₅の結果、すなわち、演算結果Ｙ₁が出力される。このように演算結果Ｙ₁〜Ｙ₇が、９Ｔ_C毎に順次、加算器２７０−１から出力される。演算結果Ｙ₇が出力された後に続けて、加算器２７０−２からは、Ｘ₈・Ｃ₀＋Ｘ₉・Ｃ₁＋Ｘ₁₀・Ｃ₂＋Ｘ₁₁・Ｃ₃＋Ｘ₁₂・Ｃ₄＋Ｘ₁₃・Ｃ₅＋Ｘ₁₄・Ｃ₆＋Ｘ₁₅・Ｃ₇＋Ｘ₁₆・Ｃ₈＋Ｘ₁₇・Ｃ₉＋Ｘ₁₈・Ｃ₁₀＋Ｘ₁₉・Ｃ₁₁＋Ｘ₂₀・Ｃ₁₂＋Ｘ₂₁・Ｃ₁₃＋Ｘ₂₂・Ｃ₁₄＋Ｘ₂₃・Ｃ₁₅の結果Ｙ₈が出力される。上記と同様に、演算結果Ｙ₈〜Ｙ₁₅が、９Ｔ_C毎に順次、加算器２７０−２から出力される。ちなみに、Ｙ₁₅＝Ｘ₁₅・Ｃ₀＋Ｘ₁₆・Ｃ₁＋Ｘ₁₇・Ｃ₂＋Ｘ₁₈・Ｃ₃＋Ｘ₁₉・Ｃ₄＋Ｘ₂₀・Ｃ₅＋Ｘ₂₁・Ｃ₆＋Ｘ₂₂・Ｃ₇＋Ｘ₂₃・Ｃ₈＋Ｘ₂₄・Ｃ₉＋Ｘ₂₅・Ｃ₁₀＋Ｘ₂₆・Ｃ₁₁＋Ｘ₂₇・Ｃ₁₂＋Ｘ₂₈・Ｃ₁₃＋Ｘ₂₉・Ｃ₁₄＋Ｘ₃₀・Ｃ₁₅、である。

疑似雑音符号Ｎ₁の全１６ビットについての乗算結果を累積加算した結果は、被測定信号Ｓ_IN（実際にはデータＤ_S）と疑似雑音符号Ｎ₁との相関値として利用することができる。そして最終的には、疑似雑音符号Ｎ₁の位相ごとの相関値として、全部で１６個の累積加算結果Ｙ₀〜Ｙ₁₅が得られる。本実施形態では、関連する疑似雑音符号Ｎ₁の位相がそれぞれ異なる１６種類の相関演算を、並列化しかつ時間的に多重化して処理している（並列度２、時分割多重度８）。ここで、本方式を従来のスライディング相関器と比較してみると、回路規模は並列化により２倍になるが、処理速度はクロック信号ＣＬＫが入力データレートと同じであると仮定した場合１／２に短縮されている。また、本方式を従来のマッチトフィルタと比較してみると、回路規模は多重化により１／８になり、処理速度はクロック信号ＣＬＫが入力データレートと同じであると仮定した場合８倍になる。なお、本実施形態のように、クロック信号ＣＬＫを入力データレートよりも高速にすれば、従来の方法より同等あるいはそれ以上に高速に上記処理を行うことができる。

検出器２９０は、加算器２７０−１および加算器２７０−２から出力される上記１６個の累積加算結果のうち絶対値が最大のものを検出する。検出された累積加算結果に関連する疑似雑音符号Ｎ₁の位相が、復調装置１００へ出力される。そして、復調装置１００は、同期捕捉装置２００が出力した位相情報に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する。

次に、本発明の第二の実施形態について説明する。本発明の第二の実施形態は、被測定信号であるＣＤＭＡ方式の信号を測定する測定装置２である。ここで、図１を参照する。測定装置２は、測定装置１において同期捕捉装置２００が同期捕捉装置４００に置き換わったものである。すなわち、構成要素の点から見れば、測定装置１と測定装置２とに相違はない。制御装置６０によりゲートアレイ５０内で実現される装置が異なるのみである。従って、測定装置２の構成要素のうち、測定装置１と共通する要素については、説明を省略する。

同期捕捉装置４００は、制御装置６０がゲートアレイ５０をプログラムすることにより、ゲートアレイ５０内に構成されたものである。同期捕捉装置４００は、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する装置である。復調装置１００は、同期捕捉装置４００が検出した位相に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する装置である。

ここで、図５を参照する。図５は、同期捕捉装置４００の内部構成を示すブロック図である。同期捕捉装置４００は、データ反復器４１０と、ＰＮ符号発生器４２０と、遅延器４３０−２と、遅延器４３０−３と、遅延器４３０−４と、カウンタ４４０と、ＡＳＲ４５０−１と、ＡＳＲ４５０−２と、ＡＳＲ４５０−３と、ＡＳＲ４５０−４と、乗算器４６０−１と、乗算器４６０−２と、乗算器４６０−３と、乗算器４６０−４と、加算器４７０−１と、加算器４７０−２と、加算器４７０−３と、加算器４７０−４と、遅延器４８０−１と、遅延器４８０−２と、遅延器４８０−３と、遅延器４８０−４と、検出器４９０とを備える。

データ反復器４１０は、ゲートアレイ５０内に供給されているクロック信号ＣＬＫまたはクロック信号ＣＬＫを分周した信号に応じて動作し、記憶装置４０から読み出されたデータＤ_Sを、クロック信号ＣＬＫの１周期Ｔ_Cの４倍の時間、出力し続ける装置である。なお、クロック信号ＣＬＫの速度は、被測定信号Ｓ_INのチップレートよりも高く、例えば、数１００ＭＨｚなどである。一般に、クロック信号ＣＬＫの最高速度は、ゲートアレイ５０などのハードウェア部品の最大動作クロック周波数によって決まる。ＰＮ符号発生器４２０は、４Ｔ_C毎に１ビットずつ疑似雑音符号Ｎ₂を発生する装置である。疑似雑音符号Ｎ₂は、Ｍ系列やゴールド符号など、各通信方式に必要とされる疑似雑音符号である。ＰＮ符号発生器４２０が発生する疑似雑音符号Ｎ₂は、被測定信号Ｓ_INに含まれる疑似雑音符号の１周期分の全部もしくは一部を繰り返し発生する。全相関の場合に当該１周期分の全部が発生され、部分相関の場合に当該１周期分の一部が発生される。本実施形態では、説明を簡便にするために、相関長１６ビットの全相関を行うものとし、被測定信号Ｓ_INに含まれる疑似雑音符号の符号長が１６ビットであり、ＰＮ符号発生器４２０が１６ビット長の疑似雑音符号を繰り返し発生するものとする。遅延器４３０−２〜４および遅延器４８０−１〜４は、入力信号または入力データに４Ｔ_Cの時間遅延を付加して出力する素子である。遅延器４３０−２〜４および遅延器４８０−１〜４は、例えば、シフトレジスタまたはＦＩＦＯ形のメモリまたは所定長の伝送線路などである。カウンタ４４０は、２ビット幅の２進アップカウンタであり、０から３までの数を順に出力する。カウンタ４４０は、クロック信号ＣＬＫに応答してクロック信号ＣＬＫの１周期間隔で計数する。カウンタ４４０の計数結果は、アドレス情報として、ＡＳＲ４５０−１〜４のそれぞれに与えられる。ＡＳＲ４５０−１〜４は、アドレス可能なシフトレジスタである。

ここで、図６を参照する。図６は、ＡＳＲ４５０−１の内部構成を示すブロック図である。ＡＳＲ４５０−１は、４個のフリップフロップ５１０−０〜３と、セレクタ５２０とを備える。４個のフリップフロップ５１０−０〜３は、シフトレジスタを構成する。フリップフロップ５１０−３は、クロック信号ＣＬＫを４分周した信号に応答して、ＰＮ符号発生器４２０の出力データを取り込み、取り込んだデータを出力する。フリップフロップ５１０−０〜２のそれぞれは、クロック信号ＣＬＫを４分周した信号に応答して、前段のフリップフロップの出力データを取り込み、取り込んだデータを出力する。セレクタ５２０は、カウンタ４４０から２ビット幅のアドレス情報を受信する。セレクタ５２０は、カウンタ４４０からのアドレス情報に基づいて、フリップフロップ５１０−０〜３の出力データのいずれか１つを選択し、選択したデータを出力する。選択されたデータは、ＡＳＲ４５０−１の出力として、乗算器４６０−１へ供給される。なお、カウンタ４４０からのアドレス情報（アドレス値）は、選択されるフリップフロップに付された参照番号の枝番号に対応する。例えば、カウンタ４４０からのアドレス情報が１である時は、フリップフロップ５１０−１が選択される。

ここで、図５を参照する。ＡＳＲ４５０−２〜４のそれぞれは、ＡＳＲ４５０−１と同一構成および同一機能を有するので、詳細な説明は省略する。乗算器４６０−１は、ＡＳＲ４５０−１の出力データとデータ反復器４１０の出力データとを乗じ、乗算結果を出力する装置である。乗算器４６０−２は、ＡＳＲ４５０−２の出力データとデータ反復器４１０の出力データとを乗じ、乗算結果を出力する装置である。乗算器４６０−３は、ＡＳＲ４５０−３の出力データとデータ反復器４１０の出力データとを乗じ、乗算結果を出力する装置である。乗算器４６０−４は、ＡＳＲ４５０−４の出力データとデータ反復器４１０の出力データとを乗じ、乗算結果を出力する装置である。加算器４７０−１は、乗算器４６０−１の出力データと遅延器４８０−１の出力データとを加算し、加算結果を出力する装置である。加算器４７０−２は、乗算器４６０−２の出力データと遅延器４８０−２の出力データとを加算し、加算結果を出力する装置である。加算器４７０−３は、乗算器４６０−３の出力データと遅延器４８０−３の出力データとを加算し、加算結果を出力する装置である。加算器４７０−４は、乗算器４６０−４の出力データと遅延器４８０−４の出力データとを加算し、加算結果を出力する装置である。加算器４７０−１と遅延器４８０−１は、累積加算器を構成している。また、加算器４７０−２と遅延器４８０−２は、累積加算器を構成している。加算器４７０−３と遅延器４８０−３は、累積加算器を構成している。加算器４７０−４と遅延器４８０−４は、累積加算器を構成している。検出器４９０は、加算器４７０−１〜４のそれぞれの出力データを参照して、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する装置である。

次に、測定装置２の全体動作について説明する。ここで、図１を参照する。被測定信号Ｓ_INは、前処理装置２０により処理された後、Ａ／Ｄ変換装置３０によりディジタル変換され、記憶装置４０に格納される。同期捕捉装置４００は、記憶装置４０に格納されたデータＤ_Sに基づき、被測定信号Ｓ_INの疑似雑音符号の位相を検出する。最後に、復調装置１００は、同期捕捉装置４００が検出した位相に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する。

次に、同期捕捉装置４００の動作について説明する。ここで、図５と図７を参照する。図７は、データ反復器４１０の出力データおよびＡＳＲ４５０−１〜４のそれぞれの出力データを示すタイミングチャートである。図７において、横軸は時間である。また、図７における縦破線は、クロック信号ＣＬＫの周期間隔で並んでいる。下付数字を有するアルファベット記号「Ｓ」は、タイムスロットを表している。タイムスロットの時間間隔は、Ｔ_Cである。下付数字を有するアルファベット記号「Ｘ」は、データ反復器４１０の出力データを表している。データ反復器４１０の出力データは、４Ｔ_C毎に新たなビットデータが出力される。下付数字を有するアルファベット記号「Ｃ」は、疑似雑音符号Ｎ₂の各ビットデータを示している。アルファベット記号「Ｃ」の下付数字は、ＰＮ符号発生器４２０から出力されるビットデータの順番を表している。すなわち、Ｃ₀、Ｃ₁，Ｃ₂・・・の順に出力される。なお、疑似雑音符号Ｎ₂は繰り返し発生されるので、Ｃ₁₅の次はＣ₀が出力される。さて、ＡＳＲ４６０−１〜４のそれぞれは、位相が異なる４種類の疑似雑音符号を時分割多重して出力する。あるＡＳＲから出力される４種の疑似雑音符号は、他の３つのＡＳＲから出力される４種の疑似雑音符号と位相が異なる。この場合の位相とは、疑似雑音符号Ｎ₂の位相である。乗算器４６０−１〜４のそれぞれにおいて、順次、乗算処理が行われる。そして、加算器４７０−１は、乗算器４６０−１の乗算結果に、４Ｔ_C前の加算器４７０−１の出力データを加算して、加算結果を出力する。すなわち、加算器４７０−１は、タイムスロットごとに、乗算器４６０−１の乗算結果を累積加算する。加算器４７０−２は、乗算器４６０−２の乗算結果に、４Ｔ_C前の加算器４７０−２の出力データを加算して、加算結果を出力する。すなわち、加算器４７０−２は、タイムスロットごとに、乗算器４６０−２の乗算結果を累積加算する。加算器４７０−３は、乗算器４６０−３の乗算結果に、４Ｔ_C前の加算器４７０−３の出力データを加算して、加算結果を出力する。すなわち、加算器４７０−３は、タイムスロットごとに、乗算器４６０−３の乗算結果を累積加算する。加算器４７０−４は、乗算器４６０−４の乗算結果に、４Ｔ_C前の加算器４７０−４の出力データを加算して、加算結果を出力する。すなわち、加算器４７０−４は、タイムスロットごとに、乗算器４６０−４の乗算結果を累積加算する。

上記の演算を開始してから一定時間経過後、疑似雑音符号Ｎ₂の全１６ビットについての乗算結果の累積加算結果が、疑似雑音符号Ｎ₂の位相ごとに、加算器４７０−１〜４のそれぞれから順次出力される。例えば、加算器４７０−１から、Ｘ₀・Ｃ₀＋Ｘ₁・Ｃ₁＋Ｘ₂・Ｃ₂＋Ｘ₃・Ｃ₃＋Ｘ₄・Ｃ₄＋Ｘ₅・Ｃ₅＋Ｘ₆・Ｃ₆＋Ｘ₇・Ｃ₇＋Ｘ₈・Ｃ₈＋Ｘ₉・Ｃ₉＋Ｘ₁₀・Ｃ₁₀＋Ｘ₁₁・Ｃ₁₁＋Ｘ₁₂・Ｃ₁₂＋Ｘ₁₃・Ｃ₁₃＋Ｘ₁₄・Ｃ₁₄＋Ｘ₁₅・Ｃ₁₅の結果Ｙ₀が出力される。なお、Ｙ₀は、疑似雑音符号Ｎ₁の先頭チップの位相を最初の入力データＸ₀と一致させた時の演算結果である。また、疑似雑音符号Ｎ₁の先頭チップの位相を最初の入力データＸ₀に対してｎチップ分シフトした時の乗算結果の累積加算結果をＹ_nとする。さて、演算結果Ｙ₀の出力開始から５Ｔ_C後に、Ｘ₁・Ｃ₀＋Ｘ₂・Ｃ₁＋Ｘ₃・Ｃ₂＋Ｘ₄・Ｃ₃＋Ｘ₅・Ｃ₄＋Ｘ₆・Ｃ₅＋Ｘ₇・Ｃ₆＋Ｘ₈・Ｃ₇＋Ｘ₉・Ｃ₈＋Ｘ₁₀・Ｃ₉＋Ｘ₁₁・Ｃ₁₀＋Ｘ₁₂・Ｃ₁₁＋Ｘ₁₃・Ｃ₁₂＋Ｘ₁₄・Ｃ₁₃＋Ｘ₁₅・Ｃ₁₄＋Ｘ₁₆・Ｃ₁₅の結果、すなわち、演算結果Ｙ₁が出力される。演算結果Ｙ₀〜Ｙ₃は、５Ｔ_C毎に順次、加算器４７０−１から出力される。Ｙ₃が出力された後に続けて、加算器４７０−２からは、Ｘ₄・Ｃ₀＋Ｘ₅・Ｃ₁＋Ｘ₆・Ｃ₂＋Ｘ₇・Ｃ₃＋Ｘ₈・Ｃ₄＋Ｘ₉・Ｃ₅＋Ｘ₁₀・Ｃ₆＋Ｘ₁₁・Ｃ₇＋Ｘ₁₂・Ｃ₈＋Ｘ₁₃・Ｃ₉＋Ｘ₁₄・Ｃ₁₀＋Ｘ₁₅・Ｃ₁₁＋Ｘ₁₆・Ｃ₁₂＋Ｘ₁₇・Ｃ₁₃＋Ｘ₁₈・Ｃ₁₄＋Ｘ₁₉・Ｃ₁₅の結果Ｙ₄が出力される。上記同様に、演算結果Ｙ₄〜Ｙ₇は、５Ｔ_C毎に順次、加算器４７０−２から出力される。Ｙ₇が出力された後に続けて、加算器４７０−３からは、５Ｔ_C毎に、演算結果Ｙ₈〜Ｙ₁₁が順次出力される。Ｙ₁₁が出力された後に続けて、加算器４７０−４からは、５Ｔ_C毎に演算結果Ｙ₁₂〜Ｙ₁₅が順次出力される。

疑似雑音符号Ｎ₂の全１６ビットについての乗算結果を累積加算した結果は、被測定信号Ｓ_IN（実際にはデータＤ_S）と疑似雑音符号Ｎ₂との相関値として利用することができる。そして最終的には、疑似雑音符号Ｎ₁の位相ごとの相関値として、全部で１６個の累積加算結果Ｙ₀〜Ｙ₁₅が得られる。本実施形態では、関連する疑似雑音符号Ｎ₁の位相がそれぞれ異なる１６種類の相関演算を、並列化しかつ時間的に多重化して処理している（並列度４、時分割多重度４）。ここで、本方式を従来のスライディング相関器と比較してみると、回路規模は並列化により４倍になるが、処理速度はクロック信号ＣＬＫが入力データレートと同じであると仮定した場合１／４に短縮されている。また、本方式を従来のマッチトフィルタと比較してみると、回路規模は多重化により１／４になり、処理速度はクロック信号ＣＬＫが入力データレートと同じであると仮定した場合４倍になる。なお、本実施形態のように、クロック信号ＣＬＫを入力データレートよりも高速にすれば、従来の方法より同等あるいはそれ以上に高速に上記処理を行うことができる。

検出器４９０は、加算器４７０−１〜４のそれぞれから出力される上記１６個の累積加算結果のうち絶対値が最大のものを検出する。検出された累積加算結果に関連する疑似雑音符号Ｎ₂の位相が、復調装置１００へ出力される。そして、復調装置１００は、同期捕捉装置４００が出力した位相情報に基づき、被測定信号Ｓ_INを復調する。

ところで、上記の各実施形態は、いずれも全相関が採用されている。本発明は、同期捕捉のために、全相関のみならず部分相関も採用しうる。そこで、部分相関による同期捕捉を行う、本発明の第三の実施形態について以下に説明する。

本発明の第三の実施形態は、被測定信号であるＣＤＭＡ方式の信号を測定する測定装置３である。ここで、図１を参照する。測定装置３は、測定装置１において同期捕捉装置２００が同期捕捉装置６００に置き換わったものである。すなわち、構成要素の点から見れば、測定装置１と測定装置２とに相違はない。制御装置６０によりゲートアレイ５０内で実現される装置が異なるのみである。従って、測定装置３の構成要素のうち、測定装置１と共通する要素については、説明を省略する。

同期捕捉装置６００は、制御装置６０がゲートアレイ５０をプログラムすることにより、ゲートアレイ５０内に構成されたものである。同期捕捉装置６００は、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する装置である。復調装置１００は、同期捕捉装置６００が検出した位相に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する装置である。

ここで、図８を参照する。図８は、同期捕捉装置６００の内部構成を示すブロック図である。同期捕捉装置６００は、同期捕捉装置２００の構成要素に加えて、加算器２７０−１と遅延器２８０−１との間にスイッチ６１０−１を、加算器２７０−２と遅延器２８０−２との間にスイッチ６１０−２を備える。スイッチ６１０−１およびスイッチ６１０−２は、単極双投形（ＳＰＤＴ形）のスイッチである。また、同期捕捉装置６００は、ＰＮ符号発生器２２０の代わりにＰＮ符号発生器６２０を備える。さらに、図８において、図２と同じ構成要素については、同一の参照符号を付して詳細な説明を省略する。

スイッチ６１０−１およびスイッチ６１０−２において、端子ａが共通端子である。スイッチ６１０−１の端子ａは、加算器２７０−１に接続されている。スイッチ６１０−１の端子ｂは、遅延器２８０−１に接続され、遅延器２８０−１の出力データが供給される。スイッチ６１０−１の端子ｃは、ゼロが供給されている。スイッチ６１０−２の端子ａは、加算器２７０−２に接続されている。スイッチ６１０−２の端子ｂは、遅延器２８０−２に接続され、遅延器２８０−２の出力データが供給される。スイッチ６１０−１の端子ｃは、ゼロが供給されている。加算器２７０−１は、乗算器２６０−１の出力データとスイッチ６１０−１の端子ａに現れるデータとを加算し、加算結果を出力する。加算器２７０−２は、乗算器２６０−２の出力データとスイッチ６１０−２の端子ａに現れるデータとを加算し、加算結果を出力する。

ＰＮ符号発生器６２０は、８Ｔ_C毎に１ビットずつ疑似雑音符号Ｎ₃を発生する装置である。疑似雑音符号Ｎ₃は、Ｍ系列やゴールド符号など、各通信方式に必要とされる疑似雑音符号である。ただし、この疑似雑音符号Ｎ₃は、ある疑似雑音符号の一部分である。本実施形態において、ＰＮ符号発生器６２０が発生する疑似雑音符号Ｎ₃は、拡散符号の周期が３８４００チップであるＷ−ＣＤＭＡを例にとり、符号長３８４００ビットの疑似雑音符号の先頭から１６ビット分の符号とする。疑似雑音符号Ｎ₃は、ＰＮ符号発生器６２０により繰り返し発生される。疑似雑音符号Ｎ₃は、ＡＳＲ２５０−１に、および、遅延器２３０−２を介してＡＳＲ２５０−２に供給される。

次に、測定装置３の全体動作について説明する。ここで、図１を参照する。被測定信号Ｓ_INは、前処理装置２０により処理された後、Ａ／Ｄ変換装置３０によりディジタル変換され、記憶装置４０に格納される。同期捕捉装置６００は、記憶装置４０に格納されたデータＤ_Sに基づき、被測定信号Ｓ_INに含まれる疑似雑音符号の位相を検出する。最後に、復調装置１００は、同期捕捉装置６００が検出した位相に基づき、被測定信号Ｓ_IN（実際にはデータＤ_S）を復調する。

次に、同期捕捉装置６００の動作について説明する。ここで、図８と図９を参照する。図９は、データ反復器２１０の出力データおよびＡＳＲ２５０−１〜４のそれぞれの出力データを示すタイミングチャートである。図９において、横軸は時間である。また、図９における縦破線は、クロック信号ＣＬＫの周期間隔で並んでいる。図９の下図は、図９の上図に時間的に後続するチャートである。下付数字を有するアルファベット記号「Ｓ」は、タイムスロットを表している。タイムスロットの時間間隔は、Ｔ_Cである。下付数字を有するアルファベット記号「Ｘ」は、データ反復器２１０の出力データを表している。データ反復器２１０の出力データは、８Ｔ_C毎に新たなビットデータが出力される。下付数字を有するアルファベット記号「Ｃ」は、疑似雑音符号Ｎ₃の各ビットデータを示している。アルファベット記号「Ｃ」の下付数字は、ＰＮ符号発生器２２０から出力されるビットデータの順番を表している。すなわち、Ｃ₀、Ｃ₁，Ｃ₂・・・の順に出力される。なお、疑似雑音符号Ｎ₃は繰り返し発生されるので、Ｃ₁₅の次はＣ₀が出力される。また、疑似雑音符号Ｎ₃が疑似雑音符号の一部であるので、Ｃ₀との乗算結果から順に累積加算することを要し、Ｃ₀が現れるまでのビットデータおよび当該ビットデータに関連する演算は全て無効となる。そのような無効なビットデータは、タイミングチャート（図９）において記号「−」として表示されている。

さて、乗算器２６０−１〜２のそれぞれ、および、加算器２７０−１〜２のそれぞれは、継続的に演算を繰り返している。スイッチ６１０−１およびスイッチ６１０−２は、無効なビットデータに係る乗算結果が累積加算処理に反映されないように選択動作を行う。すなわち、スイッチ６１０−１は、加算器２７０−１に入力されるデータ（乗算結果）に関連するＡＳＲ２５０−１の出力データがＣ₀である時、端子ｃを選択する。これにより、加算器２７０−１に係る累積加算値が初期化される。一方、スイッチ６１０−１は、加算器２７０−１に入力されるデータ（乗算結果）に関連するＡＳＲ２５０−１の出力データがＣ₀以外である時、端子ｂを選択する。また、スイッチ６１０−２は、加算器２７０−２に入力されるデータ（乗算結果）に関連するＡＳＲ２５０−２の出力データがＣ₀である時、端子ｃを選択する。これにより、加算器２７０−２に係る累積加算値が初期化される。一方、スイッチ６１０−２は、加算器２７０−２に入力されるデータ（乗算結果）に関連するＡＳＲ２５０−２の出力データがＣ₀以外である時、端子ｂを選択する。より具体的な例を挙げると、データ反復器２１０の出力データがＸ₀である時のタイムスロットＳ₀、および、データ反復器２１０の出力データがＸ₁である時のタイムスロットＳ₁においてスイッチ６１０−１の端子ｃが選択され、加算器２７０−１にゼロが供給される。そして、データ反復器２１０の出力データがＸ₁である時のタイムスロットＳ₀、および、データ反復器２１０の出力データがＸ₂である時のタイムスロットＳ₁において、スイッチ６１０−１の端子ｂが選択され、加算器２７０−１に遅延器２８０−１の出力データが供給される。また、例えば、データ反復器２１０の出力データがＸ₈である時のタイムスロットＳ₀、および、データ反復器２１０の出力データがＸ₉である時のタイムスロットＳ₁において、スイッチ６１０−２の端子ｃが選択され、加算器２７０−２にゼロが供給される。そして、データ反復器２１０の出力データがＸ₉である時のタイムスロットＳ₀、および、データ反復器２１０の出力データがＸ₁₀である時のタイムスロットＳ₁において、スイッチ６１０−２の端子ｂが選択され、加算器２７０−２に遅延器２８０−２の出力データが供給される。

第一の実施形態と同様に、リセットから一定時間経過すると、疑似雑音符号Ｎ₃の全１６ビットについての乗算結果の累積加算結果が、疑似雑音符号Ｎ₃の位相ごとに、加算器２７０−１および加算器２７０−２のそれぞれから順次出力される。ここで、疑似雑音符号Ｎ₃の先頭チップの位相を最初の入力データＸ₀に対してｎチップ分シフトした時の乗算結果の累積加算結果をＹ_nとする。各累積加算結果が出力されるタイミングは、第一の実施形態と同様に、加算器２７０−１から９Ｔ_C毎に順次、演算結果Ｙ₀〜Ｙ₇が出力される。Ｙ₇が出力された後に続いて、加算器２７０−２から９Ｔ_C毎に順次、Ｙ₈〜Ｙ₁₅が出力される。

前述の通り、スイッチ６１０−１は、加算器２８０−１に入力されるデータ（乗算結果）に関連するＡＳＲ２５０−１の出力データがＣ₀である時、端子ｃを選択する。また、スイッチ６１０−２は、加算器２８０−１に入力されるデータ（乗算結果）に関連するＡＳＲ２５０−１の出力データがＣ₀である時、端子ｃを選択する。これらの動作により、随時、累積加算値が初期化されていく。従って、演算結果Ｙ₀〜Ｙ₁₅のそれぞれが出力された後、演算結果Ｙ₀〜Ｙ₁₅のそれぞれに関連する累積加算値が初期化され、新たに累積加算が開始される。そして、加算器２７０−１から９Ｔ_C毎に順次、演算結果Ｙ₁₆〜Ｙ₂₃が出力される。Ｙ₂₃が出力された後に続いて、加算器２７０−２から９Ｔ_C毎に順次、Ｙ₂₄〜Ｙ₃₁が出力される。新たな累積加算を１つ開始すると、１チップ分だけサーチ区間が広がる。このようにしてサーチ区間を広げることにより、例えば、Ｗ−ＣＤＭＡで信号拡散に用いられる疑似雑音符号の全長３８４００チップの区間における部分相関処理を実施することができる。

さて、各累積加算結果は異なる時間に出力されるので、検出器２９０を図１０に示される検出器６９０に置き換えることができる。ここで、図１０を参照する。図１０は、検出器６９０の内部構成の一例を示す図である。検出器６９０は、加算器２７０−１の出力データと加算器２７０−２の出力データのいずれかを選択して出力するセレクタ６９１と、セレクタ６９１の出力データから絶対値が最大のものを検出し、当該最大値に対応する疑似雑音符号Ｎ₃の位相を出力する最大値検出器６９２を備える。このような検出器６９０は、加算器に対応して２つの最大値検出器を備える必要がない分だけ構成が簡易であり、ゲートアレイ・リソースの消費が少ない。

また、本第三の実施形態において、累積加算値を初期化する手段はスイッチに限定されない。加算器に供給される乗算結果に対応する疑似雑音符号のデータが当該疑似雑音符号の先頭データである時に、当該乗算結果とともに加算器に入力されるデータをゼロにする手段であれば何でも良い。例えば、加算器に接続される遅延器が、対応するＡＳＲに内蔵されるものと同じ段数のシフトレジスタで構成される場合、乗算器に供給される疑似雑音符号に基づいてシフトレジスタの所定のフリップフロップを適当な時期にリセットするような制御装置をスイッチの代わりに利用できる。

なお、第二の実施形態の同期捕捉装置４００についても、第三の実施形態と同じく、部分的な疑似雑音符号を用いた相関処理を行うように変形させる事ができる。加えて、第三の実施形態に関する他の変形も施すことができる。

また、上記の各実施形態において、相関処理の時分割多重度および並列度のそれぞれは、任意に選択することができる。すなわち、第一の実施形態のように、時分割多重度が８かつ並列度が２であることに限定されない。また、第二の実施形態のように、時分割多重度が４かつ並列度が４であることに限定されない。また、相関長も１６ビットに限定されない。例えば、相関長を２５６ビットとした場合、並列度１６かつ時分割多重度１６の構成、並列度８かつ時分割多重度３２の構成、あるいは、並列度４かつ時分割多重度６４の構成などが採用できる。加えて、相関処理の時分割多重度および並列度のそれぞれは、ゲートアレイ５０のプログラム毎に任意の値を選択することができる。このような時分割多重度と並列度の変更は、被測定信号Ｓ_INによる制限を受けない。例えば、被測定信号Ｓ_INに対する同期処理中に、分割多重度または並列度を変更して、同期処理をやり直すことができる。ところで、ゲートアレイ５０のクロック速度（もしくは処理速度）が、チップレートまたは被測定信号Ｓ_IF（もしくはＳ_IN）の標本化速度より高速であれば時分割多重度を増やすことができ、ゲートアレイ５０のリソース消費量を減らすことができる。逆に、ゲートアレイ５０のクロック速度（もしくは処理速度）が比較的遅い場合は、ゲートアレイ５０のリソースを多く使うことにより並列度を高めて、必要な処理を必要な時間内に行うような選択をすることができる。従って、相関処理時間に制約がある状況下で、被測定信号の信号対雑音比が悪化し相関長を長くする必要がある場合に、同一ゲートアレイ内に構成される他の装置の規模を勘案しながら、同期捕捉装置の時分割多重および並列度のいずれか、または、それらの両方を変化させてさせる目的を達成することができる。相関処理の時分割多重度および並列度は、第一の実施形態および第二の実施形態ならびに上記の説明を参照して明らかなように、同一のハードウェア構成において、変更可能であって、時分割多重度および並列度の複数の組み合わせから任意あるいは所定のルールに従って手動であるいは自動的に選択される。なお、時分割多重度は、ある乗算器に被測定信号の同一データが供給されている間に、同乗算器に供給される疑似雑音符号の位相の種類に等しい。また、並列度は、乗算器の個数に等しい。

さらに、上記の実施形態において、被測定信号Ｓ_INの信号対雑音比（ＳＮＲ）が小さいような場合、雑音成分の方の影響が大きく、被測定信号Ｓ_INに含まれる疑似雑音符号の正しい位相を検出できない場合がある。また、第三の実施形態では、部分相関の相関長を増やすことができるが、それでもなお正しい位相を検出できない場合がある。そのような問題を緩和するには、各実施形態において、ＰＮ符号発生器が発生する疑似雑音符号の位相ごと得られる相関値（累積加算結果）を、被測定信号Ｓ_INに含まれる疑似雑音符号の１周期ごとに、さらに累積加算する回路を追加することが有効である。これにより、相関値のＳＮＲが高まり、正しい位相を検出するようにすることができるようになる。例えば、第三の実施形態を変形する場合、図８における検出器６９０を、図１１に示す検出器７９０に置き換えればよい。図１１は、検出器７９０の内部構成の一例を示す図である。検出器７９０は、加算器２７０−１の出力データと加算器２７０−２の出力データのいずれかを選択して出力するセレクタ７９１と、セレクタ７９１の出力データを被測定信号Ｓ_INに含まれる疑似雑音符号Ｎ₃の１周期ごとに累積加算する累積加算器７９３と、累積加算器７９３から出力されるデータ（累積相関値）のうち絶対値が最大のものを検出し、当該最大値に対応する疑似雑音符号Ｎ₃の位相を出力する最大値検出器７９２を備える。第一の実施形態および第二の実施形態においても同様である。

またさらに、上記の各実施形態において、検出器は、加算器の出力データを参照するように構成されているが、累積のために加算器に接続されている遅延器の出力データを参照するようにしても良い。

また、上記の各実施形態において、検出器は、被測定信号に含まれる疑似雑音符号の位相を検出するために累積加算結果の絶対値の最大値を検出しているが、最大値の検出に代えて所定の閾値レベルを超える累積加算結果を検出するようにしても良い。

さらに、上記の各実施形態において、相関長、または、被測定信号Ｓ_INに含まれる疑似雑音符号の長さ、または、各符号発生装置が発生する疑似雑音符号の長さは、１６ビットに限定されない。例えば、それらは、１６ビットより短くても良いし、１６ビットより長くても良い。例えば、３８４００チップの疑似雑音符号で拡散された被測定信号に対する１２８ビット長の部分相関であっても良い。

またさらに、上記の各実施形態において、ＰＮ符号発生器をゲートアレイ５０内の記憶領域（不図示）やゲートアレイ５０に接続されゲートアレイ５０内と同等以上の速度でデータの読み出しが可能な記憶装置に置き換えることができる。すなわち、所望の疑似雑音符号データを当該記憶領域に予め格納しておき、その格納された疑似雑音符号を当該記憶領域から１ビットずつ順に繰り返し取り出すようにすれば良い。

また、上記の各実施形態において、各構成要素は、１つの筐体に備えられても良いし、２以上の筐体に分かれて備えられても良い。例えば、制御装置６０が市販のコンピュータであって、その他の構成要素が、当該コンピュータに接続された１つの測定装置に備えられても良い。また、当該他の構成要素が当該市販のコンピュータに内蔵可能なボードあるいはカードに備えられても良い。

本発明は、ＦＰＧＡのような再構成可能なゲートアレイに限らず、ＡＳＩＣのようなカスタムＬＳＩタイプのゲートアレイに対しても有益である。

測定装置１、測定装置２、および測定装置３の構成を示す図である。 同期捕捉装置２００の構成を示す図である。 ＡＳＲ２５０−１の構成を示す図である。 同期捕捉装置２００内のデータに関するタイミングチャートである。 同期捕捉装置４００の構成を示す図である。 ＡＳＲ４５０−１の構成を示す図である。 同期捕捉装置４００内のデータに関するタイミングチャートである。 同期捕捉装置６００の構成を示す図である。 同期捕捉装置６００内のデータに関するタイミングチャートである。 検出器６９０の構成を示す図である。 検出器７９０の構成を示す図である。

符号の説明

１，２，３ 測定装置
１０ 入力端子
２０ 前処理装置
３０ 変換装置
４０ 記憶装置
５０ ゲートアレイ
６０ 制御装置
７０ 出力端子
１００ 復調装置
２００，４００，６００ 同期捕捉装置
２１０，４１０ データ反復器
２２０，４２０ ＰＮ符号発生器
２３０−２ 遅延器
２４０，４４０ カウンタ
２５０−１，２５０−２ ＡＳＲ
２６０，４６０ 乗算器
２７０，４７０ 加算器
２８０，４８０ 遅延器
２９０，４９０，６９０，７９０ 検出器
３１０−０，３１０−１，３１０−２，３１０−３ フリップフロップ
３１０−４，３１０−５，３１０−６，３１０−７ フリップフロップ
３２０，５２０ セレクタ
４３０−２，４３０−３，４３０−４ 遅延器
４５０−１，４５０−２，４５０−３，４５０−４ ＡＳＲ
５１０−０，５１０−１，５１０−２，５１０−３ フリップフロップ
６１０−１，６１０−２ スイッチ
６２０ 符号発生器
６９１，７９１ セレクタ
６９２，７９２ 最大値検出器
７９３ 累積加算器

Claims (18)

1. 測定装置に具備される再構成可能なゲートアレイをプログラムする装置であって、
   前記ゲートアレイを、
   被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記第一の疑似雑音符号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムし、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするゲートアレイプログラム装置。
2. 被測定信号を格納する記憶装置を備える測定装置に具備され、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイをプログラムする装置であって、
   前記ゲートアレイを、
   前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号に含まれる前記第一の疑似雑音符号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムし、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするゲートアレイプログラム装置。
3. 各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
   各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
   ことを特徴とする請求項１または請求項２に記載のゲートアレイプログラム装置。
4. 前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項１乃至請求項３のいずれかに記載のゲートアレイプログラム装置。
5. 前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項４に記載のゲートアレイプログラム装置。
6. 前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１乃至請求項５のいずれかに記載のゲートアレイプログラム装置。
7. 再構成可能なゲートアレイを具備する測定装置であって、
   前記ゲートアレイが、
   被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記第一の疑似雑音符号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムされ、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とする測定装置。
8. 被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置であって、
   前記ゲートアレイが、
   前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号に含まれる前記第一の疑似雑音符号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムされ、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とする測定装置。
9. 各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
   各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
   ことを特徴とする請求項７または請求項８に記載の測定装置。
10. 前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項７乃至請求項９のいずれかに記載の測定装置。
11. 前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項１０に記載の測定装置。
12. 前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１乃至請求項５のいずれかに記載の測定装置。
13. 再構成可能なゲートアレイを備える測定装置に具備されるか接続されるコンピュータに、被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、
    前記プログラムされたゲートアレイが、
    前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
    前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
    各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記第一の疑似雑音符号とを乗ずる乗算器と、
    各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
    前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
    として機能し、
    各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択する、
    ことを特徴とするプログラム。
14. 被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置に具備されるか接続されるコンピュータに、前記被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、
    前記プログラムされたゲートアレイが、
    前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
    前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
    各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号に含まれる前記第一の疑似雑音符号とを乗ずる乗算器と、
    各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
    前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
    として機能し、
    各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択する、
    ことを特徴とするプログラム。
15. 各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
    各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
    ことを特徴とする請求項１３または請求項１４に記載のプログラム。
16. 前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項１３乃至請求項１５のいずれかに記載のプログラム。
17. 前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項１６に記載のプログラム。
18. 前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１３乃至請求項１７のいずれかに記載のプログラム。

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