JP2007166350A5 - - Google Patents

Claims (18)

1. 測定装置に具備される再構成可能なゲートアレイをプログラムする装置であって、
   前記ゲートアレイを、
   被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記被測定信号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムし、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするゲートアレイプログラム装置。
2. 被測定信号を格納する記憶装置を備える測定装置に具備され、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイをプログラムする装置であって、
   前記ゲートアレイを、
   前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムし、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするゲートアレイプログラム装置。
3. 各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
   各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
   ことを特徴とする請求項１または請求項２に記載のゲートアレイプログラム装置。
4. 前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項１乃至請求項３のいずれかに記載のゲートアレイプログラム装置。
5. 前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項４に記載のゲートアレイプログラム装置。
6. 前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１乃至請求項５のいずれかに記載のゲートアレイプログラム装置。
7. 再構成可能なゲートアレイを具備する測定装置であって、
   前記ゲートアレイが、
   被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記被測定信号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムされ、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とする測定装置。
8. 被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置であって、
   前記ゲートアレイが、
   前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
   前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
   各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号とを乗ずる乗算器と、
   各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
   前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
   として機能するようにプログラムされ、
   各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
   前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とする測定装置。
9. 各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
   各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
   ことを特徴とする請求項７または請求項８に記載の測定装置。
10. 前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項７乃至請求項９のいずれかに記載の測定装置。
11. 前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項１０に記載の測定装置。
12. 前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項７乃至請求項１１のいずれかに記載の測定装置。
13. 再構成可能なゲートアレイを備える測定装置に具備されるか接続されるコンピュータに、被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、
    前記プログラムされたゲートアレイが、
    前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
    前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
    各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記被測定信号とを乗ずる乗算器と、
    各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
    前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
    として機能し、
    各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択する、
    ことを特徴とするプログラム。
14. 被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置に具備されるか接続されるコンピュータに、前記被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、
    前記プログラムされたゲートアレイが、
    前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
    前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
    各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号とを乗ずる乗算器と、
    各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
    前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
    として機能し、
    各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択する、
    ことを特徴とするプログラム。
15. 各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
    各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
    ことを特徴とする請求項１３または請求項１４に記載のプログラム。
16. 前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項１３乃至請求項１５のいずれかに記載のプログラム。
17. 前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項１６に記載のプログラム。
18. 前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１３乃至請求項１７のいずれかに記載のプログラム。