JP2002544706A - 高速ソフトウェア再構成可能な符号分割多元接続通信のための方法および装置 - Google Patents

高速ソフトウェア再構成可能な符号分割多元接続通信のための方法および装置

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ニコ リュジル,
エリク ボルグ,
セヴァスチャン ルーヴォ,
カール メルタン,
リーヴァン フィリプ,
ジュルジャン ヴァンデルモト,
ジャン ヴァンオフ,
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シリウス コミュニカション エヌ.ヴイ.
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Abstract

(57)【要約】 本発明はRAMおよび/またはレジスタを含むW−CDMA送信器と、RAMおよび/またはレジスタを含むW−CDMA受信器と、信号捕捉手段とを含み、ソフトウェア再構成可能であることを特徴とする、W−CDMA信号送受信用の通信装置に関する。さらに本発明は前記装置を特定の用途用に構成するステップと、波形信号を送信および/または受信および/または捕捉するステップとを含むことを特徴とする、本発明のW−CDMA通信装置を作動させるための方法に関する。

Description

【発明の詳細な説明】
【0001】技術分野 本発明は、ソフトウェア再構成可能なW−CDMA信号用の通信装置に関する
。本発明はさらに、前記装置を作動するための方法に関する。
【0002】背景技術 本発明の技術分野にはすでに発行されている文書が幾つかある。すなわち、 (1)1996年1月26日出願のフィリップス(Philips)らの米国特
許第5,872,810号:「Programmable Modem App
aratus for Transmitting and Receivin
g Digital Data, Design Method and Us
e Method of Said Modem」 (2)1996年1月26日出願のフィリップスらの米国特許継続出願第08/
592,700号:「Programmable Modem Apparat
us for Transmitting and Receiving Di
gital Data, Design Method and Use Me
thod of Said Modem」 (3)1996年10月3日出願のフィリップスらの特許出願EP−A−076
7544:「Programmable Modem Apparatus f
or Transmitting and Receiving Digita
l Data, Design Method and Use Method
of Said Modem」 (4)1999年5月6日出願のメネケンズ(Mennekens)らの米国通
常特許出願第09/306,589号「Method and apparat
us for Code Division Multiple Access
Communication with Increased Capaci
ty Through Self−Noise Reduction」 (5)1991年5月30日出願のドゴーデンツィ(De Gaudenzi)
らの米国特許第5,327,467号:「Code Distribution
Multiple Access Communication Syste
m with User Voice Activated Carrier
and Code Synchronization」 (6)1993年7月9日出願のドゴーデンツィらの米国特許第5,327,4
55号:「Method and Device for Multiplex
ing Data Signals」 (7)R.ドゴーデンツィ、C.エリア、およびR.ヴィオラ「Bandlim
ited quasi−synchronous CDMA: A novel
access technique for mobile and per
sonal communication systems」、IEEE Se
lected Areas in Communications、 Vol.
10、 no.2、 pp.328−348、1992年2月。
【0003】発明の開示 本発明は、物理層の柔軟部分のために強力なDSPプロセッサを必要とするこ
となく、様々な電気通信標準の実現およびこれらの標準に従って実現可能な様々
な応用を可能にするW−CDMA装置を提供することを目的とする。
【0004】 さらなる目的は、様々なフェージング・チャネル状況のために前記装置を提供
することである。
【0005】 別の目的は、知的財産のコアの形式の下で前記装置を提供することである。
【0006】 本発明は、 ・RAMおよび/またはレジスタを含むW−CDMA送信器と、 ・RAMおよび/またはレジスタを含むW−CDMA受信器と、 ・信号捕捉手段と を含み、ソフトウェア再構成可能であることを特徴とする、W−CDMA信号送
受信用の通信装置に関する。
【0007】 ソフトウェア再構成可能とは、回路のパラメータおよび/またはこの回路のた
めのアルゴリズム代替物がソフトウェア設定を用いて構成可能であることを意味
する。回路自体は論理で構成され、上述のソフトウェア設定を実行するプロセッ
サ・サブシステムによって制御されることが好ましいメモリ(レジスタおよび/
またはRAMなど)を含む。そのような取組み方は、かなりの柔軟性を依然とし
て充分に残しながら、完全なソフトウェア実現に比較して少ない電力消費を導く
【0008】 前記通信装置はさらにプロセッサを含むことができる。そのようなプロセッサ
は、装置の設定を変更することができる任意の種類のプロセッサとすることがで
きる。そのようなプロセッサの例として、DSPプロセッサ、マイクロプロセッ
サ、マイクロコントローラ、FPGA、論理回路、およびFSM回路がある。
【0009】 通信装置は、プロセッサが通信装置を再構成するように編成されることを特徴
とすることが好ましい。
【0010】 前記プロセッサは、前記W−CDMA信号送信器および受信器のRAMおよび
/またはレジスタを制御することが好ましい。
【0011】 送信器は第1プログラマブル・パルス整形フィルタを含むことが好ましく、受
信器は、前記送信器および受信器がGSMフロントエンドとインタフェースする
ように編成されているときに、GMSKフィルタリングを実行するようにプログ
ラミング可能な第2プログラマブル・パルス整形フィルタを含むことが好ましい
【0012】 プロセッサは、GMSプロトコル・スタックを実行するように編成することが
できる。
【0013】 好適な実施形態では、本発明の通信装置は、UMTS、衛星UMTS、ガリレ
オ、GPS、IS−2000、IMT−2000、CDMA2000、IS−9
5、3GPP、3GPP2、およびARIB信号から成るグループから選択され
た信号の波形送信および/または受信および/または捕捉用に編成される。
【0014】 本発明による装置の送信器は、 ・送信開始エポックを送信器外部の事象に従属させるための同期化ハードウェア
と、 ・不連続送信を実現するためのバースト生成器と、 ・それら自身の増幅出力を持つ1つまたはそれ以上のスプレッダを含むQPNチ
ャネルと、 ・QPNチャネルの出力を累算するためのコンバイナと、 ・PNコード生成器と、 ・スクランブル・コード生成器と、 ・スクランブラと、 ・スクランブル・コード出力を累算するコンバイナと、 ・パルス整形オーバサンプリング・フィルタと、 ・搬送波の予備補償用のNCOおよびアップコンバータと から成るグループから選択された1つまたはそれ以上の要素を含むことができる
【0015】 PNコード生成器は、PNコードがプロセッサの制御下でダウンロードされる
RAMとして実現することができる。スクランブル・コード生成器は、プログラ
マブル・ゴールド・コード生成器として実現することができる。QPNチャネル
は、UMTS順方向または戻りリンク伝送を実行するように編成することができ
る。スプレッダ出力の増幅は、送信電力制御を実行するように編成することが好
ましい。
【0016】 本発明による装置の送信器は、サブチップ時間アラインメント(例えばS−C
DMAの場合)を実行するために時間補間器を備えることが好ましい。
【0017】 本発明による装置の送信器は、マルチコード送信用に構成することができる。
【0018】 本発明の通信装置の受信器は、 ・パルス整形フィルタと、 ・任意選択的なレベル制御ブロックと、 ・1つの基地局から受信したマルチパス成分を追跡するように割り当てられた復
調器と、 ・S/(N+I)測定用の基準復調器と を含むことができる。
【0019】 前記受信器は、フロントエンドで中間周波数でインタフェースするために、前
記パルス整形フィルタより前にダウンコンバータをさらに含むことが好ましい。
それはまた、UMTS、衛星UMTS、ガリレオ、GPS、IS−2000、I
MT−2000、CDMA2000、IS−95、3GPP、3GPP2、およ
び/またはARIB順方向リンクおよび戻りリンク波形の実行用に編成すること
もできる。
【0020】 レベル制御ブロックは、 ・粗粒度動的制御を実行するためのプログラマブル・シフタと、 ・細粒度動的制御を実行するためのプログラマブル乗算器と、 ・最上位および第2位ビットに作動するオーバフロー・カウンタと、 ・第2位および第3位ビットに作動するオーバフロー・カウンタと、 ・乗算器からの結果をクリップする飽和論理と を含むことが好ましい。
【0021】 レベル制御ブロックは、プロセッサによって実行時制御ループ内で作動するこ
とが好ましい。
【0022】 復調器は好ましくは、 ・各基地局から結果的に得られるチャネル補正マルチパス成分のコヒーレント累
算であるチップ・レートで信号を生成するレーキ・フィルタと、 ・複数の波形チャネルのスクランブル解除および逆拡散を実行するためにチップ
・レートの前記信号を使用するトラッキング・ユニットと、 を含み、前記レーキ・フィルタは、 ・前記レベル制御ブロックから来るチップ・レートの標本をバッファに入れるF
IFOと、 ・複数のレジスタを含む遅延線であって、入力が前記FIFOの出力に接続され
ている遅延線と、 ・その入力が前記遅延線のプログラミング可能なタップ位置に接続されている複
数のフィンガ・ブロックと、 ・前記フィンガ・ブロックの複素出力の加算器と を含む。
【0023】 フィンガ・ブロックはレイト・マルチパス・グループとアーリー・マルチパス
・グループにそれぞれ分類することが好ましく、レーキ・フィルタは、前記レイ
ト・マルチパス・グループおよび前記アーリー・マルチパス・グループの出力の
エネルギを累算し、かつこれらの累算値を使用して、時間トラッキングに使用さ
れるDLLの時間誤り検出器に供給するように編成する。
【0024】 レーキ・フィルタは、 ・チャネル補正パイロット用の拡散コード、 ・チャネル補正パイロット用のスクランブル・コード、 ・チャネル補正パイロット・シンボル変調、 ・チャネル補正パイロット・シンボル・アクティビティ のうちの1つまたはそれ以上を保持するためのメモリを含むことができる。
【0025】 前記メモリはプロセッサによって制御されることが好ましい。
【0026】 フィンガ・ブロックは好ましくは、 ・チャネル補正パイロット・デスクランブラと、 ・チャネル補正パイロット・デスプレッダと、 ・最初にプログラミング可能なステップ数にわたってコヒーレント・チャネル補
正パイロット・シンボル累算を実行し、次にプログラミング可能なステップ数に
わたるプログラミング可能な数の前記コヒーレント・チャネル補正パイロット・
シンボルの加重平均を生成するチャネル補正パイロット・フィルタと、 ・前記パイロット・フィルタの出力を使用して、チップ・レートでチャネル推定
を生成するチャネル推定器と、 ・入力チップ・ストリームと前記チャネル推定の複素共役の乗算を実行するチャ
ネル補正器と、 ・スロット・エネルギの計算と、 ・スロット・エネルギとプログラミング可能な閾値の比較と、 ・前記閾値を超えていない場合には、前記チャネル推定を零にする回路と を含む。
【0027】 フィンガは、チャネル補正パイロット・フィルタが第一にスロットに対してコ
ヒーレント累算を実行し、第二に前の前、前、現在、および次に得られるスロッ
ト値に対して加重平均を実行してスロット当たりのチャネル推定を出し、それが
前記チャネル補正器によって適用される低速フェージング用、および前記チャネ
ル補正パイロット・フィルタが第一にスロットに対してコヒーレント累算を実行
し、第二にスロットに対する連続的な前記コヒーレント累算を補間することによ
りチャネル推定を引き出して、サブチャネル・タイミングと共にチャネル推定を
出し、それが前記チャネル補正器によって適用される高速フェージング用に前記
チャネル補正パイロット・フィルタをプログラムすることによって、低速および
高速フェージング補償用に編成することができる。
【0028】 基準復調器は、 ・チップ・レートの標本のプログラミング可能な長さの絶対値のアキュムレータ
と、 ・前記アキュムレータの出力に作動する低域フィルタと を含むことが好ましい。
【0029】 基準復調器は、プロセッサによって実行時制御ループ内で作動するように編成
することができる。
【0030】 復調器は、衛星ダイバーシティを実行するように編成することが好ましい。
【0031】 本発明の通信装置は、静止衛星までの正確な測距を実行するように編成するこ
とができる。
【0032】 本発明のさらなる態様は、本発明の通信装置を構成する集積回路である。
【0033】 本発明のさらなる態様は、(集積回路に含めるためのビルディング・ブロック
として)本発明の通信装置を構成する知的財産コアである。
【0034】 本発明の別の態様は、本発明のW−CDMA通信装置を作動するための方法で
あって、それが ・前記装置を特定の用途向けに構成するステップと、 ・波形信号を送信および/または受信および/または捕捉するステップと を含むことを特徴とする方法である。
【0035】 前記波形信号は、UMTS、衛星UMTS、ガリレオ、GPS、IS−200
0、IMT−2000、CDMA2000、IS−95、3GPP、3GPP2
、およびARIB信号から成るグループから選択することが好ましい。前記構成
はプロセッサによって行われることが好ましい。
【0036】図面の簡単な説明 図1は、本発明の装置のグローバル送信器構造を示す。
【0037】 図2は、QPNチャネルを示す。
【0038】 図3は、PNコードを生成するためのRAMブロックの使用を示す。
【0039】 図4ないし図7は、本発明の装置の幾つかの可能なRAM構成を示す。
【0040】 図8は、本発明の装置の受信器のアーキテクチャを示す。
【0041】 図9、図10、図11、および図12は、本発明による装置で使用可能なレベ
ル制御、ノイズ推定器、復調器、およびトラッキング・ユニットの概要をそれぞ
れ示す。
【0042】 図13は、1つのトラッキング・ユニットだけを使用するUMTSモード用の
復調器の可能な構成を示す。
【0043】 図14および図15は、本発明によるレーキ受信器およびレーキ・フィンガを
それぞれ示す。
【0044】 図16は、本発明によるスロット毎のコヒーレント・パイロット・シンボル累
算を示す。
【0045】 図17は、フィンガ・エネルギ計算を示す。
【0046】 図18は、本発明による装置のスロット加重フィルタを示す。
【0047】 図19は、チャネル・モード0の場合のレーキ・フィンガ・プロセスの概要を
示す。
【0048】 図20および図21は、チャネル・モード1の場合のレーキ・フィンガ・プロ
セスの概要を示す。略語 BS 基地局 CCPCH 共通制御物理チャネル DL ダウンリンク DPCH 専用物理チャネル DPCCH 専用物理制御チャネル DPDCH 専用物理データ・チャネル HO ハンドオーバ MRC 最大レート・コンバイニング MS 移動局 OVSF 直交可変拡散係数 PN 擬似ノイズ PRACH 物理ランダム・アクセス・チャネル QPN 4相擬似ノイズ RSSI 受信信号強度指標 SF 拡散係数 UL アップリンク W−CDMA 広帯域CDMA
【0049】送信器の仕様 グローバル送信器構造1が図1に示されている。それを次の節で詳細に説明す
る。
【0050】同期化ハードウェアおよびPNコード生成器を持つQPNチャネル 送信器は複数のQPNチャネル3(図2)を含む。これらのチャネルは例えば
、図1に見ることができるように、4個のQPNチャネルが2組(セットAおよ
びセットB)および1個のQPNチャネルだけのセットCに組み合わせることが
できる。
【0051】 各セットは、PNコード5を生成するための別個のブロック、およびシンボル
送信の開始を画定する別個の同期化ハードウェア7を有する。
【0052】同期化ハードウェア この部分の出力は1セットのQPNのチャネルに行き、セット内の全てのQP
Nチャネルの共通シンボル開始の瞬間を画定する。この信号は、プログラミング
可能なオフセットを持つ複数の入力信号の中から1つの選択として生成すること
ができる。
【0053】 入力同期チャネルは例えば、別のチップ、TXタイマ、受信器パルス、捕捉ハ
ードウェア出力等々によって生成することができる。
【0054】 オフセットを生成するために、チップ・レートのカウンタを使用することがで
きる。これは1「一次」チップのオフセット分解能を与える。オフセットの範囲
は[0:65535]である。これは、UMTS(40960チップ)の1フレ
ームのオフセットを与えるのに充分である。
【0055】QPNチャネル 各QPNチャネル3は、図2に示された機能構造を有する。その機能要素を以
下に説明する。
【0056】 スプレッダ11 インタフェースから直接来る入力バイナリ・シンボル(symbI13および
symbQ14)は、PNビットPNbitIおよびPNbitQにより拡散さ
れる。各シンボルはアクティビティ・ビット(actIおよびactQ)を有す
る。これが0のとき、機能スプレッダ出力は+1または−1ではなく、0になる
【0057】 このアクティビティ・ビットは、バースト伝送のため、およびQPSK/QP
N伝送の代わりにBPSKに使用される。
【0058】 symbIおよびactIはシンボルレートfsIxxの信号であり、sym
bQおよびactQはシンボルレートfsQxxの信号である。fsIxxはf
sQxxとは異なることができる。拡散係数はsfI15およびsfQ16入力
によって設定される。
【0059】 スプレッダは、同期信号17により(再)始動することができる。 fcp=fsIxx*sfI=fsQxx*sfQ
【0060】 シンボル・クロック信号19(symbclkIおよびsymbclkQ)は
、利得制御21のようにシンボル同期アクションに必要な他のハードウェアのシ
ンボル基準として生成される。
【0061】 利得制御(送信電力制御) 各複合スプレッダ11の後に別個の利得制御21が続く。スプレッダの各出力
分岐は再び別個に利得制御される。
【0062】PNコード生成器 これらのブロックは、QPNチャネル3(図1)用の複素PNコードを生成す
る。コード生成器5はセット毎に予知される。1例として、セットAおよびB用
のPNコード生成器は各々4個の複素コードを生成し、セットC用の生成器6は
1個だけの複素PNコードを生成する。
【0063】 ゴールド・コード生成器 これは、最長(2^42)−1までの任意の長さの任意のゴールド・コードを
生成できる、例えば42ビット・レジスタを持つ古典的なゴールド・コード生成
器である。それはまた、(2^42)−1より小さいゴールド・コードから任意
のセグメントを生成するために使用することもできる。
【0064】 sgfb入力はシフト・レジスタのフィードバック位置を画定し、init入
力はリセットまたは再始動時にシフト・レジスタを初期化するために使用される
。poly入力は、ゴールド・シーケンスを生成するための多項式をプログラム
するために使用される。rest信号は、完全なゴールド・コードの小部分を生
成し、次いでinit値に戻るために使用される。ゴールド・コード生成器内の
レジスタがrest状態に達すると、レジスタは次のクロック・サイクルの再初
期化状態になる。
【0065】 RAMをベースにするコード生成 各セットは、RAMに基づいてPNコードを生成できるブロック23を有する
。3つのセット全部に、同じブロック23が使用される。これを図3に示す。
【0066】 ブロック23は例えば8*1024ビットのRAMを含む。アドレス生成器は
、xアドレスによりこのRAMの1つの列35を選択し、次いでこれらの8ビッ
トは、アドレスyによって制御されるスイッチを介してスプレッダレッダに送ら
れる。
【0067】 アドレス生成器31は開始25、停止27、およびステップ入力29を有する
。アドレス生成器は、構成入力33により様々に構成することができる。
【0068】 シンボルのアクティビティ・ビットが0であるときは、生成器を停止すること
ができる。
【0069】 可能なRAM構成の多数の実証例を以下に掲げる −図4: 8個のBPSKストリーム37。ストリーム0、1、4、5、6およ
び7はSF1024を持ち、ストリーム2はSF512を持ち、ストリーム3は
SF256を持つ。xは1023から0までを数え、yは静的値である。 −図5: 6個のBPSKストリーム37。ストリーム0および5はSF204
8を持ち、ストリーム1はSF512を持ち、ストリーム2はSF256を持ち
、ストリーム3および4はSF1024を持つ。xは1023から0までを数え
、yは1024チップ毎に2つの値の間で変化する。 −図6: 2個のBPSKストリーム37。ストリーム0および1はSF256
を持ち、ストリーム0は同一コードを連続的に使用する。ストリーム1は一連の
16の異なるコードを使用する。この方式は、アクティビティ・ビットが0のと
きにアドレスカウンタが停止する場合に、SCH伝送に使用可能である。xは1
023から0までを数え、yは1024チップト毎に4つの値の間で変化する。 −図7: 4個のBPSKストリーム37。ストリーム0はSF1000を持ち
、ストリーム1はSF2000を持ち、ストリーム2はSF400を持ち、スト
リーム3はSF600を持つ。xは999から0までを数え、yは1024チッ
プ毎に3つの値の間で変化する。
【0070】 これらの例で示すように、可変拡散係数伝送(例えばUMTSのOVSFコー
ド)の場合、拡散係数は公倍数を持つと想定される。RAMは公倍数長に達する
までレプリカで満たされる。このようにして、1セットのシンボルは多重シンボ
ル同期となる。
【0071】fcpレートのコンバイナ セットAおよびセットBの後の2つのコンバイナ38はfcpレートで4個の
入力複素数の和を出力する。
【0072】スクランブラ40およびスクランブル・コード生成 スクランブラ・コード生成器41 このブロックは、複素スクランブル・コードCscramb=cI+jcQを
生成する。
【0073】 各スクランブル・コード生成器は、同期信号を生成するためにそれ自身の同期
化ハードウェア・ブロックを有する(図1参照)。
【0074】 スクランブル・コード生成器は、42ビット・レジスタを備えた2つのゴール
ド・コード生成器、256ビットの2つのRAM、コードの外部入力用のインタ
フェース、およびゴールド・コードを変更するためのUMTS用の幾つかの余分
なハードウェアを含む。
【0075】 このゴールド・コード生成器は機能的に、PNコード生成器のゴールド・コー
ド生成器と同一である。
【0076】 これは、最長(2^42)−1までの任意の長さの任意のゴールド・コードを
生成することができる、42ビットレジスタを持つ古典的なゴールド・コード生
成器である。それはまた、(2^42)−1より小さいゴールド・コードからの
任意のセグメントを生成するために使用することもできる。
【0077】 sgfb入力はシフト・レジスタにおけるフィードバック位置を画定し、in
it入力はリセットまたは再始動痔にシフト・レジスタを初期化するために使用
される。poly入力は、ゴールド・シーケンスを生成するための多項式をプロ
グラムするために使用される。rest信号は、完全なゴールド・コードの小部
分を生成し、次いでinit値に戻るために使用される。ゴールド・コード生成
器内のレジスタがrest状態に達すると、レジスタは次のクロック・サイクル
の再初期化状態になる。
【0078】 プログラミング可能なチップ数の後で生成器を差位初期化するか、または生成
器を事由に作動させることが可能である。
【0079】 様々なモードの例: モード0 cIおよびcQは、最長(2^42)−1の任意の長さを持つ任意のゴールド
・コードである。
【0080】 モード1 cIおよびcQは、256ビットのRAMから直接来る。kを257より小さ
い数として、それはRAMの最初のkビットだけを使用することができるように
しなければならない。
【0081】 モード2 生成されたゴールド・コードの前に0の拡張を持つ以外はモード0。CI=<
0,c1>,cQ=<0,c2>
【0082】 モード3(UMTS特定的) ゴールド・コード生成器またはRAMから来るc1およびc2が次のように変
更される以外はモード0またはモード1。 Cscramb=cI+jcQ=c(w+jc´w) ここでw0およびw1は、 w={1 1} w={1 −1} の繰り返しとして定義されるチップ・レート・シーケンスであり、ここでcはリ
アル・チップ・レート・コードであり、c´はリアル・チップ・レート・コード
のデシメーテド・バージョン(decimated version)である。
好適なデシメーション係数(decimation factor)は2である
が、将来の進化したUMTSでは、望ましいことが立証された場合、他のデシメ
ーション係数も可能になるはずである。
【0083】 decim=2のデシメーション係数では、c´は次のようになる。 c´(2k)=c´(2k+1)=c(2k), k=0,1,2...
【0084】 c1およびc2は、41次の2つの生成多項式によって生成される2つのバイ
ナリmシーケンスの40960チップ・セグメントの位置毎のモジュロ2の加法
として構築される。
【0085】 複素拡散コードの直交成分を生成するときに使用されるコードc2は、同相成
分を生成するときに使用されるコードc1の1024チップ移相バージョンであ
る。
【0086】スクランブラ40 スクランブルはチップ・レートを変更しない事実上のオーバレイ拡散であり、
チップ・レートの変更はHold 1−256ブロックにより行われる。 入力データ: dI+jdQ 入力スクランブル・コード: cI+jcQ
【0087】 このブロックには、次の3つのモードがある。 −Off: 出力=入力 −複素スクランブル: 出力=(dI+jdQ)*(cI+jcQ)=dI*c
I−dQ*cQ+j(dI*cQ+dQ*cI) −デュアル・リアル・スクランブル: 出力=dI*cI+j dQ*cQ
【0088】チップ位相制御付き補間器 このブロックは、1チップより小さい分解能でチップ移相を行なうために使用
される。標本入力毎に1つの出力標本が生成され、入力および出力クロックは等
距離クロックである。
【0089】 この機能を実行するために直線補間が使用される。 out(k)=(1−TXMU)*in(k−1)+TXMU*in(k) ここでin(k−1)およびin(k)はレートでの2つの連続する等距離複素
標本であり、TXMUはこのブロックの入力であり、1つの数字である(0≦T
MU≦−1)。
【0090】 アップサンプリングおよびプログラマブル・フィルタ 例えば4の係数(零挿入)を持つ固定アップサンプリングおよび対称プログラ
マブル・フィルタは、複素オーバサンプリング多相フィルタとして実現される。
出力サンプリング・レートf4c=4*fcである。
【0091】オフセット変調 オフセットを1に設定することにより、Q分岐は0.5チップ遅延する。
【0092】複合アップコンバータ42およびNCO44 NCO44 このブロックは、コサイン(余弦)およびサイン(正弦)値を生成する。co
s値およびsin値は周波数および位相制御可能である。
【0093】 以下の仕様はセルラーには必要無いが、位相ノイズ要件の厳しい衛星適用分野
に使用することができる。
【0094】 正弦および余弦値は、s<32,0>位相値の16MSBにより生成される。
この16ビットの数字のうち14LSBは、2047/2048の利得で[0,
2*pi]のsinおよびcosの値を含む2つのルックアップ・テーブルに行
く。象限1のsinおよびcosのルックアップ語長はu<11,11>である
。この象限を回復するためにs<32,0>ビット位相レジスタのうちの2MS
Bが使用され、sinおよびcosはs<12,11>の数字である。NCOの
出力は複素信号(cos+j・sin)である。
【0095】 s<32,0>ビット位相レジスタは、TXPHASE入力(s<32,0>
)を介して直接、またはTXINC(s<32,0>)値をラップアラウンドし
て積分することによって制御することができる。TXINCは、生成された正弦
および余弦の周波数をプログラムするために次のように使用することができる。 fsin=fcos=TX INC/2^32*f4c
【0096】 TXINCが負の場合、負(複素数)のIFが生成される。
【0097】 例えば−20MHzの複素搬送波を生成するには、TXINCを−10737
41824に設定しなければならない。
【0098】 s<32,0>位相レジスタはチップ・ブート・チェーンの一部分としなけれ
ばならない。
【0099】アップコンバータ42 ここでは、NCOされた生成複素搬送周波数の複素アップ変換が行われる。
【0100】 計算は全精度で行われ、sinまたはcos値に最も大きい負の数は存在しな
いので、乗算は1冗長ビットを持つ。したがって、乗算の結果はs<32,24
>ビット数である。これは全精度出力ビット数を作る。
【0101】 これらの全精度の数はs<35,16>数に減少される。
【0102】レベル制御2 このブロックの目的は、アップコンバータから来る信号をDA変換の前に調整
することである。
【0103】受信器の仕様 グローバル受信器構造を図8に示す。全ての機能ブロックを次の段落でさらに
詳しく述べる。
【0104】共通ダウンコンバータとNCO47 ダウンコンバータ45 このブロックは、NCO生成された複素搬送波により、入力複素信号に複素ダ
ウン変換を実行する。出力信号は近ベースバンド信号になると期待される。
【表1】
【0105】 入力および出力はfinレートである。
【0106】プログラマブルFIRフィルタ49とダウンサンプリング51 ダウンコンバータから来る複素受信ストリームは、プログラマブル対称FIR
フィルタによって濾波され、係数RXDによりダウンサンプリングされる。RX
Dは1または2とすることができる。
【0107】 入力はfinレートであり、出力はf2ctレートである。
【0108】レベル制御53とオーバフロー検出器 復調相関器に行く有意ビット数を最適化するために、フィルタから来る信号の
レベルを適応させるために共通レベル制御が予測される(構造については図9参
照)。
【0109】 入力複素データはRXSHIFTビット55にわたってシフトされる。これは
6dBステップの粗利得である。より低い分解能の利得制御はRXMULT57
による乗算によって行われる。乗算の後に(データに対する)飽和論理およびオ
ーバフロー・カウンタが続く。この理由により、乗算の結果は1MSBにより拡
張されて、オーバフロー・カウンタ1のための入力が生成される。オーバフロー
・カウンタ1 59はリアル・オーバフローを計数するので、飽和論理が信号を
飽和した場合にオーバフローを計数する。オーバフロー・カウンタ2 61は、
信号振幅が2倍の大きさであったかのようにオーバフローを計数することが要求
される。
【0110】S/(N+I)推定器(63) ノイズ推定器63(図10)は、マイクロコントローラ・サブシステムによっ
て読み取ることができる濾波された複素ノイズ相関値を提供する。この値は、捕
捉ハードウェアで閾値を設定するために使用することができる。ノイズ相関器6
5は単なる複素入力のNC lengthの絶対値64の累算である。このよう
にしてRSSI推定が得られる。
【0111】 フィルタは単純なハードウェア低域フィルタである。
【0112】 バイパスを1に設定することにより、低域フィルタはバイパスすることができ
る。
【0113】復調器67 大部分のモードで多数の復調器がソフト・ハンドオーバのために基地局ダイバ
ーシティを支持するが、それらは他の目的にも使用することができる。以下の段
落で、復調器構造をより詳しく説明する。
【0114】 図11は復調器67の概要を示す。それは多数のトラッキング・ユニット69
と、コード生成器のような周辺ハードウェア、およびPEDとPLL70、TE
DとDLL97、AED91とAGC93のようなフィードバック信号生成器で
構成される。これについてさらに詳しく述べる。
【0115】 各復調器はまた、チャネル補正マルチパス成分の結合を実行するレーキ・ブロ
ック71をも有する。このブロックもまた、後でより詳しく述べる。
【0116】 図11の全てのハードウェアが同時に使用されるわけではない。これは構成に
依存する。電力を節約するために遊休ブロックは停止することができる。
【0117】トラッキング・ユニット69 例えば3つのトラッキング・ユニット69(図12)の各々は同一入力、すな
わち共通レベル制御から来る複素信号を有する。1つのトラッキング・ユニット
で1つの信号源を追跡することができる。信号源は物理的送信器とすることがで
き、あるいはそれは1つの送信器から来るマルチパス成分とすることもできる。
したがって、1つの復調器で、我々は例えば3つの衛星を追跡するか、または地
上基地局からの3つのマルチパス成分を追跡する(上述のレーキの使用の代替と
して)ことができる。トラッキング・ユニット内の機能ブロックについて以下で
述べる。
【0118】 トラッキング・ユニットのダウンコンバータ45およびNCO47 このブロックは、搬送波位相/周波数追跡のためのアクチュエータとして使用
される。最終ダウン変換が行われる。
【0119】 トラッキング・ユニットの補間器74とチップ周波数制御 このブロックは、チップ位相/周波数追跡のためのアクチュエータとして使用
される。これは擬似チップ・レートの変化によって行われる。出力チップ・レー
トはDINT入力により制御される。
【0120】 約0.5チップ間隔の標本間の直線補間は、次式によって実行される。 out(k)=(1−INTMU)*in(k−1)+INTMU*in(k
) ここで(k−1)およびin(k)はf2cレートの2つの連続等距離標本であ
る。
【0121】 DINT入力は、各サイクルでDINTをINTMUの前の値に加えることに
よって連続的にINTMUを変化するために使用される。この結果、チップ・レ
ートが1/(1+DINT)だけ変化する。 −[0:1[におけるINTMU:1つの入力標本で1つの出力標本が生じる −INTMU0のとき:1つの入力標本に対して2つの出力標本が生成され、I
NTMUは[0:1[に戻る −INTMU≧1のとき:1つの入力標本に対して出力標本は生成されず、IN
TMUは[0:1[に戻る
【0122】 このブロックは1標本の遅延を発生させる。例えばDINT=cte=0のと
き、開始時に0.0が追加され、out=in z^−1。
【0123】 入力標本はf2cレートで等距離である。補間器の出力標本はf2crレート
で等距離ではない。f2crはf2c/2と2*f2cの間である。したがって
補間器後の全てのハードウェアは、その通常レートはf2cであるが、2*f2
cで働くように設計しなければならない。
【0124】 MELゲート75 MELゲート75は、非セルラー・モードでのみ使用される。それ以外ではそ
れは適切なマルチプレクサの設定を通してバイパスされる。f2crの入力スト
リームはf2crレートで3つのストリームに分割される。 E=in.z^−2 M=in.z^−1 L=in
【0125】 このようにして、各ストリームの間隔は0.5チップになる。
【0126】 トラッキング・ユニット0のM信号は、レーキ・ブロックが起動された場合、
その入力としても使用される(以下参照)。
【0127】 ダウンサンプリング80の係数 例えば2の係数での位相制御可能なダウンサンプリングはここでは、2つの入
力標本のうち1つの入力標本をスキップすることによって行われる。D2は、ど
ちらの位相をスキップするかを定義する。出力レートはfc=f2cr/2とな
る。
【0128】 チップストリーム選択 3つのマルチプレクサ81により、どの信号が最終相関器83に行くかを選択
することができる。これは、MELゲートから来るダウンサンプル信号とするこ
とができ、あるいはそれはチップ・レートのレーキ出力とすることができる。
【0129】 スクランブル・コード生成器41 これは、fcレートである以外は、機能的に送信器のスクランブル・コード生
成器と同一である。
【0130】 デスクランブラ83 入力データ: dI+jdQ 入力スクランブル・コード: cI+jcQ このブロックは3つのモードを持たなければならない。 −Off: 出力=入力 −複素逆スクランブル: 出力=(dI+jdQ)/(cI+jcQ)=(dI
.cI+dQ.cQ+j(−dI.cQ+dQ.cI))/2.0 −デュアル・リアル・スクランブル: 出力=dI*cI+jdQ*cQ
【0131】 3つのモードで、入力と出力との間の遅延は同じでなければならない。入力お
よび出力はfcレートである。
【0132】 デスプレッダ85 各トラッキング・ユニットは多数のQPNデスプレッダを含む。各デスプレッ
ダおよびデスプレッダの各分岐は、異なる拡散係数を持つことができる。
【0133】 可変増幅器87 このブロックは、信号振幅追跡のためのアクチュエータとして使用される。各
Vamp87は異なる利得を持つことができる。
【0134】 Vampの出力は、中間データ(Middle Data)、中間パイロット
(Middle Pilot)、アーリー・パイロット(Early Pilo
t)、およびレイト・パイロット(Late Pilot)を表すソフト・シン
ボルMD、MP、EP、およびLPであるが、レーキ(UMTSモード時)では
、これらの信号はこれらの名前が示唆するものとは全く異なる意味を持つ。
【0135】PNコード生成器89 このブロックは、デスプレッダ85のための複素PNコードを生成する。これ
は、送信器の場合と同様のブロックである。したがって、RAM、ゴールド・コ
ード生成器、または外部入力を使用することができる。
【0136】 トラッキング・ユニット0は例えば4つの別個の生成器を装備し、ユニット1
および2は1つしか生成器を持たない。したがって、ユニット1および2におけ
る4つのデスプレッダは同一逆スプレッド・コードを使用する。
【0137】AED91およびAGC93 AED91は、信号振幅追跡のための誤り検出器である。AGC93はこの信
号の濾波を行い、可変増幅器に行く信号を出力する。
【0138】 トラッキング・ユニット0はトラッキング・ユニット内の各デスプレッダ用の
4つの別個のAEDおよびAGCを有するが、トラッキング・ユニット1および
2はMP信号に働く共通AEDおよびAGCのみを有する。
【0139】PLL70 各トラッキング・ユニットのNCOは、ARMソフトウェアのような外部ブロ
ックによって設定することができ、あるいはPLLによって制御することができ
る。PLLはMP信号に働く。レーキが使用される場合、PLLは停止される。
【0140】TED0、TED1、およびDLL97 TED0またはTED1は、チップ・タイミング追跡のための誤り検出器とし
て使用される。TED1は、CCPがユニットのデスプレッダの信号源として使
用されるときに用いられ、TED0は、古典的アーリー・レイト相関器追跡が行
われるときに使用される。TED91の出力はDLLに行き、チップ周波数が補
間器を制御する。
【0141】シンボル・コンバイナ(図示せず) 同一信号の異なるマルチパスの追跡に3つのトラッキング・ユニットが使用さ
れる場合、3つのCD出力のハードウェア結合を実行することができる。これは
機能的には複素CD数の加算にすぎない。しかしCD[0]、CD[1]、およ
びCD[2]のシンボル・タイミングは異なり、これはコヒーレント・シンボル
結合を複雑にする。
【0142】レーキ受信器101 このブロック(図14)は、チップ・ストリームの遅延線上で選択された複数
のタップの加重コヒーレント結合を実行して、結果的に1つの新しいチップ・ス
トリームを生じる。それらをコヒーレントに加重して結合するために、各々の遅
延チップ・ストリームのチャネル推定(振幅、位相)が行われる。このブロック
についてさらに詳しく述べる。
【0143】レーキを使用する復調器 本節では、マルチパス成分がチップレートでコヒーレントに結合される場合の
、受信器としての復調器の使用について詳述する。復調器のレーキ・ブロックは
このモード時にのみ使用され、これについても本節で詳しく述べる。
【0144】 この仕様は、例えばUMTS波形の受信用である。
【0145】 1つのトラッキング・ユニット90だけを使用するUMTSモードの復調器の
可能な構成を図13に示す。
【0146】 レーキに基づく復調器の構成は、PLLおよびPEDを除いてトラッキング・
ユニットのほとんど全てを再使用する。アーリー・レイト相関器追跡を使用する
ときに使用されない大きい余分なブロックはレーキ71である。したがって、大
まかに言うと、レーキに基づく復調器は、入力チップ・ストリームから新しいチ
ップ・ストリームを生成するレーク、および古典的デスクランブラ83、デスプ
レッダ85、・・・ハードウェアから構成される。
【0147】 図13の構成により、4つのQPNチャネルを受信することが可能である。こ
れらのチャネルは、同一レーキ受信器を使用するので同期していなければならな
い。これらの4つのQPNはまた、同一スクランブル・コードを持たなければな
らない。トラッキング・ユニット1および2とレーキを使用して、入力として(
図示せず)、異なるスクランブル・コードを持つ2つの余分なQPNチャネルを
受信することができる。これらは依然として他のチャネルと同期していなければ
ならない。2つの非同期送信器を受信するには、2つの復調器を使用しなければ
ならない。
【0148】 レーキにおける唯一の逆スプレッドは、チャネル推定を行なうために使用され
るパイロット・シンボル逆スプレッドである。
【0149】 チップ位相追跡は、スロットレートで作動するタイミング誤り検出器(TED
0)およびDLLによって行われる。
【0150】 以下でさらに詳述する。
【0151】レーキの概要 この部分(図14)は、複数のチップ・ストリーム107を1つの新しいチッ
プ・ストリーム109にコヒーレント結合する。例えば8つのフィンガ111を
持ち、そこでパイロット・シンボルの助けを借りて、そのチップ位相のチャネル
推定が行われる。このチャネル推定は、それぞれのフィンガのチップ・ストリー
ムを「補正」するために使用され、その後、全てのフィンガを結合することがで
きる。異なるチップ位相を結合するために、MRCが任意選択的な零強制と共に
使用される。
【0152】 パイロット・シンボルは4ないし256のSFを持つことができ、スロットに
対して任意に分配することができる。
【0153】 フィンガ0ないし4はレイト・マルチパスに寄与し、フィンガ5ないし7はア
ーリー・マルチパスに寄与する。実際の「中間」フィンガは無いことに注意され
たい。これは、単一パスの場合、相関エネルギがフィンガ4および5に対して分
割され、相関形状の「最上部」では相関しないことを意味する。
【0154】 レーキを使用する可能な方法の1つでは、最も強いピークがフィンガ4と5の
間に現れるように初期化される。位相制御可能なデシメーション(D2)により
、チップ位相は1/2チップの分解能で設定することができる。
【0155】 各フィンガは次の入力を持つ。 −Pcb:パイロット・チップストリームを逆拡散するためのコードビット。 拡散コードは256ビットのRAMに格納される。これは実部信号である。Q
PNパイロットは不可能である。 −Psb:逆スクランブル・コード生成器から来る複合逆スクランブル・ビット
。 −Psy:パイロット・シンボルに対するデータ変調。RAMを使用して完全ス
ロットの変調を格納することができるので、640×2ビットのRAMが必要で
ある。より高いSFを使用する場合、640個のロケーション全部は使用されな
い。例えばSF256では、RAMの最初の10のロケーションだけが使用され
る。パイロット変調はスロット毎に変えることができる。 −Pac:パイロット・シンボルのためのアクティビティ・ビット。これはスロ
ットの始めの連続部としてパイロット部を持つ必要性を除去する。再び640×
1のRAMを使用することができる。 −Psf:パイロットSF −Chm:チャネル・モード・パラメータ。チャネル推定を行なうために使用さ
れるアルゴリズムを選択する(低速フェージング:0、高速フェージング:1)
【0156】 どのフィンガに信号があるかを決定する閾値、チャネル推定フィルタリングの
ためのフィルタ係数等のような他の構成入力。それらは、図14に表示するには
詳細すぎるので、この図には示されていない。 注意:スロットのどこかに4つのチップに等しいパイロット・チップのバースト
を持つ必要が無い場合、640ビットのRAMはもっと小さくすることができる
。これは必要無い可能性が最も高い。例えば8つの連続パイロット・シンボルS
Fは、SF32の1つのパイロット・シンボルに置き換えることができる。
【0157】 各フィンガはチップ・レートの複素CCCP[x]出力を持つ。これは、フィ
ンガxのチャネル推定の複素共役と乗算される遅延チップである。
【0158】 各フィンガはまた、フィンガxの1スロットの全てのパイロット・チップ/シ
ンボルのコヒーレント累算のエネルギであるスロット・レートのFNx出力を持
つ。
【0159】 全てのFNxの和が計算され、パイロットAGCに行く。このようにしてCC
CPはパイロット・エネルギに従属しなくなる。
【0160】 固定フィンガ間隔を持っているので、グローバルDLLが必要なだけである。
【0161】 DLLはスロット・レートに働き、レートおよびアーリー・エネルギは次のよ
うに計算される。 ENL=FN0+FN1+FN2+FN3+FN4 ENE=FN5+FN6+FN7
【0162】 ENLおよびENEはDLLに進み、これはレーキ・フィルタを使用して復調
器の入力の補間器にフィードバックする。
【0163】レーキ・フィンガ115 本節ではフィンガ・アーキテクチャを説明する(図15参照)。
【0164】デスクランブラ117 入力チップはPsbで逆スクランブルされる。このコードおよびその位相は全
てのフィンガに共通である。位相はレーキを初期化する捕捉プロセス中に設定し
なければならない。他のデスクランブラと同一機能を持つ。
【0165】複素パイロット・デスクランブラ119 チップ・レートでデスクランブラから来る複素信号は、パイロットPNコード
(Pcb)の唯一のデスプレッダで逆拡散されるので、パイロットはQPSKま
たはBPSK信号でなければならない。
【0166】 パイロットPNコードはPN長のPsfを持つ。4≦Psf≦256であり、
kを正の整数としてk*Psf=2560である。
【0167】 デスプレッダは連続的に作動し、チップ・レートのスロット・エッジと同期す
る。これは、新しいシンボルがスロットの始めに始まることを意味する(スロッ
ト−エッジ=1)。
【0168】可変増幅器121 デスプレッダから来る複合シンボルは、可変増幅器(VAMP)121を通し
て送られる。完全なCCMRは、スロットレートでPgainを設定する1つの
グローバルAGCを持つ。
【0169】 異なる拡散係数に対しては初期利得を異なる値に、例えばSF256の場合1
.0に、SF4の場合64.0に設定しなければならない。
【0170】パイロット・フィルタ123。スロット毎のコヒーレント・パイロット・シンボ ル累算124 このブロックでは、コヒーレント・パイロット・シンボル累積がスロット毎に
行われる。Pac入力は、VAMPから来るシンボルがパイロット・シンボルで
あるかどうかを定義する。図16を参照されたい。
【0171】 この例では、Psfは256であり、Pacは111100000....0
000となる。
【0172】 i=0,1,2,...のPi、パイロット・シンボル・インデックスは、複
素逆拡散パイロット・シンボルDva(@fsymbB)である。それらをコヒ
ーレントに累算するためには、最初にパイロット変調を除去しなければならない
。この変調はアプリオリとして知られ、Psyの入力時に存在しなければならな
い。QPSKの場合、Psyは4つの値すなわち+1、−j、+j、−1を取る
ことができる。
【0173】 QPNの場合、Psyは2つの値すなわち+1および−1を取ることができる
。したがって、Psyは2ビット値(Psy[0]およびPsy[1])によっ
て表される。
【0174】 次いで値Piは、次のように復調される(PiuはPiの復調値である)(u
=非変調)。
【表2】
【0175】 QPNの場合、Psyは値00または11だけを取らなければならない。
【0176】 Spjは、現在のスロットからのこれらの復調パイロット・シンボルの複素累
算をパイロット数で割った(または1/パイロット・シンボル数を乗算した)も
のである。 Sp=Piuの累算をパイロット・シンボル数で割ったもの
【0177】 これは、非変調パイロット・シンボルの場合、スロット内の全てのパイロット
・チップに対する逆拡散に等しい。
【0178】 Sp値はスロット・レートfslotで生成される。この値はスロットの終わ
りに得られる。
【0179】 このモジュールはスロット同期である。
【0180】フィンガ・エネルギの計算125 ここではフィンガ・エネルギの尺度がスロット毎に計算される。チップに2ス
ロットの遅延があるので、遅延Sp値からもエネルギを計算する。これを図17
に示す。
【0181】 エネルギは、Spで1スロットの遅延でSp i^2+Sq q^2として計
算される。
【0182】 このエネルギはDLLおよび零強制に使用される。
【0183】チャネル推定器127 このブロックは、Sp値のフィルタリングまたは補間を実行する。
【0184】 実行する正確な機能は、Chm(チャネル・モード)入力(高速または低速フ
ェージング・チャネル)に依存する。
【0185】 このブロックの出力は、チップレートのチャネル推定cesである。
【0186】 Chm=0の場合、Ce FIRcoef[4]およびCe FIRmult
[4]入力が必要である。Chm=1の場合、pipo入力が必要である。
【0187】 チャネル・モード0:低速フェージング131 このモードでは、cesは1スロット全体にわたって定数である。cesは入
力Sp値のフィルタ後のバージョンである。図18を参照されたい。
【0188】 フィルタ後の乗算とは、単位利得のFIRフィルタ129を持つことである。
フィルタから来る信号の振幅の過渡を回避するために、この利得のために4つの
異なる値が格納される。フィルタの第1出力は利得CeFIRmult[0]を
得、第2出力はCeFIRmult[1]を、第3出力はCeFIRmult[
2]を得、CeFIRmult[3]は標本番号4で使用され、フィルタを去り
、定常状態モードになる。
【0189】 全てのフィルタ・タップは、プロセスの開始時に0に初期化しなければならな
い。
【0190】 フィルタおよび乗算器はスロットレートfslotで作動し、cesはチップ
・レートの標本である(フィルタ出力のオーバサンプリング)。図19は、チャ
ネル・モード0の場合のレーキ・フィンガ・プロセス131の概要を示す。
【0191】 異なるパイロット・シンボルが復調され、コヒーレントに累算され、値Sp0
ないしSp5が得られる。チャネル推定cesは4タップFIRフィルタの出力
であり、ces0はSp0ないしSp3の関数である。ces0はスロット番号
4全体にわたり一定である。スロット2からのDeチップは2スロット遅延する
ので、スロット4でD1チップとして得られる。このチップはces0の複素共
役と乗算されて、このフィンガのDroチップを出す。
【0192】 スロット2で到着するチップが、スロット0、1、2および3のパイロット・
シンボルからの情報により「補正」されることは明らかである。
【0193】 各チップは常に、前の前、前、現在、および次のスロットを用いて補正される
(幾つかのフィルタ・タップが0に設定されない限り)。チャネル推定はスロッ
ト・レートでのみ変化する。Sp3はスロット3の最後のチップと一緒に生成さ
れ、Sp3の関数であるces0はスロット4の全てのチップに使用されること
に注意されたい。
【0194】 チャネル・モード1:高速フェージング133および135 このモードでは、cesは、チャネル推定器に入ってくる現在および前のSp
値間の補間値である。したがってcesはチップ・レートで変化する。図20を
参照されたい。
【0195】 入力Sp値は、他の複素値を計算するためにパイロット部の中央に配置される
。pipo(パイロット位置)入力はこのために使用される。それは範囲[0:
2559]内の整数である。図21ではpipoは768または769(3/5
*2560/2)となる。
【0196】 Sp値の実部および虚部の両方に直線補間が行われる。このようにして、複素
面内の直線を介してSp(k−1)からSp(k)に進むことができる。 Re[ces(i)]=(Re[Sp(k)]−Re[Sp(k−1)])*
(i−pi po)/2560+Re[Sp(k−1)] Im[ces(i)]=(Im[Sp(k)]−Im[Sp(k−1)])*
(i−pi po)/2560+Im[Sp(k−1)] i=0、1、2...2559である。2560個の異なるチップがスロットに
ある。
【0197】 チャネル・モード1の場合のレーキ・フィンガ・プロセス135の概要につい
ては、図21を参照されたい。
【0198】 異なるパイロット・シンボルが復調され、コヒーレントに累算され、値Sp0
ないしSp5を出す。スロット2のチップiのチャネル推定ces(i)は、S
p2およびSp3の助けを借りてスロット4中に計算される。
【0199】 従って、現在および将来のスロットを使用してチャネル推定が行われる。
【0200】チャネル補正128(図15) このブロックは、FIFOから来る遅延チップD1およびチップces毎のチ
ャネル推定を入力として持つ。
【0201】 このブロックの機能は、フィンガのチャネル位相を補正し、フィンガに加重を
与えることである。様々なフィンガからの出力は次いで1つの信号に(コヒーレ
ントに)結合することができる。
【0202】 これらのブロックで次の動作が実行される。 Dro=D1*ces(*)。ces(*)はcesの複素共役である。
【0203】零強制126(図15) 各フィンガ出力は、zf信号により強制的に零にすることができる。
【0204】 これの目的は、フィンガに信号が全く(またはほとんど)存在しない場合、そ
のフィンガを0に設定して、多数のノイズの累積を回避することである。
【0205】 zf信号は、スロット毎にFNとプログラミング可能な閾値を比較することに
よって得られる。FN≦閾値の場合、zfは1である。
【図面の簡単な説明】
【図1】 本発明の装置のグローバル送信器構造を示す。
【図2】 QPNチャネルを示す。
【図3】 PNコードを生成するためのRAMブロックの使用を示す。
【図4】 本発明の装置の幾つかの可能なRAM構成を示す。
【図5】 本発明の装置の幾つかの可能なRAM構成を示す。
【図6】 本発明の装置の幾つかの可能なRAM構成を示す。
【図7】 本発明の装置の幾つかの可能なRAM構成を示す。
【図8】 本発明の装置の受信器のアーキテクチャを示す。
【図9】 発明による装置で使用可能なレベル制御の概要を示す。
【図10】 本発明による装置で使用可能なノイズ推定器の概要を示す。
【図11】 本発明による装置で使用可能な復調器の概要を示す。
【図12】 本発明による装置で使用可能なトラッキング・ユニットの概要を示す。
【図13】 1つのトラッキング・ユニットだけを使用するUMTSモード用の復調器の可
能な構成を示す。
【図14】 本発明によるレーキ受信器を示す。
【図15】 本発明によるレーキ・フィンガを示す。
【図16】 本発明によるスロット毎のコヒーレント・パイロット・シンボル累算を示す。
【図17】 フィンガ・エネルギ計算を示す。
【図18】 本発明による装置のスロット加重フィルタを示す。
【図19】 チャネル・モード0の場合のレーキ・フィンガ・プロセスの概要を示す。
【図20】 チャネル・モード1の場合のレーキ・フィンガ・プロセスの概要を示す。
【図21】 チャネル・モード1の場合のレーキ・フィンガ・プロセスの概要を示す。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成13年5月18日(2001.5.18)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE),OA(BF,BJ ,CF,CG,CI,CM,GA,GN,GW,ML, MR,NE,SN,TD,TG),AP(GH,GM,K E,LS,MW,SD,SL,SZ,TZ,UG,ZW ),EA(AM,AZ,BY,KG,KZ,MD,RU, TJ,TM),AE,AG,AL,AM,AT,AU, AZ,BA,BB,BG,BR,BY,CA,CH,C N,CR,CU,CZ,DE,DK,DM,DZ,EE ,ES,FI,GB,GD,GE,GH,GM,HR, HU,ID,IL,IN,IS,JP,KE,KG,K P,KR,KZ,LC,LK,LR,LS,LT,LU ,LV,MA,MD,MG,MK,MN,MW,MX, NO,NZ,PL,PT,RO,RU,SD,SE,S G,SI,SK,SL,TJ,TM,TR,TT,TZ ,UA,UG,US,UZ,VN,YU,ZA,ZW (72)発明者 ルーヴォ, セヴァスチャン ベルギー, ベ−1200 サン−ランブレク ト−ヴォルヴ, エドゥアル スペーカエ ルトラーン 131 ビー9 (72)発明者 メルタン, カール ベルギー, ベ−2930 ブラスシャート, エ ヴァンネケ 2 (72)発明者 フィリプ, リーヴァン ベルギー, ベ−3201 アールショト, クレーヌ クリュイスヴェグ 9エー (72)発明者 ヴァンデルモト, ジュルジャン ベルギー, ベ−3000 ルヴァン, ディ ストセストラート 250 ビー3 (72)発明者 ヴァンオフ, ジャン ベルギー, ベ−3018 ヴィーグマール, ヴィーグマールブレク 59 Fターム(参考) 5K022 EE02 EE13 EE21 EE32 EE36 5K047 AA15 BB01 GG34 HH04 HH15 MM24 MM33 MM56

Claims (35)

    【特許請求の範囲】
  1. 【請求項1】 RAMおよび/またはレジスタを含むW−CDMA送信器と
    、 RAMおよび/またはレジスタを含むW−CDMA受信器と、 信号捕捉手段と を含み、ソフトウェア再構成可能であることを特徴とする、W−CDMA信号送
    受信用の通信装置。
  2. 【請求項2】 プロセッサをさらに含む、請求項1に記載の通信装置。
  3. 【請求項3】 前記プロセッサが前記通信装置を再構成するように編成され
    ることを特徴とする、請求項2に記載の通信装置。
  4. 【請求項4】 前記プロセッサが前記W−CDMA信号送信器および受信器
    の前記RAMおよび/またはレジスタを制御する、請求項2または3に記載の通
    信装置。
  5. 【請求項5】 前記送信器が第1プログラマブル・パルス整形フィルタを含
    み、前記受信器が第2プログラマブル・パルス整形フィルタを含むことを特徴と
    する、請求項2ないし4のいずれかに記載の通信装置。
  6. 【請求項6】 前記パルス整形フィルタがGMSKフィルタリングを実行す
    るようにプログラミング可能であり、前記送信器および受信器がGSMフロント
    エンドとインタフェースするように編成される、請求項5に記載の通信装置。
  7. 【請求項7】 前記プロセッサがGSMプロトコル・スタックを実行するこ
    とを特徴とする、請求項6に記載の通信装置。
  8. 【請求項8】 UMTS、衛星UMTS、ガリレオ、GPS、IS−200
    0、IMT−2000、CDMA2000、IS−95、3GPP、3GPP2
    、およびARIB信号から成るグループから選択された信号の波形送信および/
    または受信および/または捕捉用に編成された、請求項1ないし7のいずれかに
    記載の通信装置。
  9. 【請求項9】 前記送信器が、 ・送信開始エポックを送信器外部の事象に従属させるための同期化ハードウェア
    と、 ・不連続送信を実現するためのバースト生成器と、 ・それら自身の増幅出力を持つ1つまたはそれ以上のスプレッダを含むQPNチ
    ャネルと、 ・QPNチャネルの出力を累積するためのコンバイナと、 ・PNコード生成器と、 ・スクランブル・コード生成器と、 ・スクランブラと、 ・スクランブル・コード出力を累積するコンバイナと、 ・パルス整形オーバサンプリング・フィルタと、 ・搬送波の予備補償用のNCOおよびアップコンバータと から成るグループから選択された1つまたはそれ以上の要素を含む、請求項1な
    いし8のいずれかに記載の通信装置。
  10. 【請求項10】 前記PNコード生成器がRAMとして実現され、そこでP
    Nコードが前記プロセッサの制御下でダウンロードされる、請求項9に記載の通
    信装置。
  11. 【請求項11】 前記スクランブル・コード生成器がプログラマブル・ゴー
    ルド・コード生成器として実現される、請求項9または10に記載の通信装置。
  12. 【請求項12】 前記QPNチャネルがUMTS順方向または戻りリンク伝
    送を実行するように編成される、請求項9ないし11のいずれかに記載の通信装
    置。
  13. 【請求項13】 前記スプレッダ出力の増幅が送信電力制御を行なうように
    編成される、請求項9ないし12のいずれかに記載の通信装置。
  14. 【請求項14】 前記送信器がサブチップ時間アラインメントを実行するた
    めに時間補間器を含む、請求項1ないし13のいずれかに記載の通信装置。
  15. 【請求項15】 前記送信器がマルチコード送信用に編成される、請求項1
    ないし14のいずれかに記載の通信装置。
  16. 【請求項16】 前記受信器が、 パルス整形フィルタと、 任意選択的なレベル制御ブロックと、 1つの基地局から受信したマルチパス成分を追跡するように割り当てられた復
    調器と、 S/(N+I)測定用の基準復調器と を含む、請求項1ないし15のいずれかに記載の通信装置。
  17. 【請求項17】 前記受信器が、中間周波数でフロントエンドでインタフェ
    ースするために、前記パルス整形フィルタの前にダウンコンバータをさらに含む
    、請求項16に記載の通信装置。
  18. 【請求項18】 前記受信器が、UMTS、衛星UMTS、ガリレオ、GP
    S、IS−2000、IMT−2000、CDMA2000、IS−95、3G
    PP、3GPP2、および/またはARIB順方向リンクおよび戻りリンク波形
    を実行するように編成される、請求項16または17に記載の通信装置。
  19. 【請求項19】 前記レベル制御ブロックが、 粗粒度動的制御を実行するためのプログラマブル・シフタと、 細粒度動的制御を実行するためのプログラマブル乗算器と、 最上位および第2位ビットに作動するオーバフロー・カウンタと、 第2位および第3位ビットに作動するオーバフロー・カウンタと、 乗算器からの結果をクリップする飽和論理と を含む、請求項16ないし18のいずれかに記載の通信装置。
  20. 【請求項20】 前記レベル制御ブロックがプロセッサによって実行時制御
    ループ内で作動する、請求項16ないし19のいずれかに記載の通信装置。
  21. 【請求項21】 前記復調器が、 1つの基地局から結果的に得られるチャネル補正マルチパス成分のコヒーレン
    ト累積であるチップ・レートの信号を生成するレーキ・フィルタと、 複数の波形チャネルの逆スクランブルおよび逆拡散のためにチップ・レートの
    前記信号を使用するトラッキング・ユニットと を含み、 前記レーキ・フィルタが、 請求項16の前記レベル制御ブロックから来るチップ・レートの標本をバッフ
    ァに入れるFIFOと、 複数のレジスタを含み、入力が前記FIFOの出力に接続される遅延線と、 入力が前記遅延線のプログラミング可能なタップ位置に接続される複数のフィ
    ンガ・ブロックと、 チップ・レートの前記フィンガ・ブロックの複素出力の加算器と を含む、請求項16ないし20のいずれかに記載の通信装置。
  22. 【請求項22】 前記フィンガ・ブロックがレイト・マルチパス・グループ
    およびアーリー・マルチパス・グループにそれぞれ分類され、前記レーキ・フィ
    ルタが前記レイト・マルチパス・グループおよび前記アーリー・マルチパス・グ
    ループの出力のエネルギを累算し、かつ時間トラッキングに使用されるDLLの
    時間誤り検出器に供給するためにこれらの累算値を使用するように編成される、
    請求項21に記載の通信装置。
  23. 【請求項23】 前記レーキ・フィルタが、 チャネル補正パイロット用の拡散コード、 チャネル補正パイロット用のスクランブル・コード、 チャネル補正パイロット・シンボル変調、 チャネル補正パイロット・シンボル・アクティビティ、 のうちの1つまたはそれ以上を保持するメモリを含む、請求項21または22に
    記載の通信装置。
  24. 【請求項24】 前記メモリが前記プロセッサによって制御される、請求項
    23に記載の通信装置。
  25. 【請求項25】 前記フィンガ・ブロックが、 チャネル補正パイロット・デスクランブラと、 チャネル補正パイロット・デスプレッダと、 第1にプログラミング可能なステップ数にわたりコヒーレント・チャネル補正
    パイロット・シンボル累算を実行し、第2にプログラミング可能なステップ数に
    わたるプログラミング可能な数の前記コヒーレント・チャネル補正パイロット・
    シンボル累算の加重平均を生成するチャネル補正パイロット・フィルタと、 前記パイロット・フィルタの出力を使用して、チップ・レートでチャネル推定
    を生成するチャネル推定器と、 入力チップ・ストリームと前記チャネル推定の複素共役の乗算を実行するチャ
    ネル補正器と、 スロット・エネルギの計算と、 スロット・エネルギとプログラミング可能な閾値との比較と、 前記閾値を超えない場合、前記チャネル推定を零にする回路と を含む、請求項23または24に記載の通信装置。
  26. 【請求項26】 前記チャネル補正パイロット・フィルタが第一にスロット
    に対してコヒーレント累積を実行し、第二に前の前、前、現在、および次に得ら
    れるスロット値に対して加重平均を実行してスロット値のチャネル推定を出し、
    それが前記チャネル補正器によって適用される低速フェージング用、および前記
    チャネル補正パイロット・フィルタが第一にスロットに対してコヒーレント累算
    を実行し、第二にスロットに対する連続的な前記コヒーレント累算を補間するこ
    とによりチャネル推定を引き出してサブシンボル・タイミングと共にチャネル推
    定を出し、それが前記チャネル補正器によって適用される高速フェージング用に
    チャネル補正パイロット・フィルタをプログラムすることによって、前記フィン
    ガが低速および高速フェージング補償用に編成される、請求項25に記載の通信
    装置。
  27. 【請求項27】 前記基準復調器が、 チップ・レートの標本の絶対値のプログラミング可能な長さのアキュムレータ
    と、 前記アキュムレータの出力に作動する低域フィルタと を含む、請求項16ないし26のいずれかに記載の通信装置。
  28. 【請求項28】 前記基準復調器がプロセッサによって実行時制御ループで
    作動するように編成される、請求項16ないし27のいずれかに記載の通信装置
  29. 【請求項29】 前記復調器が衛星ダイバーシティを実行するように編成さ
    れる、請求項16ないし28のいずれかに記載の通信装置。
  30. 【請求項30】 静止衛星までの正確な測距を実行するように編成される、
    請求項1ないし29のいずれかに記載の通信装置。
  31. 【請求項31】 請求項1ないし30のいずれかに記載の通信装置を構成す
    る集積回路。
  32. 【請求項32】 請求項1ないし30のいずれかに記載の通信装置を構成す
    る知的財産コア。
  33. 【請求項33】 前記装置を特定の用途用に構成するステップと、 波形信号を送信および/または受信および/または捕捉するステップと を含むことを特徴とする、請求項1ないし32のいずれかに記載のW−CDMA
    通信装置を作動させるための方法。
  34. 【請求項34】 前記波形信号がUMTS、衛星UMTS、ガリレオ、GP
    S、IS−2000、IMT−2000、CDMA2000、IS−95、3G
    PP、3GPP2、およびARIB信号から成るグループから選択されることを
    特徴とする、請求項33に記載の方法。
  35. 【請求項35】 前記構成がプロセッサによって行われることを特徴とする
    、請求項33または34に記載の方法。
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