JP2002544706A - 高速ソフトウェア再構成可能な符号分割多元接続通信のための方法および装置 - Google Patents

Abstract

(57)【要約】 本発明はＲＡＭおよび／またはレジスタを含むＷ−ＣＤＭＡ送信器と、ＲＡＭおよび／またはレジスタを含むＷ−ＣＤＭＡ受信器と、信号捕捉手段とを含み、ソフトウェア再構成可能であることを特徴とする、Ｗ−ＣＤＭＡ信号送受信用の通信装置に関する。さらに本発明は前記装置を特定の用途用に構成するステップと、波形信号を送信および／または受信および／または捕捉するステップとを含むことを特徴とする、本発明のＷ−ＣＤＭＡ通信装置を作動させるための方法に関する。

Description

【発明の詳細な説明】

【０００１】技術分野 本発明は、ソフトウェア再構成可能なＷ−ＣＤＭＡ信号用の通信装置に関する
。本発明はさらに、前記装置を作動するための方法に関する。

【０００２】背景技術 本発明の技術分野にはすでに発行されている文書が幾つかある。すなわち、 （１）１９９６年１月２６日出願のフィリップス（Ｐｈｉｌｉｐｓ）らの米国特
許第５，８７２，８１０号：「Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｏｄｅｍ Ａｐｐ
ａｒａｔｕｓ ｆｏｒ Ｔｒａｎｓｍｉｔｔｉｎｇ ａｎｄ Ｒｅｃｅｉｖｉｎ
ｇ Ｄｉｇｉｔａｌ Ｄａｔａ， Ｄｅｓｉｇｎ Ｍｅｔｈｏｄ ａｎｄ Ｕｓ
ｅ Ｍｅｔｈｏｄ ｏｆ Ｓａｉｄ Ｍｏｄｅｍ」 （２）１９９６年１月２６日出願のフィリップスらの米国特許継続出願第０８／
５９２，７００号：「Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｏｄｅｍ Ａｐｐａｒａｔ
ｕｓ ｆｏｒ Ｔｒａｎｓｍｉｔｔｉｎｇ ａｎｄ Ｒｅｃｅｉｖｉｎｇ Ｄｉ
ｇｉｔａｌ Ｄａｔａ， Ｄｅｓｉｇｎ Ｍｅｔｈｏｄ ａｎｄ Ｕｓｅ Ｍｅ
ｔｈｏｄ ｏｆ Ｓａｉｄ Ｍｏｄｅｍ」 （３）１９９６年１０月３日出願のフィリップスらの特許出願ＥＰ−Ａ−０７６
７５４４：「Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｏｄｅｍ Ａｐｐａｒａｔｕｓ ｆ
ｏｒ Ｔｒａｎｓｍｉｔｔｉｎｇ ａｎｄ Ｒｅｃｅｉｖｉｎｇ Ｄｉｇｉｔａ
ｌ Ｄａｔａ， Ｄｅｓｉｇｎ Ｍｅｔｈｏｄ ａｎｄ Ｕｓｅ Ｍｅｔｈｏｄ
ｏｆ Ｓａｉｄ Ｍｏｄｅｍ」 （４）１９９９年５月６日出願のメネケンズ（Ｍｅｎｎｅｋｅｎｓ）らの米国通
常特許出願第０９／３０６，５８９号「Ｍｅｔｈｏｄ ａｎｄ ａｐｐａｒａｔ
ｕｓ ｆｏｒ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｗｉｔｈ Ｉｎｃｒｅａｓｅｄ Ｃａｐａｃｉ
ｔｙ Ｔｈｒｏｕｇｈ Ｓｅｌｆ−Ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ」 （５）１９９１年５月３０日出願のドゴーデンツィ（Ｄｅ Ｇａｕｄｅｎｚｉ）
らの米国特許第５，３２７，４６７号：「Ｃｏｄｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ
Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅ
ｍ ｗｉｔｈ Ｕｓｅｒ Ｖｏｉｃｅ Ａｃｔｉｖａｔｅｄ Ｃａｒｒｉｅｒ
ａｎｄ Ｃｏｄｅ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ」 （６）１９９３年７月９日出願のドゴーデンツィらの米国特許第５，３２７，４
５５号：「Ｍｅｔｈｏｄ ａｎｄ Ｄｅｖｉｃｅ ｆｏｒ Ｍｕｌｔｉｐｌｅｘ
ｉｎｇ Ｄａｔａ Ｓｉｇｎａｌｓ」 （７）Ｒ．ドゴーデンツィ、Ｃ．エリア、およびＲ．ヴィオラ「Ｂａｎｄｌｉｍ
ｉｔｅｄ ｑｕａｓｉ−ｓｙｎｃｈｒｏｎｏｕｓ ＣＤＭＡ： Ａ ｎｏｖｅｌ
ａｃｃｅｓｓ ｔｅｃｈｎｉｑｕｅ ｆｏｒ ｍｏｂｉｌｅ ａｎｄ ｐｅｒ
ｓｏｎａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍｓ」、ＩＥＥＥ Ｓｅ
ｌｅｃｔｅｄ Ａｒｅａｓ ｉｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、 Ｖｏｌ．
１０、 ｎｏ．２、 ｐｐ．３２８−３４８、１９９２年２月。

【０００３】発明の開示 本発明は、物理層の柔軟部分のために強力なＤＳＰプロセッサを必要とするこ
となく、様々な電気通信標準の実現およびこれらの標準に従って実現可能な様々
な応用を可能にするＷ−ＣＤＭＡ装置を提供することを目的とする。

【０００４】 さらなる目的は、様々なフェージング・チャネル状況のために前記装置を提供
することである。

【０００５】 別の目的は、知的財産のコアの形式の下で前記装置を提供することである。

【０００６】 本発明は、 ・ＲＡＭおよび／またはレジスタを含むＷ−ＣＤＭＡ送信器と、 ・ＲＡＭおよび／またはレジスタを含むＷ−ＣＤＭＡ受信器と、 ・信号捕捉手段と を含み、ソフトウェア再構成可能であることを特徴とする、Ｗ−ＣＤＭＡ信号送
受信用の通信装置に関する。

【０００７】 ソフトウェア再構成可能とは、回路のパラメータおよび／またはこの回路のた
めのアルゴリズム代替物がソフトウェア設定を用いて構成可能であることを意味
する。回路自体は論理で構成され、上述のソフトウェア設定を実行するプロセッ
サ・サブシステムによって制御されることが好ましいメモリ（レジスタおよび／
またはＲＡＭなど）を含む。そのような取組み方は、かなりの柔軟性を依然とし
て充分に残しながら、完全なソフトウェア実現に比較して少ない電力消費を導く
。

【０００８】 前記通信装置はさらにプロセッサを含むことができる。そのようなプロセッサ
は、装置の設定を変更することができる任意の種類のプロセッサとすることがで
きる。そのようなプロセッサの例として、ＤＳＰプロセッサ、マイクロプロセッ
サ、マイクロコントローラ、ＦＰＧＡ、論理回路、およびＦＳＭ回路がある。

【０００９】 通信装置は、プロセッサが通信装置を再構成するように編成されることを特徴
とすることが好ましい。

【００１０】 前記プロセッサは、前記Ｗ−ＣＤＭＡ信号送信器および受信器のＲＡＭおよび
／またはレジスタを制御することが好ましい。

【００１１】 送信器は第１プログラマブル・パルス整形フィルタを含むことが好ましく、受
信器は、前記送信器および受信器がＧＳＭフロントエンドとインタフェースする
ように編成されているときに、ＧＭＳＫフィルタリングを実行するようにプログ
ラミング可能な第２プログラマブル・パルス整形フィルタを含むことが好ましい
。

【００１２】 プロセッサは、ＧＭＳプロトコル・スタックを実行するように編成することが
できる。

【００１３】 好適な実施形態では、本発明の通信装置は、ＵＭＴＳ、衛星ＵＭＴＳ、ガリレ
オ、ＧＰＳ、ＩＳ−２０００、ＩＭＴ−２０００、ＣＤＭＡ２０００、ＩＳ−９
５、３ＧＰＰ、３ＧＰＰ２、およびＡＲＩＢ信号から成るグループから選択され
た信号の波形送信および／または受信および／または捕捉用に編成される。

【００１４】 本発明による装置の送信器は、 ・送信開始エポックを送信器外部の事象に従属させるための同期化ハードウェア
と、 ・不連続送信を実現するためのバースト生成器と、 ・それら自身の増幅出力を持つ１つまたはそれ以上のスプレッダを含むＱＰＮチ
ャネルと、 ・ＱＰＮチャネルの出力を累算するためのコンバイナと、 ・ＰＮコード生成器と、 ・スクランブル・コード生成器と、 ・スクランブラと、 ・スクランブル・コード出力を累算するコンバイナと、 ・パルス整形オーバサンプリング・フィルタと、 ・搬送波の予備補償用のＮＣＯおよびアップコンバータと から成るグループから選択された１つまたはそれ以上の要素を含むことができる
。

【００１５】 ＰＮコード生成器は、ＰＮコードがプロセッサの制御下でダウンロードされる
ＲＡＭとして実現することができる。スクランブル・コード生成器は、プログラ
マブル・ゴールド・コード生成器として実現することができる。ＱＰＮチャネル
は、ＵＭＴＳ順方向または戻りリンク伝送を実行するように編成することができ
る。スプレッダ出力の増幅は、送信電力制御を実行するように編成することが好
ましい。

【００１６】 本発明による装置の送信器は、サブチップ時間アラインメント（例えばＳ−Ｃ
ＤＭＡの場合）を実行するために時間補間器を備えることが好ましい。

【００１７】 本発明による装置の送信器は、マルチコード送信用に構成することができる。

【００１８】 本発明の通信装置の受信器は、 ・パルス整形フィルタと、 ・任意選択的なレベル制御ブロックと、 ・１つの基地局から受信したマルチパス成分を追跡するように割り当てられた復
調器と、 ・Ｓ／（Ｎ＋Ｉ）測定用の基準復調器と を含むことができる。

【００１９】 前記受信器は、フロントエンドで中間周波数でインタフェースするために、前
記パルス整形フィルタより前にダウンコンバータをさらに含むことが好ましい。
それはまた、ＵＭＴＳ、衛星ＵＭＴＳ、ガリレオ、ＧＰＳ、ＩＳ−２０００、Ｉ
ＭＴ−２０００、ＣＤＭＡ２０００、ＩＳ−９５、３ＧＰＰ、３ＧＰＰ２、およ
び／またはＡＲＩＢ順方向リンクおよび戻りリンク波形の実行用に編成すること
もできる。

【００２０】 レベル制御ブロックは、 ・粗粒度動的制御を実行するためのプログラマブル・シフタと、 ・細粒度動的制御を実行するためのプログラマブル乗算器と、 ・最上位および第２位ビットに作動するオーバフロー・カウンタと、 ・第２位および第３位ビットに作動するオーバフロー・カウンタと、 ・乗算器からの結果をクリップする飽和論理と を含むことが好ましい。

【００２１】 レベル制御ブロックは、プロセッサによって実行時制御ループ内で作動するこ
とが好ましい。

【００２２】 復調器は好ましくは、 ・各基地局から結果的に得られるチャネル補正マルチパス成分のコヒーレント累
算であるチップ・レートで信号を生成するレーキ・フィルタと、 ・複数の波形チャネルのスクランブル解除および逆拡散を実行するためにチップ
・レートの前記信号を使用するトラッキング・ユニットと、 を含み、前記レーキ・フィルタは、 ・前記レベル制御ブロックから来るチップ・レートの標本をバッファに入れるＦ
ＩＦＯと、 ・複数のレジスタを含む遅延線であって、入力が前記ＦＩＦＯの出力に接続され
ている遅延線と、 ・その入力が前記遅延線のプログラミング可能なタップ位置に接続されている複
数のフィンガ・ブロックと、 ・前記フィンガ・ブロックの複素出力の加算器と を含む。

【００２３】 フィンガ・ブロックはレイト・マルチパス・グループとアーリー・マルチパス
・グループにそれぞれ分類することが好ましく、レーキ・フィルタは、前記レイ
ト・マルチパス・グループおよび前記アーリー・マルチパス・グループの出力の
エネルギを累算し、かつこれらの累算値を使用して、時間トラッキングに使用さ
れるＤＬＬの時間誤り検出器に供給するように編成する。

【００２４】 レーキ・フィルタは、 ・チャネル補正パイロット用の拡散コード、 ・チャネル補正パイロット用のスクランブル・コード、 ・チャネル補正パイロット・シンボル変調、 ・チャネル補正パイロット・シンボル・アクティビティ のうちの１つまたはそれ以上を保持するためのメモリを含むことができる。

【００２５】 前記メモリはプロセッサによって制御されることが好ましい。

【００２６】 フィンガ・ブロックは好ましくは、 ・チャネル補正パイロット・デスクランブラと、 ・チャネル補正パイロット・デスプレッダと、 ・最初にプログラミング可能なステップ数にわたってコヒーレント・チャネル補
正パイロット・シンボル累算を実行し、次にプログラミング可能なステップ数に
わたるプログラミング可能な数の前記コヒーレント・チャネル補正パイロット・
シンボルの加重平均を生成するチャネル補正パイロット・フィルタと、 ・前記パイロット・フィルタの出力を使用して、チップ・レートでチャネル推定
を生成するチャネル推定器と、 ・入力チップ・ストリームと前記チャネル推定の複素共役の乗算を実行するチャ
ネル補正器と、 ・スロット・エネルギの計算と、 ・スロット・エネルギとプログラミング可能な閾値の比較と、 ・前記閾値を超えていない場合には、前記チャネル推定を零にする回路と を含む。

【００２７】 フィンガは、チャネル補正パイロット・フィルタが第一にスロットに対してコ
ヒーレント累算を実行し、第二に前の前、前、現在、および次に得られるスロッ
ト値に対して加重平均を実行してスロット当たりのチャネル推定を出し、それが
前記チャネル補正器によって適用される低速フェージング用、および前記チャネ
ル補正パイロット・フィルタが第一にスロットに対してコヒーレント累算を実行
し、第二にスロットに対する連続的な前記コヒーレント累算を補間することによ
りチャネル推定を引き出して、サブチャネル・タイミングと共にチャネル推定を
出し、それが前記チャネル補正器によって適用される高速フェージング用に前記
チャネル補正パイロット・フィルタをプログラムすることによって、低速および
高速フェージング補償用に編成することができる。

【００２８】 基準復調器は、 ・チップ・レートの標本のプログラミング可能な長さの絶対値のアキュムレータ
と、 ・前記アキュムレータの出力に作動する低域フィルタと を含むことが好ましい。

【００２９】 基準復調器は、プロセッサによって実行時制御ループ内で作動するように編成
することができる。

【００３０】 復調器は、衛星ダイバーシティを実行するように編成することが好ましい。

【００３１】 本発明の通信装置は、静止衛星までの正確な測距を実行するように編成するこ
とができる。

【００３２】 本発明のさらなる態様は、本発明の通信装置を構成する集積回路である。

【００３３】 本発明のさらなる態様は、（集積回路に含めるためのビルディング・ブロック
として）本発明の通信装置を構成する知的財産コアである。

【００３４】 本発明の別の態様は、本発明のＷ−ＣＤＭＡ通信装置を作動するための方法で
あって、それが ・前記装置を特定の用途向けに構成するステップと、 ・波形信号を送信および／または受信および／または捕捉するステップと を含むことを特徴とする方法である。

【００３５】 前記波形信号は、ＵＭＴＳ、衛星ＵＭＴＳ、ガリレオ、ＧＰＳ、ＩＳ−２００
０、ＩＭＴ−２０００、ＣＤＭＡ２０００、ＩＳ−９５、３ＧＰＰ、３ＧＰＰ２
、およびＡＲＩＢ信号から成るグループから選択することが好ましい。前記構成
はプロセッサによって行われることが好ましい。

【００３６】図面の簡単な説明 図１は、本発明の装置のグローバル送信器構造を示す。

【００３７】 図２は、ＱＰＮチャネルを示す。

【００３８】 図３は、ＰＮコードを生成するためのＲＡＭブロックの使用を示す。

【００３９】 図４ないし図７は、本発明の装置の幾つかの可能なＲＡＭ構成を示す。

【００４０】 図８は、本発明の装置の受信器のアーキテクチャを示す。

【００４１】 図９、図１０、図１１、および図１２は、本発明による装置で使用可能なレベ
ル制御、ノイズ推定器、復調器、およびトラッキング・ユニットの概要をそれぞ
れ示す。

【００４２】 図１３は、１つのトラッキング・ユニットだけを使用するＵＭＴＳモード用の
復調器の可能な構成を示す。

【００４３】 図１４および図１５は、本発明によるレーキ受信器およびレーキ・フィンガを
それぞれ示す。

【００４４】 図１６は、本発明によるスロット毎のコヒーレント・パイロット・シンボル累
算を示す。

【００４５】 図１７は、フィンガ・エネルギ計算を示す。

【００４６】 図１８は、本発明による装置のスロット加重フィルタを示す。

【００４７】 図１９は、チャネル・モード０の場合のレーキ・フィンガ・プロセスの概要を
示す。

【００４８】 図２０および図２１は、チャネル・モード１の場合のレーキ・フィンガ・プロ
セスの概要を示す。略語 ＢＳ 基地局 ＣＣＰＣＨ 共通制御物理チャネル ＤＬ ダウンリンク ＤＰＣＨ 専用物理チャネル ＤＰＣＣＨ 専用物理制御チャネル ＤＰＤＣＨ 専用物理データ・チャネル ＨＯ ハンドオーバ ＭＲＣ 最大レート・コンバイニング ＭＳ 移動局 ＯＶＳＦ 直交可変拡散係数 ＰＮ 擬似ノイズ ＰＲＡＣＨ 物理ランダム・アクセス・チャネル ＱＰＮ ４相擬似ノイズ ＲＳＳＩ 受信信号強度指標 ＳＦ 拡散係数 ＵＬ アップリンク Ｗ−ＣＤＭＡ 広帯域ＣＤＭＡ

【００４９】送信器の仕様 グローバル送信器構造１が図１に示されている。それを次の節で詳細に説明す
る。

【００５０】同期化ハードウェアおよびＰＮコード生成器を持つＱＰＮチャネル 送信器は複数のＱＰＮチャネル３（図２）を含む。これらのチャネルは例えば
、図１に見ることができるように、４個のＱＰＮチャネルが２組（セットＡおよ
びセットＢ）および１個のＱＰＮチャネルだけのセットＣに組み合わせることが
できる。

【００５１】 各セットは、ＰＮコード５を生成するための別個のブロック、およびシンボル
送信の開始を画定する別個の同期化ハードウェア７を有する。

【００５２】同期化ハードウェア この部分の出力は１セットのＱＰＮのチャネルに行き、セット内の全てのＱＰ
Ｎチャネルの共通シンボル開始の瞬間を画定する。この信号は、プログラミング
可能なオフセットを持つ複数の入力信号の中から１つの選択として生成すること
ができる。

【００５３】 入力同期チャネルは例えば、別のチップ、ＴＸタイマ、受信器パルス、捕捉ハ
ードウェア出力等々によって生成することができる。

【００５４】 オフセットを生成するために、チップ・レートのカウンタを使用することがで
きる。これは１「一次」チップのオフセット分解能を与える。オフセットの範囲
は［０：６５５３５］である。これは、ＵＭＴＳ（４０９６０チップ）の１フレ
ームのオフセットを与えるのに充分である。

【００５５】ＱＰＮチャネル 各ＱＰＮチャネル３は、図２に示された機能構造を有する。その機能要素を以
下に説明する。

【００５６】 スプレッダ１１ インタフェースから直接来る入力バイナリ・シンボル（ｓｙｍｂＩ１３および
ｓｙｍｂＱ１４）は、ＰＮビットＰＮｂｉｔＩおよびＰＮｂｉｔＱにより拡散さ
れる。各シンボルはアクティビティ・ビット（ａｃｔＩおよびａｃｔＱ）を有す
る。これが０のとき、機能スプレッダ出力は＋１または−１ではなく、０になる
。

【００５７】 このアクティビティ・ビットは、バースト伝送のため、およびＱＰＳＫ／ＱＰ
Ｎ伝送の代わりにＢＰＳＫに使用される。

【００５８】 ｓｙｍｂＩおよびａｃｔＩはシンボルレートｆｓＩｘｘの信号であり、ｓｙｍ
ｂＱおよびａｃｔＱはシンボルレートｆｓＱｘｘの信号である。ｆｓＩｘｘはｆ
ｓＱｘｘとは異なることができる。拡散係数はｓｆＩ１５およびｓｆＱ１６入力
によって設定される。

【００５９】 スプレッダは、同期信号１７により（再）始動することができる。 ｆｃｐ＝ｆｓＩｘｘ＊ｓｆＩ＝ｆｓＱｘｘ＊ｓｆＱ

【００６０】 シンボル・クロック信号１９（ｓｙｍｂｃｌｋＩおよびｓｙｍｂｃｌｋＱ）は
、利得制御２１のようにシンボル同期アクションに必要な他のハードウェアのシ
ンボル基準として生成される。

【００６１】 利得制御（送信電力制御） 各複合スプレッダ１１の後に別個の利得制御２１が続く。スプレッダの各出力
分岐は再び別個に利得制御される。

【００６２】ＰＮコード生成器 これらのブロックは、ＱＰＮチャネル３（図１）用の複素ＰＮコードを生成す
る。コード生成器５はセット毎に予知される。１例として、セットＡおよびＢ用
のＰＮコード生成器は各々４個の複素コードを生成し、セットＣ用の生成器６は
１個だけの複素ＰＮコードを生成する。

【００６３】 ゴールド・コード生成器 これは、最長（２＾４２）−１までの任意の長さの任意のゴールド・コードを
生成できる、例えば４２ビット・レジスタを持つ古典的なゴールド・コード生成
器である。それはまた、（２＾４２）−１より小さいゴールド・コードから任意
のセグメントを生成するために使用することもできる。

【００６４】 ｓｇｆｂ入力はシフト・レジスタのフィードバック位置を画定し、ｉｎｉｔ入
力はリセットまたは再始動時にシフト・レジスタを初期化するために使用される
。ｐｏｌｙ入力は、ゴールド・シーケンスを生成するための多項式をプログラム
するために使用される。ｒｅｓｔ信号は、完全なゴールド・コードの小部分を生
成し、次いでｉｎｉｔ値に戻るために使用される。ゴールド・コード生成器内の
レジスタがｒｅｓｔ状態に達すると、レジスタは次のクロック・サイクルの再初
期化状態になる。

【００６５】 ＲＡＭをベースにするコード生成 各セットは、ＲＡＭに基づいてＰＮコードを生成できるブロック２３を有する
。３つのセット全部に、同じブロック２３が使用される。これを図３に示す。

【００６６】 ブロック２３は例えば８＊１０２４ビットのＲＡＭを含む。アドレス生成器は
、ｘアドレスによりこのＲＡＭの１つの列３５を選択し、次いでこれらの８ビッ
トは、アドレスｙによって制御されるスイッチを介してスプレッダレッダに送ら
れる。

【００６７】 アドレス生成器３１は開始２５、停止２７、およびステップ入力２９を有する
。アドレス生成器は、構成入力３３により様々に構成することができる。

【００６８】 シンボルのアクティビティ・ビットが０であるときは、生成器を停止すること
ができる。

【００６９】 可能なＲＡＭ構成の多数の実証例を以下に掲げる −図４： ８個のＢＰＳＫストリーム３７。ストリーム０、１、４、５、６およ
び７はＳＦ１０２４を持ち、ストリーム２はＳＦ５１２を持ち、ストリーム３は
ＳＦ２５６を持つ。ｘは１０２３から０までを数え、ｙは静的値である。 −図５： ６個のＢＰＳＫストリーム３７。ストリーム０および５はＳＦ２０４
８を持ち、ストリーム１はＳＦ５１２を持ち、ストリーム２はＳＦ２５６を持ち
、ストリーム３および４はＳＦ１０２４を持つ。ｘは１０２３から０までを数え
、ｙは１０２４チップ毎に２つの値の間で変化する。 −図６： ２個のＢＰＳＫストリーム３７。ストリーム０および１はＳＦ２５６
を持ち、ストリーム０は同一コードを連続的に使用する。ストリーム１は一連の
１６の異なるコードを使用する。この方式は、アクティビティ・ビットが０のと
きにアドレスカウンタが停止する場合に、ＳＣＨ伝送に使用可能である。ｘは１
０２３から０までを数え、ｙは１０２４チップト毎に４つの値の間で変化する。 −図７： ４個のＢＰＳＫストリーム３７。ストリーム０はＳＦ１０００を持ち
、ストリーム１はＳＦ２０００を持ち、ストリーム２はＳＦ４００を持ち、スト
リーム３はＳＦ６００を持つ。ｘは９９９から０までを数え、ｙは１０２４チッ
プ毎に３つの値の間で変化する。

【００７０】 これらの例で示すように、可変拡散係数伝送（例えばＵＭＴＳのＯＶＳＦコー
ド）の場合、拡散係数は公倍数を持つと想定される。ＲＡＭは公倍数長に達する
までレプリカで満たされる。このようにして、１セットのシンボルは多重シンボ
ル同期となる。

【００７１】ｆｃｐレートのコンバイナ セットＡおよびセットＢの後の２つのコンバイナ３８はｆｃｐレートで４個の
入力複素数の和を出力する。

【００７２】スクランブラ４０およびスクランブル・コード生成 スクランブラ・コード生成器４１ このブロックは、複素スクランブル・コードＣｓｃｒａｍｂ＝ｃＩ＋ｊｃＱを
生成する。

【００７３】 各スクランブル・コード生成器は、同期信号を生成するためにそれ自身の同期
化ハードウェア・ブロックを有する（図１参照）。

【００７４】 スクランブル・コード生成器は、４２ビット・レジスタを備えた２つのゴール
ド・コード生成器、２５６ビットの２つのＲＡＭ、コードの外部入力用のインタ
フェース、およびゴールド・コードを変更するためのＵＭＴＳ用の幾つかの余分
なハードウェアを含む。

【００７５】 このゴールド・コード生成器は機能的に、ＰＮコード生成器のゴールド・コー
ド生成器と同一である。

【００７６】 これは、最長（２＾４２）−１までの任意の長さの任意のゴールド・コードを
生成することができる、４２ビットレジスタを持つ古典的なゴールド・コード生
成器である。それはまた、（２＾４２）−１より小さいゴールド・コードからの
任意のセグメントを生成するために使用することもできる。

【００７７】 ｓｇｆｂ入力はシフト・レジスタにおけるフィードバック位置を画定し、ｉｎ
ｉｔ入力はリセットまたは再始動痔にシフト・レジスタを初期化するために使用
される。ｐｏｌｙ入力は、ゴールド・シーケンスを生成するための多項式をプロ
グラムするために使用される。ｒｅｓｔ信号は、完全なゴールド・コードの小部
分を生成し、次いでｉｎｉｔ値に戻るために使用される。ゴールド・コード生成
器内のレジスタがｒｅｓｔ状態に達すると、レジスタは次のクロック・サイクル
の再初期化状態になる。

【００７８】 プログラミング可能なチップ数の後で生成器を差位初期化するか、または生成
器を事由に作動させることが可能である。

【００７９】 様々なモードの例： モード０ ｃＩおよびｃＱは、最長（２＾４２）−１の任意の長さを持つ任意のゴールド
・コードである。

【００８０】 モード１ ｃＩおよびｃＱは、２５６ビットのＲＡＭから直接来る。ｋを２５７より小さ
い数として、それはＲＡＭの最初のｋビットだけを使用することができるように
しなければならない。

【００８１】 モード２ 生成されたゴールド・コードの前に０の拡張を持つ以外はモード０。ＣＩ＝＜
０，ｃ１＞，ｃＱ＝＜０，ｃ２＞

【００８２】 モード３（ＵＭＴＳ特定的） ゴールド・コード生成器またはＲＡＭから来るｃ１およびｃ２が次のように変
更される以外はモード０またはモード１。 Ｃｓｃｒａｍｂ＝ｃＩ＋ｊｃＱ＝ｃ（ｗ＋ｊｃ´ｗ） ここでｗ０およびｗ１は、 ｗ＝｛１ １｝ ｗ＝｛１ −１｝ の繰り返しとして定義されるチップ・レート・シーケンスであり、ここでｃはリ
アル・チップ・レート・コードであり、ｃ´はリアル・チップ・レート・コード
のデシメーテド・バージョン（ｄｅｃｉｍａｔｅｄ ｖｅｒｓｉｏｎ）である。
好適なデシメーション係数（ｄｅｃｉｍａｔｉｏｎ ｆａｃｔｏｒ）は２である
が、将来の進化したＵＭＴＳでは、望ましいことが立証された場合、他のデシメ
ーション係数も可能になるはずである。

【００８３】 ｄｅｃｉｍ＝２のデシメーション係数では、ｃ´は次のようになる。 ｃ´（２ｋ）＝ｃ´（２ｋ＋１）＝ｃ（２ｋ）， ｋ＝０，１，２．．．

【００８４】 ｃ１およびｃ２は、４１次の２つの生成多項式によって生成される２つのバイ
ナリｍシーケンスの４０９６０チップ・セグメントの位置毎のモジュロ２の加法
として構築される。

【００８５】 複素拡散コードの直交成分を生成するときに使用されるコードｃ２は、同相成
分を生成するときに使用されるコードｃ１の１０２４チップ移相バージョンであ
る。

【００８６】スクランブラ４０ スクランブルはチップ・レートを変更しない事実上のオーバレイ拡散であり、
チップ・レートの変更はＨｏｌｄ １−２５６ブロックにより行われる。 入力データ： ｄＩ＋ｊｄＱ 入力スクランブル・コード： ｃＩ＋ｊｃＱ

【００８７】 このブロックには、次の３つのモードがある。 −Ｏｆｆ： 出力＝入力 −複素スクランブル： 出力＝（ｄＩ＋ｊｄＱ）＊（ｃＩ＋ｊｃＱ）＝ｄＩ＊ｃ
Ｉ−ｄＱ＊ｃＱ＋ｊ（ｄＩ＊ｃＱ＋ｄＱ＊ｃＩ） −デュアル・リアル・スクランブル： 出力＝ｄＩ＊ｃＩ＋ｊ ｄＱ＊ｃＱ

【００８８】チップ位相制御付き補間器 このブロックは、１チップより小さい分解能でチップ移相を行なうために使用
される。標本入力毎に１つの出力標本が生成され、入力および出力クロックは等
距離クロックである。

【００８９】 この機能を実行するために直線補間が使用される。 ｏｕｔ（ｋ）＝（１−ＴＸＭＵ）＊ｉｎ（ｋ−１）＋ＴＸＭＵ＊ｉｎ（ｋ） ここでｉｎ（ｋ−１）およびｉｎ（ｋ）はレートでの２つの連続する等距離複素
標本であり、ＴＸＭＵはこのブロックの入力であり、１つの数字である（０≦Ｔ
Ｘ ＭＵ≦−１）。

【００９０】 アップサンプリングおよびプログラマブル・フィルタ 例えば４の係数（零挿入）を持つ固定アップサンプリングおよび対称プログラ
マブル・フィルタは、複素オーバサンプリング多相フィルタとして実現される。
出力サンプリング・レートｆ４ｃ＝４＊ｆｃである。

【００９１】オフセット変調 オフセットを１に設定することにより、Ｑ分岐は０．５チップ遅延する。

【００９２】複合アップコンバータ４２およびＮＣＯ４４ ＮＣＯ４４ このブロックは、コサイン（余弦）およびサイン（正弦）値を生成する。ｃｏ
ｓ値およびｓｉｎ値は周波数および位相制御可能である。

【００９３】 以下の仕様はセルラーには必要無いが、位相ノイズ要件の厳しい衛星適用分野
に使用することができる。

【００９４】 正弦および余弦値は、ｓ＜３２，０＞位相値の１６ＭＳＢにより生成される。
この１６ビットの数字のうち１４ＬＳＢは、２０４７／２０４８の利得で［０，
２＊ｐｉ］のｓｉｎおよびｃｏｓの値を含む２つのルックアップ・テーブルに行
く。象限１のｓｉｎおよびｃｏｓのルックアップ語長はｕ＜１１，１１＞である
。この象限を回復するためにｓ＜３２，０＞ビット位相レジスタのうちの２ＭＳ
Ｂが使用され、ｓｉｎおよびｃｏｓはｓ＜１２，１１＞の数字である。ＮＣＯの
出力は複素信号（ｃｏｓ＋ｊ・ｓｉｎ）である。

【００９５】 ｓ＜３２，０＞ビット位相レジスタは、ＴＸＰＨＡＳＥ入力（ｓ＜３２，０＞
）を介して直接、またはＴＸＩＮＣ（ｓ＜３２，０＞）値をラップアラウンドし
て積分することによって制御することができる。ＴＸＩＮＣは、生成された正弦
および余弦の周波数をプログラムするために次のように使用することができる。 ｆｓｉｎ＝ｆｃｏｓ＝ＴＸ ＩＮＣ／２＾３２＊ｆ４ｃ

【００９６】 ＴＸＩＮＣが負の場合、負（複素数）のＩＦが生成される。

【００９７】 例えば−２０ＭＨｚの複素搬送波を生成するには、ＴＸＩＮＣを−１０７３７
４１８２４に設定しなければならない。

【００９８】 ｓ＜３２，０＞位相レジスタはチップ・ブート・チェーンの一部分としなけれ
ばならない。

【００９９】アップコンバータ４２ ここでは、ＮＣＯされた生成複素搬送周波数の複素アップ変換が行われる。

【０１００】 計算は全精度で行われ、ｓｉｎまたはｃｏｓ値に最も大きい負の数は存在しな
いので、乗算は１冗長ビットを持つ。したがって、乗算の結果はｓ＜３２，２４
＞ビット数である。これは全精度出力ビット数を作る。

【０１０１】 これらの全精度の数はｓ＜３５，１６＞数に減少される。

【０１０２】レベル制御２ このブロックの目的は、アップコンバータから来る信号をＤＡ変換の前に調整
することである。

【０１０３】受信器の仕様 グローバル受信器構造を図８に示す。全ての機能ブロックを次の段落でさらに
詳しく述べる。

【０１０４】共通ダウンコンバータとＮＣＯ４７ ダウンコンバータ４５ このブロックは、ＮＣＯ生成された複素搬送波により、入力複素信号に複素ダ
ウン変換を実行する。出力信号は近ベースバンド信号になると期待される。

【表１】

【０１０５】 入力および出力はｆｉｎレートである。

【０１０６】プログラマブルＦＩＲフィルタ４９とダウンサンプリング５１ ダウンコンバータから来る複素受信ストリームは、プログラマブル対称ＦＩＲ
フィルタによって濾波され、係数ＲＸＤによりダウンサンプリングされる。ＲＸ
Ｄは１または２とすることができる。

【０１０７】 入力はｆｉｎレートであり、出力はｆ２ｃｔレートである。

【０１０８】レベル制御５３とオーバフロー検出器 復調相関器に行く有意ビット数を最適化するために、フィルタから来る信号の
レベルを適応させるために共通レベル制御が予測される（構造については図９参
照）。

【０１０９】 入力複素データはＲＸＳＨＩＦＴビット５５にわたってシフトされる。これは
６ｄＢステップの粗利得である。より低い分解能の利得制御はＲＸＭＵＬＴ５７
による乗算によって行われる。乗算の後に（データに対する）飽和論理およびオ
ーバフロー・カウンタが続く。この理由により、乗算の結果は１ＭＳＢにより拡
張されて、オーバフロー・カウンタ１のための入力が生成される。オーバフロー
・カウンタ１ ５９はリアル・オーバフローを計数するので、飽和論理が信号を
飽和した場合にオーバフローを計数する。オーバフロー・カウンタ２ ６１は、
信号振幅が２倍の大きさであったかのようにオーバフローを計数することが要求
される。

【０１１０】Ｓ／（Ｎ＋Ｉ）推定器（６３） ノイズ推定器６３（図１０）は、マイクロコントローラ・サブシステムによっ
て読み取ることができる濾波された複素ノイズ相関値を提供する。この値は、捕
捉ハードウェアで閾値を設定するために使用することができる。ノイズ相関器６
５は単なる複素入力のＮＣ ｌｅｎｇｔｈの絶対値６４の累算である。このよう
にしてＲＳＳＩ推定が得られる。

【０１１１】 フィルタは単純なハードウェア低域フィルタである。

【０１１２】 バイパスを１に設定することにより、低域フィルタはバイパスすることができ
る。

【０１１３】復調器６７ 大部分のモードで多数の復調器がソフト・ハンドオーバのために基地局ダイバ
ーシティを支持するが、それらは他の目的にも使用することができる。以下の段
落で、復調器構造をより詳しく説明する。

【０１１４】 図１１は復調器６７の概要を示す。それは多数のトラッキング・ユニット６９
と、コード生成器のような周辺ハードウェア、およびＰＥＤとＰＬＬ７０、ＴＥ
ＤとＤＬＬ９７、ＡＥＤ９１とＡＧＣ９３のようなフィードバック信号生成器で
構成される。これについてさらに詳しく述べる。

【０１１５】 各復調器はまた、チャネル補正マルチパス成分の結合を実行するレーキ・ブロ
ック７１をも有する。このブロックもまた、後でより詳しく述べる。

【０１１６】 図１１の全てのハードウェアが同時に使用されるわけではない。これは構成に
依存する。電力を節約するために遊休ブロックは停止することができる。

【０１１７】トラッキング・ユニット６９ 例えば３つのトラッキング・ユニット６９（図１２）の各々は同一入力、すな
わち共通レベル制御から来る複素信号を有する。１つのトラッキング・ユニット
で１つの信号源を追跡することができる。信号源は物理的送信器とすることがで
き、あるいはそれは１つの送信器から来るマルチパス成分とすることもできる。
したがって、１つの復調器で、我々は例えば３つの衛星を追跡するか、または地
上基地局からの３つのマルチパス成分を追跡する（上述のレーキの使用の代替と
して）ことができる。トラッキング・ユニット内の機能ブロックについて以下で
述べる。

【０１１８】 トラッキング・ユニットのダウンコンバータ４５およびＮＣＯ４７ このブロックは、搬送波位相／周波数追跡のためのアクチュエータとして使用
される。最終ダウン変換が行われる。

【０１１９】 トラッキング・ユニットの補間器７４とチップ周波数制御 このブロックは、チップ位相／周波数追跡のためのアクチュエータとして使用
される。これは擬似チップ・レートの変化によって行われる。出力チップ・レー
トはＤＩＮＴ入力により制御される。

【０１２０】 約０．５チップ間隔の標本間の直線補間は、次式によって実行される。 ｏｕｔ（ｋ）＝（１−ＩＮＴＭＵ）＊ｉｎ（ｋ−１）＋ＩＮＴＭＵ＊ｉｎ（ｋ
） ここで（ｋ−１）およびｉｎ（ｋ）はｆ２ｃレートの２つの連続等距離標本であ
る。

【０１２１】 ＤＩＮＴ入力は、各サイクルでＤＩＮＴをＩＮＴＭＵの前の値に加えることに
よって連続的にＩＮＴＭＵを変化するために使用される。この結果、チップ・レ
ートが１／（１＋ＤＩＮＴ）だけ変化する。 −［０：１［におけるＩＮＴＭＵ：１つの入力標本で１つの出力標本が生じる −ＩＮＴＭＵ０のとき：１つの入力標本に対して２つの出力標本が生成され、Ｉ
ＮＴＭＵは［０：１［に戻る −ＩＮＴＭＵ≧１のとき：１つの入力標本に対して出力標本は生成されず、ＩＮ
ＴＭＵは［０：１［に戻る

【０１２２】 このブロックは１標本の遅延を発生させる。例えばＤＩＮＴ＝ｃｔｅ＝０のと
き、開始時に０．０が追加され、ｏｕｔ＝ｉｎ ｚ＾−１。

【０１２３】 入力標本はｆ２ｃレートで等距離である。補間器の出力標本はｆ２ｃｒレート
で等距離ではない。ｆ２ｃｒはｆ２ｃ／２と２＊ｆ２ｃの間である。したがって
補間器後の全てのハードウェアは、その通常レートはｆ２ｃであるが、２＊ｆ２
ｃで働くように設計しなければならない。

【０１２４】 ＭＥＬゲート７５ ＭＥＬゲート７５は、非セルラー・モードでのみ使用される。それ以外ではそ
れは適切なマルチプレクサの設定を通してバイパスされる。ｆ２ｃｒの入力スト
リームはｆ２ｃｒレートで３つのストリームに分割される。 Ｅ＝ｉｎ．ｚ＾−２ Ｍ＝ｉｎ．ｚ＾−１ Ｌ＝ｉｎ

【０１２５】 このようにして、各ストリームの間隔は０．５チップになる。

【０１２６】 トラッキング・ユニット０のＭ信号は、レーキ・ブロックが起動された場合、
その入力としても使用される（以下参照）。

【０１２７】 ダウンサンプリング８０の係数 例えば２の係数での位相制御可能なダウンサンプリングはここでは、２つの入
力標本のうち１つの入力標本をスキップすることによって行われる。Ｄ２は、ど
ちらの位相をスキップするかを定義する。出力レートはｆｃ＝ｆ２ｃｒ／２とな
る。

【０１２８】 チップストリーム選択 ３つのマルチプレクサ８１により、どの信号が最終相関器８３に行くかを選択
することができる。これは、ＭＥＬゲートから来るダウンサンプル信号とするこ
とができ、あるいはそれはチップ・レートのレーキ出力とすることができる。

【０１２９】 スクランブル・コード生成器４１ これは、ｆｃレートである以外は、機能的に送信器のスクランブル・コード生
成器と同一である。

【０１３０】 デスクランブラ８３ 入力データ： ｄＩ＋ｊｄＱ 入力スクランブル・コード： ｃＩ＋ｊｃＱ このブロックは３つのモードを持たなければならない。 −Ｏｆｆ： 出力＝入力 −複素逆スクランブル： 出力＝（ｄＩ＋ｊｄＱ）／（ｃＩ＋ｊｃＱ）＝（ｄＩ
．ｃＩ＋ｄＱ．ｃＱ＋ｊ（−ｄＩ．ｃＱ＋ｄＱ．ｃＩ））／２．０ −デュアル・リアル・スクランブル： 出力＝ｄＩ＊ｃＩ＋ｊｄＱ＊ｃＱ

【０１３１】 ３つのモードで、入力と出力との間の遅延は同じでなければならない。入力お
よび出力はｆｃレートである。

【０１３２】 デスプレッダ８５ 各トラッキング・ユニットは多数のＱＰＮデスプレッダを含む。各デスプレッ
ダおよびデスプレッダの各分岐は、異なる拡散係数を持つことができる。

【０１３３】 可変増幅器８７ このブロックは、信号振幅追跡のためのアクチュエータとして使用される。各
Ｖａｍｐ８７は異なる利得を持つことができる。

【０１３４】 Ｖａｍｐの出力は、中間データ（Ｍｉｄｄｌｅ Ｄａｔａ）、中間パイロット
（Ｍｉｄｄｌｅ Ｐｉｌｏｔ）、アーリー・パイロット（Ｅａｒｌｙ Ｐｉｌｏ
ｔ）、およびレイト・パイロット（Ｌａｔｅ Ｐｉｌｏｔ）を表すソフト・シン
ボルＭＤ、ＭＰ、ＥＰ、およびＬＰであるが、レーキ（ＵＭＴＳモード時）では
、これらの信号はこれらの名前が示唆するものとは全く異なる意味を持つ。

【０１３５】ＰＮコード生成器８９ このブロックは、デスプレッダ８５のための複素ＰＮコードを生成する。これ
は、送信器の場合と同様のブロックである。したがって、ＲＡＭ、ゴールド・コ
ード生成器、または外部入力を使用することができる。

【０１３６】 トラッキング・ユニット０は例えば４つの別個の生成器を装備し、ユニット１
および２は１つしか生成器を持たない。したがって、ユニット１および２におけ
る４つのデスプレッダは同一逆スプレッド・コードを使用する。

【０１３７】ＡＥＤ９１およびＡＧＣ９３ ＡＥＤ９１は、信号振幅追跡のための誤り検出器である。ＡＧＣ９３はこの信
号の濾波を行い、可変増幅器に行く信号を出力する。

【０１３８】 トラッキング・ユニット０はトラッキング・ユニット内の各デスプレッダ用の
４つの別個のＡＥＤおよびＡＧＣを有するが、トラッキング・ユニット１および
２はＭＰ信号に働く共通ＡＥＤおよびＡＧＣのみを有する。

【０１３９】ＰＬＬ７０ 各トラッキング・ユニットのＮＣＯは、ＡＲＭソフトウェアのような外部ブロ
ックによって設定することができ、あるいはＰＬＬによって制御することができ
る。ＰＬＬはＭＰ信号に働く。レーキが使用される場合、ＰＬＬは停止される。

【０１４０】ＴＥＤ０、ＴＥＤ１、およびＤＬＬ９７ ＴＥＤ０またはＴＥＤ１は、チップ・タイミング追跡のための誤り検出器とし
て使用される。ＴＥＤ１は、ＣＣＰがユニットのデスプレッダの信号源として使
用されるときに用いられ、ＴＥＤ０は、古典的アーリー・レイト相関器追跡が行
われるときに使用される。ＴＥＤ９１の出力はＤＬＬに行き、チップ周波数が補
間器を制御する。

【０１４１】シンボル・コンバイナ（図示せず） 同一信号の異なるマルチパスの追跡に３つのトラッキング・ユニットが使用さ
れる場合、３つのＣＤ出力のハードウェア結合を実行することができる。これは
機能的には複素ＣＤ数の加算にすぎない。しかしＣＤ［０］、ＣＤ［１］、およ
びＣＤ［２］のシンボル・タイミングは異なり、これはコヒーレント・シンボル
結合を複雑にする。

【０１４２】レーキ受信器１０１ このブロック（図１４）は、チップ・ストリームの遅延線上で選択された複数
のタップの加重コヒーレント結合を実行して、結果的に１つの新しいチップ・ス
トリームを生じる。それらをコヒーレントに加重して結合するために、各々の遅
延チップ・ストリームのチャネル推定（振幅、位相）が行われる。このブロック
についてさらに詳しく述べる。

【０１４３】レーキを使用する復調器 本節では、マルチパス成分がチップレートでコヒーレントに結合される場合の
、受信器としての復調器の使用について詳述する。復調器のレーキ・ブロックは
このモード時にのみ使用され、これについても本節で詳しく述べる。

【０１４４】 この仕様は、例えばＵＭＴＳ波形の受信用である。

【０１４５】 １つのトラッキング・ユニット９０だけを使用するＵＭＴＳモードの復調器の
可能な構成を図１３に示す。

【０１４６】 レーキに基づく復調器の構成は、ＰＬＬおよびＰＥＤを除いてトラッキング・
ユニットのほとんど全てを再使用する。アーリー・レイト相関器追跡を使用する
ときに使用されない大きい余分なブロックはレーキ７１である。したがって、大
まかに言うと、レーキに基づく復調器は、入力チップ・ストリームから新しいチ
ップ・ストリームを生成するレーク、および古典的デスクランブラ８３、デスプ
レッダ８５、・・・ハードウェアから構成される。

【０１４７】 図１３の構成により、４つのＱＰＮチャネルを受信することが可能である。こ
れらのチャネルは、同一レーキ受信器を使用するので同期していなければならな
い。これらの４つのＱＰＮはまた、同一スクランブル・コードを持たなければな
らない。トラッキング・ユニット１および２とレーキを使用して、入力として（
図示せず）、異なるスクランブル・コードを持つ２つの余分なＱＰＮチャネルを
受信することができる。これらは依然として他のチャネルと同期していなければ
ならない。２つの非同期送信器を受信するには、２つの復調器を使用しなければ
ならない。

【０１４８】 レーキにおける唯一の逆スプレッドは、チャネル推定を行なうために使用され
るパイロット・シンボル逆スプレッドである。

【０１４９】 チップ位相追跡は、スロットレートで作動するタイミング誤り検出器（ＴＥＤ
０）およびＤＬＬによって行われる。

【０１５０】 以下でさらに詳述する。

【０１５１】レーキの概要 この部分（図１４）は、複数のチップ・ストリーム１０７を１つの新しいチッ
プ・ストリーム１０９にコヒーレント結合する。例えば８つのフィンガ１１１を
持ち、そこでパイロット・シンボルの助けを借りて、そのチップ位相のチャネル
推定が行われる。このチャネル推定は、それぞれのフィンガのチップ・ストリー
ムを「補正」するために使用され、その後、全てのフィンガを結合することがで
きる。異なるチップ位相を結合するために、ＭＲＣが任意選択的な零強制と共に
使用される。

【０１５２】 パイロット・シンボルは４ないし２５６のＳＦを持つことができ、スロットに
対して任意に分配することができる。

【０１５３】 フィンガ０ないし４はレイト・マルチパスに寄与し、フィンガ５ないし７はア
ーリー・マルチパスに寄与する。実際の「中間」フィンガは無いことに注意され
たい。これは、単一パスの場合、相関エネルギがフィンガ４および５に対して分
割され、相関形状の「最上部」では相関しないことを意味する。

【０１５４】 レーキを使用する可能な方法の１つでは、最も強いピークがフィンガ４と５の
間に現れるように初期化される。位相制御可能なデシメーション（Ｄ２）により
、チップ位相は１／２チップの分解能で設定することができる。

【０１５５】 各フィンガは次の入力を持つ。 −Ｐｃｂ：パイロット・チップストリームを逆拡散するためのコードビット。 拡散コードは２５６ビットのＲＡＭに格納される。これは実部信号である。Ｑ
ＰＮパイロットは不可能である。 −Ｐｓｂ：逆スクランブル・コード生成器から来る複合逆スクランブル・ビット
。 −Ｐｓｙ：パイロット・シンボルに対するデータ変調。ＲＡＭを使用して完全ス
ロットの変調を格納することができるので、６４０×２ビットのＲＡＭが必要で
ある。より高いＳＦを使用する場合、６４０個のロケーション全部は使用されな
い。例えばＳＦ２５６では、ＲＡＭの最初の１０のロケーションだけが使用され
る。パイロット変調はスロット毎に変えることができる。 −Ｐａｃ：パイロット・シンボルのためのアクティビティ・ビット。これはスロ
ットの始めの連続部としてパイロット部を持つ必要性を除去する。再び６４０×
１のＲＡＭを使用することができる。 −Ｐｓｆ：パイロットＳＦ −Ｃｈｍ：チャネル・モード・パラメータ。チャネル推定を行なうために使用さ
れるアルゴリズムを選択する（低速フェージング：０、高速フェージング：１）
。

【０１５６】 どのフィンガに信号があるかを決定する閾値、チャネル推定フィルタリングの
ためのフィルタ係数等のような他の構成入力。それらは、図１４に表示するには
詳細すぎるので、この図には示されていない。 注意：スロットのどこかに４つのチップに等しいパイロット・チップのバースト
を持つ必要が無い場合、６４０ビットのＲＡＭはもっと小さくすることができる
。これは必要無い可能性が最も高い。例えば８つの連続パイロット・シンボルＳ
Ｆは、ＳＦ３２の１つのパイロット・シンボルに置き換えることができる。

【０１５７】 各フィンガはチップ・レートの複素ＣＣＣＰ［ｘ］出力を持つ。これは、フィ
ンガｘのチャネル推定の複素共役と乗算される遅延チップである。

【０１５８】 各フィンガはまた、フィンガｘの１スロットの全てのパイロット・チップ／シ
ンボルのコヒーレント累算のエネルギであるスロット・レートのＦＮｘ出力を持
つ。

【０１５９】 全てのＦＮｘの和が計算され、パイロットＡＧＣに行く。このようにしてＣＣ
ＣＰはパイロット・エネルギに従属しなくなる。

【０１６０】 固定フィンガ間隔を持っているので、グローバルＤＬＬが必要なだけである。

【０１６１】 ＤＬＬはスロット・レートに働き、レートおよびアーリー・エネルギは次のよ
うに計算される。 ＥＮＬ＝ＦＮ０＋ＦＮ１＋ＦＮ２＋ＦＮ３＋ＦＮ４ ＥＮＥ＝ＦＮ５＋ＦＮ６＋ＦＮ７

【０１６２】 ＥＮＬおよびＥＮＥはＤＬＬに進み、これはレーキ・フィルタを使用して復調
器の入力の補間器にフィードバックする。

【０１６３】レーキ・フィンガ１１５ 本節ではフィンガ・アーキテクチャを説明する（図１５参照）。

【０１６４】デスクランブラ１１７ 入力チップはＰｓｂで逆スクランブルされる。このコードおよびその位相は全
てのフィンガに共通である。位相はレーキを初期化する捕捉プロセス中に設定し
なければならない。他のデスクランブラと同一機能を持つ。

【０１６５】複素パイロット・デスクランブラ１１９ チップ・レートでデスクランブラから来る複素信号は、パイロットＰＮコード
（Ｐｃｂ）の唯一のデスプレッダで逆拡散されるので、パイロットはＱＰＳＫま
たはＢＰＳＫ信号でなければならない。

【０１６６】 パイロットＰＮコードはＰＮ長のＰｓｆを持つ。４≦Ｐｓｆ≦２５６であり、
ｋを正の整数としてｋ＊Ｐｓｆ＝２５６０である。

【０１６７】 デスプレッダは連続的に作動し、チップ・レートのスロット・エッジと同期す
る。これは、新しいシンボルがスロットの始めに始まることを意味する（スロッ
ト−エッジ＝１）。

【０１６８】可変増幅器１２１ デスプレッダから来る複合シンボルは、可変増幅器（ＶＡＭＰ）１２１を通し
て送られる。完全なＣＣＭＲは、スロットレートでＰｇａｉｎを設定する１つの
グローバルＡＧＣを持つ。

【０１６９】 異なる拡散係数に対しては初期利得を異なる値に、例えばＳＦ２５６の場合１
．０に、ＳＦ４の場合６４．０に設定しなければならない。

【０１７０】パイロット・フィルタ１２３。スロット毎のコヒーレント・パイロット・シンボ ル累算１２４ このブロックでは、コヒーレント・パイロット・シンボル累積がスロット毎に
行われる。Ｐａｃ入力は、ＶＡＭＰから来るシンボルがパイロット・シンボルで
あるかどうかを定義する。図１６を参照されたい。

【０１７１】 この例では、Ｐｓｆは２５６であり、Ｐａｃは１１１１０００００．．．．０
０００となる。

【０１７２】 ｉ＝０，１，２，．．．のＰｉ、パイロット・シンボル・インデックスは、複
素逆拡散パイロット・シンボルＤｖａ（＠ｆｓｙｍｂＢ）である。それらをコヒ
ーレントに累算するためには、最初にパイロット変調を除去しなければならない
。この変調はアプリオリとして知られ、Ｐｓｙの入力時に存在しなければならな
い。ＱＰＳＫの場合、Ｐｓｙは４つの値すなわち＋１、−ｊ、＋ｊ、−１を取る
ことができる。

【０１７３】 ＱＰＮの場合、Ｐｓｙは２つの値すなわち＋１および−１を取ることができる
。したがって、Ｐｓｙは２ビット値（Ｐｓｙ［０］およびＰｓｙ［１］）によっ
て表される。

【０１７４】 次いで値Ｐｉは、次のように復調される（ＰｉｕはＰｉの復調値である）（ｕ
＝非変調）。

【表２】

【０１７５】 ＱＰＮの場合、Ｐｓｙは値００または１１だけを取らなければならない。

【０１７６】 Ｓｐｊは、現在のスロットからのこれらの復調パイロット・シンボルの複素累
算をパイロット数で割った（または１／パイロット・シンボル数を乗算した）も
のである。 Ｓｐ＝Ｐｉｕの累算をパイロット・シンボル数で割ったもの

【０１７７】 これは、非変調パイロット・シンボルの場合、スロット内の全てのパイロット
・チップに対する逆拡散に等しい。

【０１７８】 Ｓｐ値はスロット・レートｆｓｌｏｔで生成される。この値はスロットの終わ
りに得られる。

【０１７９】 このモジュールはスロット同期である。

【０１８０】フィンガ・エネルギの計算１２５ ここではフィンガ・エネルギの尺度がスロット毎に計算される。チップに２ス
ロットの遅延があるので、遅延Ｓｐ値からもエネルギを計算する。これを図１７
に示す。

【０１８１】 エネルギは、Ｓｐで１スロットの遅延でＳｐ ｉ＾２＋Ｓｑ ｑ＾２として計
算される。

【０１８２】 このエネルギはＤＬＬおよび零強制に使用される。

【０１８３】チャネル推定器１２７ このブロックは、Ｓｐ値のフィルタリングまたは補間を実行する。

【０１８４】 実行する正確な機能は、Ｃｈｍ（チャネル・モード）入力（高速または低速フ
ェージング・チャネル）に依存する。

【０１８５】 このブロックの出力は、チップレートのチャネル推定ｃｅｓである。

【０１８６】 Ｃｈｍ＝０の場合、Ｃｅ ＦＩＲｃｏｅｆ［４］およびＣｅ ＦＩＲｍｕｌｔ
［４］入力が必要である。Ｃｈｍ＝１の場合、ｐｉｐｏ入力が必要である。

【０１８７】 チャネル・モード０：低速フェージング１３１ このモードでは、ｃｅｓは１スロット全体にわたって定数である。ｃｅｓは入
力Ｓｐ値のフィルタ後のバージョンである。図１８を参照されたい。

【０１８８】 フィルタ後の乗算とは、単位利得のＦＩＲフィルタ１２９を持つことである。
フィルタから来る信号の振幅の過渡を回避するために、この利得のために４つの
異なる値が格納される。フィルタの第１出力は利得ＣｅＦＩＲｍｕｌｔ［０］を
得、第２出力はＣｅＦＩＲｍｕｌｔ［１］を、第３出力はＣｅＦＩＲｍｕｌｔ［
２］を得、ＣｅＦＩＲｍｕｌｔ［３］は標本番号４で使用され、フィルタを去り
、定常状態モードになる。

【０１８９】 全てのフィルタ・タップは、プロセスの開始時に０に初期化しなければならな
い。

【０１９０】 フィルタおよび乗算器はスロットレートｆｓｌｏｔで作動し、ｃｅｓはチップ
・レートの標本である（フィルタ出力のオーバサンプリング）。図１９は、チャ
ネル・モード０の場合のレーキ・フィンガ・プロセス１３１の概要を示す。

【０１９１】 異なるパイロット・シンボルが復調され、コヒーレントに累算され、値Ｓｐ０
ないしＳｐ５が得られる。チャネル推定ｃｅｓは４タップＦＩＲフィルタの出力
であり、ｃｅｓ０はＳｐ０ないしＳｐ３の関数である。ｃｅｓ０はスロット番号
４全体にわたり一定である。スロット２からのＤｅチップは２スロット遅延する
ので、スロット４でＤ１チップとして得られる。このチップはｃｅｓ０の複素共
役と乗算されて、このフィンガのＤｒｏチップを出す。

【０１９２】 スロット２で到着するチップが、スロット０、１、２および３のパイロット・
シンボルからの情報により「補正」されることは明らかである。

【０１９３】 各チップは常に、前の前、前、現在、および次のスロットを用いて補正される
（幾つかのフィルタ・タップが０に設定されない限り）。チャネル推定はスロッ
ト・レートでのみ変化する。Ｓｐ３はスロット３の最後のチップと一緒に生成さ
れ、Ｓｐ３の関数であるｃｅｓ０はスロット４の全てのチップに使用されること
に注意されたい。

【０１９４】 チャネル・モード１：高速フェージング１３３および１３５ このモードでは、ｃｅｓは、チャネル推定器に入ってくる現在および前のＳｐ
値間の補間値である。したがってｃｅｓはチップ・レートで変化する。図２０を
参照されたい。

【０１９５】 入力Ｓｐ値は、他の複素値を計算するためにパイロット部の中央に配置される
。ｐｉｐｏ（パイロット位置）入力はこのために使用される。それは範囲［０：
２５５９］内の整数である。図２１ではｐｉｐｏは７６８または７６９（３／５
＊２５６０／２）となる。

【０１９６】 Ｓｐ値の実部および虚部の両方に直線補間が行われる。このようにして、複素
面内の直線を介してＳｐ（ｋ−１）からＳｐ（ｋ）に進むことができる。 Ｒｅ［ｃｅｓ（ｉ）］＝（Ｒｅ［Ｓｐ（ｋ）］−Ｒｅ［Ｓｐ（ｋ−１）］）＊
(ｉ−ｐｉ ｐｏ）／２５６０＋Ｒｅ［Ｓｐ（ｋ−１）］ Ｉｍ［ｃｅｓ（ｉ）］＝（Ｉｍ［Ｓｐ（ｋ）］−Ｉｍ［Ｓｐ（ｋ−１）］）＊
（ｉ−ｐｉ ｐｏ）／２５６０＋Ｉｍ［Ｓｐ（ｋ−１）］ ｉ＝０、１、２．．．２５５９である。２５６０個の異なるチップがスロットに
ある。

【０１９７】 チャネル・モード１の場合のレーキ・フィンガ・プロセス１３５の概要につい
ては、図２１を参照されたい。

【０１９８】 異なるパイロット・シンボルが復調され、コヒーレントに累算され、値Ｓｐ０
ないしＳｐ５を出す。スロット２のチップｉのチャネル推定ｃｅｓ（ｉ）は、Ｓ
ｐ２およびＳｐ３の助けを借りてスロット４中に計算される。

【０１９９】 従って、現在および将来のスロットを使用してチャネル推定が行われる。

【０２００】チャネル補正１２８（図１５） このブロックは、ＦＩＦＯから来る遅延チップＤ１およびチップｃｅｓ毎のチ
ャネル推定を入力として持つ。

【０２０１】 このブロックの機能は、フィンガのチャネル位相を補正し、フィンガに加重を
与えることである。様々なフィンガからの出力は次いで１つの信号に（コヒーレ
ントに）結合することができる。

【０２０２】 これらのブロックで次の動作が実行される。 Ｄｒｏ＝Ｄ１＊ｃｅｓ（＊）。ｃｅｓ（＊）はｃｅｓの複素共役である。

【０２０３】零強制１２６（図１５） 各フィンガ出力は、ｚｆ信号により強制的に零にすることができる。

【０２０４】 これの目的は、フィンガに信号が全く（またはほとんど）存在しない場合、そ
のフィンガを０に設定して、多数のノイズの累積を回避することである。

【０２０５】 ｚｆ信号は、スロット毎にＦＮとプログラミング可能な閾値を比較することに
よって得られる。ＦＮ≦閾値の場合、ｚｆは１である。

【図面の簡単な説明】

【図１】 本発明の装置のグローバル送信器構造を示す。

【図２】 ＱＰＮチャネルを示す。

【図３】 ＰＮコードを生成するためのＲＡＭブロックの使用を示す。

【図４】 本発明の装置の幾つかの可能なＲＡＭ構成を示す。

【図５】 本発明の装置の幾つかの可能なＲＡＭ構成を示す。

【図６】 本発明の装置の幾つかの可能なＲＡＭ構成を示す。

【図７】 本発明の装置の幾つかの可能なＲＡＭ構成を示す。

【図８】 本発明の装置の受信器のアーキテクチャを示す。

【図９】 発明による装置で使用可能なレベル制御の概要を示す。

【図１０】 本発明による装置で使用可能なノイズ推定器の概要を示す。

【図１１】 本発明による装置で使用可能な復調器の概要を示す。

【図１２】 本発明による装置で使用可能なトラッキング・ユニットの概要を示す。

【図１３】 １つのトラッキング・ユニットだけを使用するＵＭＴＳモード用の復調器の可
能な構成を示す。

【図１４】 本発明によるレーキ受信器を示す。

【図１５】 本発明によるレーキ・フィンガを示す。

【図１６】 本発明によるスロット毎のコヒーレント・パイロット・シンボル累算を示す。

【図１７】 フィンガ・エネルギ計算を示す。

【図１８】 本発明による装置のスロット加重フィルタを示す。

【図１９】 チャネル・モード０の場合のレーキ・フィンガ・プロセスの概要を示す。

【図２０】 チャネル・モード１の場合のレーキ・フィンガ・プロセスの概要を示す。

【図２１】 チャネル・モード１の場合のレーキ・フィンガ・プロセスの概要を示す。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年５月１８日（２００１．５．１８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ルーヴォ， セヴァスチャン ベルギー， ベ−1200 サン−ランブレク ト−ヴォルヴ， エドゥアル スペーカエ ルトラーン 131 ビー９ (72)発明者 メルタン， カール ベルギー， ベ−2930 ブラスシャート， エ ヴァンネケ ２ (72)発明者 フィリプ， リーヴァン ベルギー， ベ−3201 アールショト， クレーヌ クリュイスヴェグ ９エー (72)発明者 ヴァンデルモト， ジュルジャン ベルギー， ベ−3000 ルヴァン， ディ ストセストラート 250 ビー３ (72)発明者 ヴァンオフ， ジャン ベルギー， ベ−3018 ヴィーグマール， ヴィーグマールブレク 59 Ｆターム(参考） 5K022 EE02 EE13 EE21 EE32 EE36 5K047 AA15 BB01 GG34 HH04 HH15 MM24 MM33 MM56

Claims (35)

【特許請求の範囲】
1. 【請求項１】 ＲＡＭおよび／またはレジスタを含むＷ−ＣＤＭＡ送信器と
   、 ＲＡＭおよび／またはレジスタを含むＷ−ＣＤＭＡ受信器と、 信号捕捉手段と を含み、ソフトウェア再構成可能であることを特徴とする、Ｗ−ＣＤＭＡ信号送
   受信用の通信装置。
2. 【請求項２】 プロセッサをさらに含む、請求項１に記載の通信装置。
3. 【請求項３】 前記プロセッサが前記通信装置を再構成するように編成され
   ることを特徴とする、請求項２に記載の通信装置。
4. 【請求項４】 前記プロセッサが前記Ｗ−ＣＤＭＡ信号送信器および受信器
   の前記ＲＡＭおよび／またはレジスタを制御する、請求項２または３に記載の通
   信装置。
5. 【請求項５】 前記送信器が第１プログラマブル・パルス整形フィルタを含
   み、前記受信器が第２プログラマブル・パルス整形フィルタを含むことを特徴と
   する、請求項２ないし４のいずれかに記載の通信装置。
6. 【請求項６】 前記パルス整形フィルタがＧＭＳＫフィルタリングを実行す
   るようにプログラミング可能であり、前記送信器および受信器がＧＳＭフロント
   エンドとインタフェースするように編成される、請求項５に記載の通信装置。
7. 【請求項７】 前記プロセッサがＧＳＭプロトコル・スタックを実行するこ
   とを特徴とする、請求項６に記載の通信装置。
8. 【請求項８】 ＵＭＴＳ、衛星ＵＭＴＳ、ガリレオ、ＧＰＳ、ＩＳ−２００
   ０、ＩＭＴ−２０００、ＣＤＭＡ２０００、ＩＳ−９５、３ＧＰＰ、３ＧＰＰ２
   、およびＡＲＩＢ信号から成るグループから選択された信号の波形送信および／
   または受信および／または捕捉用に編成された、請求項１ないし７のいずれかに
   記載の通信装置。
9. 【請求項９】 前記送信器が、 ・送信開始エポックを送信器外部の事象に従属させるための同期化ハードウェア
   と、 ・不連続送信を実現するためのバースト生成器と、 ・それら自身の増幅出力を持つ１つまたはそれ以上のスプレッダを含むＱＰＮチ
   ャネルと、 ・ＱＰＮチャネルの出力を累積するためのコンバイナと、 ・ＰＮコード生成器と、 ・スクランブル・コード生成器と、 ・スクランブラと、 ・スクランブル・コード出力を累積するコンバイナと、 ・パルス整形オーバサンプリング・フィルタと、 ・搬送波の予備補償用のＮＣＯおよびアップコンバータと から成るグループから選択された１つまたはそれ以上の要素を含む、請求項１な
   いし８のいずれかに記載の通信装置。
10. 【請求項１０】 前記ＰＮコード生成器がＲＡＭとして実現され、そこでＰ
    Ｎコードが前記プロセッサの制御下でダウンロードされる、請求項９に記載の通
    信装置。
11. 【請求項１１】 前記スクランブル・コード生成器がプログラマブル・ゴー
    ルド・コード生成器として実現される、請求項９または１０に記載の通信装置。
12. 【請求項１２】 前記ＱＰＮチャネルがＵＭＴＳ順方向または戻りリンク伝
    送を実行するように編成される、請求項９ないし１１のいずれかに記載の通信装
    置。
13. 【請求項１３】 前記スプレッダ出力の増幅が送信電力制御を行なうように
    編成される、請求項９ないし１２のいずれかに記載の通信装置。
14. 【請求項１４】 前記送信器がサブチップ時間アラインメントを実行するた
    めに時間補間器を含む、請求項１ないし１３のいずれかに記載の通信装置。
15. 【請求項１５】 前記送信器がマルチコード送信用に編成される、請求項１
    ないし１４のいずれかに記載の通信装置。
16. 【請求項１６】 前記受信器が、 パルス整形フィルタと、 任意選択的なレベル制御ブロックと、 １つの基地局から受信したマルチパス成分を追跡するように割り当てられた復
    調器と、 Ｓ／（Ｎ＋Ｉ）測定用の基準復調器と を含む、請求項１ないし１５のいずれかに記載の通信装置。
17. 【請求項１７】 前記受信器が、中間周波数でフロントエンドでインタフェ
    ースするために、前記パルス整形フィルタの前にダウンコンバータをさらに含む
    、請求項１６に記載の通信装置。
18. 【請求項１８】 前記受信器が、ＵＭＴＳ、衛星ＵＭＴＳ、ガリレオ、ＧＰ
    Ｓ、ＩＳ−２０００、ＩＭＴ−２０００、ＣＤＭＡ２０００、ＩＳ−９５、３Ｇ
    ＰＰ、３ＧＰＰ２、および／またはＡＲＩＢ順方向リンクおよび戻りリンク波形
    を実行するように編成される、請求項１６または１７に記載の通信装置。
19. 【請求項１９】 前記レベル制御ブロックが、 粗粒度動的制御を実行するためのプログラマブル・シフタと、 細粒度動的制御を実行するためのプログラマブル乗算器と、 最上位および第２位ビットに作動するオーバフロー・カウンタと、 第２位および第３位ビットに作動するオーバフロー・カウンタと、 乗算器からの結果をクリップする飽和論理と を含む、請求項１６ないし１８のいずれかに記載の通信装置。
20. 【請求項２０】 前記レベル制御ブロックがプロセッサによって実行時制御
    ループ内で作動する、請求項１６ないし１９のいずれかに記載の通信装置。
21. 【請求項２１】 前記復調器が、 １つの基地局から結果的に得られるチャネル補正マルチパス成分のコヒーレン
    ト累積であるチップ・レートの信号を生成するレーキ・フィルタと、 複数の波形チャネルの逆スクランブルおよび逆拡散のためにチップ・レートの
    前記信号を使用するトラッキング・ユニットと を含み、 前記レーキ・フィルタが、 請求項１６の前記レベル制御ブロックから来るチップ・レートの標本をバッフ
    ァに入れるＦＩＦＯと、 複数のレジスタを含み、入力が前記ＦＩＦＯの出力に接続される遅延線と、 入力が前記遅延線のプログラミング可能なタップ位置に接続される複数のフィ
    ンガ・ブロックと、 チップ・レートの前記フィンガ・ブロックの複素出力の加算器と を含む、請求項１６ないし２０のいずれかに記載の通信装置。
22. 【請求項２２】 前記フィンガ・ブロックがレイト・マルチパス・グループ
    およびアーリー・マルチパス・グループにそれぞれ分類され、前記レーキ・フィ
    ルタが前記レイト・マルチパス・グループおよび前記アーリー・マルチパス・グ
    ループの出力のエネルギを累算し、かつ時間トラッキングに使用されるＤＬＬの
    時間誤り検出器に供給するためにこれらの累算値を使用するように編成される、
    請求項２１に記載の通信装置。
23. 【請求項２３】 前記レーキ・フィルタが、 チャネル補正パイロット用の拡散コード、 チャネル補正パイロット用のスクランブル・コード、 チャネル補正パイロット・シンボル変調、 チャネル補正パイロット・シンボル・アクティビティ、 のうちの１つまたはそれ以上を保持するメモリを含む、請求項２１または２２に
    記載の通信装置。
24. 【請求項２４】 前記メモリが前記プロセッサによって制御される、請求項
    ２３に記載の通信装置。
25. 【請求項２５】 前記フィンガ・ブロックが、 チャネル補正パイロット・デスクランブラと、 チャネル補正パイロット・デスプレッダと、 第１にプログラミング可能なステップ数にわたりコヒーレント・チャネル補正
    パイロット・シンボル累算を実行し、第２にプログラミング可能なステップ数に
    わたるプログラミング可能な数の前記コヒーレント・チャネル補正パイロット・
    シンボル累算の加重平均を生成するチャネル補正パイロット・フィルタと、 前記パイロット・フィルタの出力を使用して、チップ・レートでチャネル推定
    を生成するチャネル推定器と、 入力チップ・ストリームと前記チャネル推定の複素共役の乗算を実行するチャ
    ネル補正器と、 スロット・エネルギの計算と、 スロット・エネルギとプログラミング可能な閾値との比較と、 前記閾値を超えない場合、前記チャネル推定を零にする回路と を含む、請求項２３または２４に記載の通信装置。
26. 【請求項２６】 前記チャネル補正パイロット・フィルタが第一にスロット
    に対してコヒーレント累積を実行し、第二に前の前、前、現在、および次に得ら
    れるスロット値に対して加重平均を実行してスロット値のチャネル推定を出し、
    それが前記チャネル補正器によって適用される低速フェージング用、および前記
    チャネル補正パイロット・フィルタが第一にスロットに対してコヒーレント累算
    を実行し、第二にスロットに対する連続的な前記コヒーレント累算を補間するこ
    とによりチャネル推定を引き出してサブシンボル・タイミングと共にチャネル推
    定を出し、それが前記チャネル補正器によって適用される高速フェージング用に
    チャネル補正パイロット・フィルタをプログラムすることによって、前記フィン
    ガが低速および高速フェージング補償用に編成される、請求項２５に記載の通信
    装置。
27. 【請求項２７】 前記基準復調器が、 チップ・レートの標本の絶対値のプログラミング可能な長さのアキュムレータ
    と、 前記アキュムレータの出力に作動する低域フィルタと を含む、請求項１６ないし２６のいずれかに記載の通信装置。
28. 【請求項２８】 前記基準復調器がプロセッサによって実行時制御ループで
    作動するように編成される、請求項１６ないし２７のいずれかに記載の通信装置
    。
29. 【請求項２９】 前記復調器が衛星ダイバーシティを実行するように編成さ
    れる、請求項１６ないし２８のいずれかに記載の通信装置。
30. 【請求項３０】 静止衛星までの正確な測距を実行するように編成される、
    請求項１ないし２９のいずれかに記載の通信装置。
31. 【請求項３１】 請求項１ないし３０のいずれかに記載の通信装置を構成す
    る集積回路。
32. 【請求項３２】 請求項１ないし３０のいずれかに記載の通信装置を構成す
    る知的財産コア。
33. 【請求項３３】 前記装置を特定の用途用に構成するステップと、 波形信号を送信および／または受信および／または捕捉するステップと を含むことを特徴とする、請求項１ないし３２のいずれかに記載のＷ−ＣＤＭＡ
    通信装置を作動させるための方法。
34. 【請求項３４】 前記波形信号がＵＭＴＳ、衛星ＵＭＴＳ、ガリレオ、ＧＰ
    Ｓ、ＩＳ−２０００、ＩＭＴ−２０００、ＣＤＭＡ２０００、ＩＳ−９５、３Ｇ
    ＰＰ、３ＧＰＰ２、およびＡＲＩＢ信号から成るグループから選択されることを
    特徴とする、請求項３３に記載の方法。
35. 【請求項３５】 前記構成がプロセッサによって行われることを特徴とする
    、請求項３３または３４に記載の方法。