JP4332270B2 - 伝送遅延を判定する装置およびその方法 - Google Patents
伝送遅延を判定する装置およびその方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は符号発生器に関し、より具体的には、符号分割多元接続（ＣＤＭＡ）通信システムにおいて使用される符号発生器に関する（しかし、このような符号発生器に限るわけではない）。
【０００２】
【従来の技術】
ＣＤＭＡシステムは周知である。一般には、ＣＤＭＡ Ｃｅｌｌｕｌａｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｎｅｔｗｏｒｋ Ｓｅｃｕｒｉｔｙ（Ｄｒ．Ｍａｎ Ｙｏｕｎｇ Ｒｈｅｅ、Ｐｒｅｎｔｉｃｅ Ｈａｌｌ １９８８、ＩＳＢＮ０−１３−５９８４１８−１）および標準ＴＩＡ／ＥＩＡ／ＩＳ−９５を参照されたい。標準ＴＩＡ／ＥＩＡ／ＩＳ−９５を、以下「ＩＳ−９５」と呼ぶ。
【０００３】
ＣＤＭＡシステムでは、移動局から基地局へ送信される情報ビットは、たたみ込み符号化、シンボル繰り返し、ブロック・インターリービングを受け、その結果、コード・シンボルと呼ばれるものを含むビット・ストリームを得ることができる。図１に示すように、コード・シンボルは、その後、「ウォルシュ（Walsh）チップ」に変調され、ＣＤＭＡ分野では「ロングコード」（ＬＣ）と呼ばれる順次ビットによって擬似雑音（ＰＮ）チップに「拡散(spread)」される。次いで、ＰＮチップは、ＩチャネルおよびＱチャネルと呼ばれる２つのチャネルに、オフセット１／４位相シフトキーイング（ＯＱＰＳＫ）変調される。Ｑチャネルは、ＰＮチップ区間の２分の１だけ遅延される。２つのチャネルへの拡散は、モジュロ２演算において、ＰＮチップ・ストリームを、それぞれＰＮＩおよびＰＮＱと呼ばれる２つの異なる擬似雑音バイナリ系列の順次ビットに加えることによって達成される。その後、ＰＮチップは、基地局への「エア・リンク(air link)」（無線伝送）のため、ベースバンドから無線伝送周波数に変換される。
【０００４】
基地局が信号を復調するとき、基地局は、ベースバンドに変換し直し、前述のＯＱＰＳＫ変調、ロングコード拡散およびウォルシュ変調を解除する。この目的のため、移動局のウォルシュ関数、ロングコード発生器、ＰＮＩ発生器およびＰＮＱ発生器の対応する要素が、送信されるデータを拡散して変調するのに使用された符号の「ローカル・レプリカ」を生成するために、基地局に存在することができる。しかし、移動局からの送信の開始時には、特に送信中に起こる遅延のために、一般的に基地局の発生器は受信信号と同期しない。また、移動局は、衝突回避のために遅延を導入することができる。したがって、基地局は、同期を行うために送信遅延の量を求める必要がある。これは、一般に「サーチャー(searcher)」と呼ばれる装置によって行われる。一般に、遅延は、「不確定領域」と呼ばれる特定の量以下であると仮定することができる。
【０００５】
従来のサーチャーは一般に、相関回路を使用して、意味のある結果が得られるまで、着信した受信信号に対して様々な量の遅延を試すことによって試行錯誤を重ねる。
【０００６】
「１分岐(one-branch)」探索方式は、１のみの相関器を使用して生の入ってくる入力に対する相関を試みる。このような方式は非常に低速であり、（たとえば、ＩＳ−９５標準に記載された）ＣＤＭＡシステムの厳しい要件を満たすことができない。
【０００７】
生の入力データを使用する「多重分岐(multi-branch)」方式（基本的に、それぞれのサーチャーが異なる遅延量を試す複数の１分岐サーチャー）は、サーチャーが多い分だけ１分岐方式よりも高速であるが、多くの場合、依然としてＣＤＭＡシステムに関する標準のような厳しい標準を満たしていない。
【０００８】
「完全並列(total parallel)」探索方式は、最大尤度基準に従う探索を最適化する。このような方式は、「１分岐」方式よりもずっと高速であり、ＣＤＭＡシステムの厳しい要件を満たす。しかし、これは、複雑さおよび経費が増大するという犠牲を払うことによって得られる。
【０００９】
並列相関器のシステムを、複数の相関器の複数のパスを使用して達成される必要な探索領域を完全にカバーすることにより、制限された状態で実現することもできる。
【００１０】
【発明が解決しようとする課題】
完全な方式であるか、または制限された方式であるかにかかわらず、任意の並列相関方式の１つの重要な問題は、必要な符号発生器の数である。通常の相関方式では、相関器ごとに１つの符号発生器がある。並列相関構成では、すでに複雑な実施態様に、かなりな量の複雑さを足すこととなる。また、この場合、回路全体内にかなりの量の追加のゲート、信号方式およびアクセス・ポートを必要とする。したがって、利用可能な資源をより効率的に使用することを可能にする並列相関器を用いて、機能拡張された単一の符号発生器を実現する必要がある。
【００１１】
この発明の目的は、従来技術の欠点を解消し、特に、並列相関器をより効率的に実現することのできるシステムおよび方法を提供することである。
【００１２】
【課題を解決するための手段】
第１の側面によると、この発明は、それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置された符号生成装置を提供する。該符号生成装置は、符号発生器と、少なくとも１つの個別のレジスタを有する第１のシフトレジスタと、状態バッファとを備える。符号発生器は、第１のシフトレジスタに出力される第２のデータ・ビット系列を生成し、第１のシフトレジスタは、少なくとも１つのシフトされた第２のデータ・ビット系列を生成する。また符号生成装置は、相関デバイスのそれぞれに、第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方が入力されるよう配置される。状態バッファは、第１のシフトレジスタにおける予め決められた数のシフトの後で、少なくとも符号発生器からの記憶情報を記憶し、予め決められた復元時間に、少なくとも符号発生器に該記憶情報を出力する。
【００１３】
第２の側面によると、この発明は、第１の側面に従う符号生成装置を組み込み、さらに複数の相関デバイスを備える相関装置を提供する。該相関装置には、第１のデータ・ビット系列が入力される。相関デバイスのそれぞれには、第１のデータ・ビット系列と、第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方とが入力される。
【００１４】
第３の側面によると、この発明は、それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置された符号生成装置において、相関デバイスのそれぞれに入力される第２のデータ・ビット系列を生成する方法を提供する。該方法は、符号発生器を初期化するステップと、符号発生器を使用して第２のデータ・ビット系列を生成するステップと、第１のシフトレジスタを使用して第２のデータ・ビット系列をシフトし、少なくとも１つのシフトされた第２のデータ・ビット系列を生成するステップと、第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方を相関デバイスのそれぞれに出力するステップと、第２のデータ・ビット系列を予め決められたシフト回数だけシフトした後、少なくとも１つの符号発生器からの記憶情報を保存するステップと、予め決められた復元時間に、少なくとも１つの符号発生器に該記憶情報を出力するステップとを含む。
【００１５】
【発明の実施の形態】
この発明の第１および第２の好ましい実施形態は共に、受信信号をオーバーサンプリングし、これらの信号サンプルのうち少なくともいくつかのサンプルの和をとってバッファに記憶し、記憶された和を、遅延量をインクリメントして生成されたローカル・レプリカに対して、加速されたクロックレートで相関し、遅延量を特定する相関を求めることによって、受信信号に加えられた遅延を求める「サーチャー」の形態内で実現される。
【００１６】
図２はサーチャー・アーキテクチャのブロック図であり、このアーキテクチャ内で、この発明の第１の実施形態が実現される。以下のパラメータを、この発明の実施形態に適用することができる。
【００１７】
・ＰＮチップレート：１．２２８８Ｍｃｐｓ
・フレーム区間：２０ｍｓ
・１フレームは、９６個のウォルシュ・シンボルを含む。
・ロングコードは、４２ビットのＬＦＳＲから得る。
・ＩチャネルＰＮ符号およびＱチャネルＰＮ符号は、１５ビットのＬＦＳＲから得る。
・変調：ＯＱＰＳＫ
・アクセス手順：アクセス・チャネルのプリアンブルおよびアクセス・チャネルのメッセージ・カプセルからなるアクセス・プローブの送信
・アクセス・チャネルのプリアンブルは、１〜１６個のフレーム（２０ｍｓ〜３２０ｍｓ）でよい。
・不確定領域は、５１２個のＰＮチップ未満である。
・１つのウォルシュ・シンボルは、２５６個のＰＮチップを含む。
【００１８】
当該技術分野の当業者には、構成要素の選択に応じてこれらのパラメータを変更できることが認識されよう。
【００１９】
一例として、このアーキテクチャは、３つのセクタをカバーするＣＤＭＡ基地局に存在し、それぞれのセクタが２本のダイバーシチ・アンテナを有すると仮定する。したがって、Ａ１〜Ａ６で指定される６本のアンテナがある。当該技術分野の当業者には、３つよりも多いまたは少ないセクタを含み、２本よりも多いまたは少ないアンテナを使用できることが明らかであろう。セクタにおけるダイバーシチ・アンテナのそれぞれは、マルチパス環境の異なるパスを介して受信できるので、それぞれのアンテナについて個別に遅延を求めることができる。
【００２０】
それぞれのアンテナは無線周波数（ＲＦ）ユニット１に接続され、無線周波数ユニットは、受信信号をベースバンドに変換する。アナログ・デジタル（Ａ／Ｄ）変換器２のそれぞれは、それぞれのＲＦユニット１に結合され、ＰＮチップレートの８倍のレートで、受信信号の４ビットサンプルを取り込む（オーバーサンプリング）。代替の実施形態では、これよりも高いまたは低いサンプリング・レートを使用することができる。
【００２１】
スイッチ３は、Ａ／Ｄ変換器２のすべてに結合され、一度に１本のアンテナからのサンプルを処理する。現在サンプリングされているアンテナについて、スイッチ３に結合された事前組合せ(precombining)要素４は、制御サーチャー１３の制御下で、４ビットサンプルの組合せの４つの系列をバッファ５に記憶する。この実施形態では、使用されるサンプルの範囲は、１つのウォルシュ・シンボル区間（２５６個のＰＮチップ）に対応する。サンプルが、１、２、３、４、５、．．．と番号付けされているものと仮定する。ＩサンプルストリームおよびＱサンプルストリームのそれぞれにおけるサンプルの系列について、以下のようにバッファ５に記憶される。
【００２２】
１）Ｂｕｆｆｅｒ＿ｏｄｄ＿Ｉは、Ｉサンプルのストリームから、サンプル３とサンプル７の和、サンプル１１とサンプル１５の和、サンプル１９とサンプル２３の和、．．．、サンプル２０４３とサンプル２０４７の和を記憶する。
２）Ｂｕｆｆｅｒ＿ｏｄｄ＿Ｑは、Ｑサンプルのストリームから、対応する和を記憶する。
３）Ｂｕｆｆｅｒ＿ｅｖｅｎ＿Ｉは、Ｉサンプルのストリームから、サンプル７とサンプル１１の和、サンプル１５とサンプル１９の和、サンプル２３とサンプル２７の和、．．．、サンプル２０４７とサンプル２０５１の和を記憶する。
４）Ｂｕｆｆｅｒ＿ｅｖｅｎ＿Ｑは、Ｑサンプルストリームから、対応する和を記憶する。
【００２３】
この実施形態は、この発明では論じない受信機の他の部分にもオーバーサンプリングを使用することを意図している。たとえば、受信機のいくつかの部分は、１ＰＮチップ区間よりもかなり細かい増分で遅延を調整するために、オーバーサンプリングを使用することができる。この発明は、ＰＮチップ区間あたり２のみのサンプルを使用する。
【００２４】
こうして、２５６個の和がそれぞれのバッファに格納され、それぞれの和のサイズは、２つの４ビットサンプルの和であるので５ビットとなる。偶数バッファを充填する際に使用されるサンプルは、２分の１チップ時間だけ遅れて取り込まれたサンプルから得られるので、奇数バッファを充填する際に使用されるサンプルから２分の１ＰＮチップだけ本質的に遅延される。サンプルのこれらの特別の組合せは、相関器６に対するバッファ５の相互接続性と相俟って、信号対雑音比（ＳＮ比）の損失無くして、信号処理の速度を２倍にする能力を付与する。
【００２５】
ＯＱＰＳＫ相関器６はバッファ５に結合され、以下に詳細に述べるように、バッファ５に記憶された受信信号の「断片(piece)」を、ローカルＰＮ符号発生器１０の不確定領域にわたるすべての可能な状態に対して相関付ける。移動局では、ロングコード（Long Code;ＬＣ）は通常、既知の構成である４２ビットの線形フィードバック・シフトレジスタ（ＬＦＳＲ）によって生成され、ＰＮＩ符号およびＰＮＱ符号は、既知の構成である１５ビットのＬＦＳＲによって生成される。当該技術分野の当業者に周知の手段によって、同じ構成のＬＦＳＲを、初期状態マスク１１も含め、基地局の受信機この場合はローカルＰＮ符号発生器１０内に含めることができる。これらの構成要素を用い、ローカルＰＮ符号発生器１０は、当該技術分野の当業者に周知の手段により、モジュロ２演算において、ＬＣ系列の連続ビットにＰＮＩ系列およびＰＮＱ系列の連続ビットをそれぞれ加えることによって、ＩＬＣ系列およびＱＬＣ系列を出力することができる。このように生成されたビット系列ＩＬＣ、ＱＬＣが、移動局で使用される符号の「ローカル・レプリカ」である。
【００２６】
これらの符号系列ＩＬＣ、ＱＬＣは、好ましい実施形態では、それぞれ図２に示すようにＩシフトレジスタ８およびＱシフトレジスタ９に順次入力され、符号系列ＩＬＣ、ＱＬＣのシフトされたものを生成する。これらのシフトされたＩＬＣおよびＱＬＣを、以下ではＩＬＣｎ、ＱＬＣｎと呼ぶ。ここでｎは、系列が受けたシフトの回数である。たとえば、ＩＬＣ０、ＱＬＣ０は、シフトされていないローカル・レプリカである。好ましい実施形態におけるシフトレジスタ８、９は、相関器６およびローカルＰＮ符号発生器１０との間に結合され、１５個の個々のレジスタを備える。シフトレジスタ８、９、ローカルＰＮ符号発生器１０、初期状態マスク１１、シフトレジスタ８、９およびローカルＰＮ符号発生器１０の両方に結合された状態バッファ１２は、共に図２に示すこの発明の第１の好ましい実施形態の構成要素であり、これらの構成要素について以下に図５を参照して詳しく説明する。第２の好ましい実施形態については、以下に図６を参照して説明する。
【００２７】
図３は、この発明の第１の好ましい実施形態の詳細を含む図２のサーチャーの詳細を示す。具体的に言うと、最初に図２に示された相関器６は、図３において、それぞれ相関器Ｚ１およびＺ２を示す要素６−１および６−２として、相関器Ｚ３、Ｚ４、Ｚ５、．．．、Ｚ３２を概略的に表わす一般化された相関器要素６−Ｎと共に示されている。現在説明している実施形態は、３２個の相関器を使用する。ただし代替の実施形態では、この数を増やして性能を向上させる、または削減して経済性を高めることができる。
【００２８】
相関器６の数は、シフトレジスタ８、９のいずれからも利用可能なタップの数（合計して１６個のタップ）の２倍（３２）である。それぞれの相関器対（すなわち、Ｚ１およびＺ２、Ｚ３およびＺ４、．．．、Ｚ３１およびＺ３２）は、シフトレジスタ８、９からの同じＩＬＣｎ、ＱＬＣｎ系列を使用する。相関器６の対およびバッファ５の特別な接続によって、それぞれの相関器対Ｚ１およびＺ２、Ｚ３およびＺ４、．．．、Ｚ３１およびＺ３２からの相関値が２分の１ＰＮチップ離れるよう相関積分が計算される。
【００２９】
提供されるバッファ５およびシフトレジスタ８、９には、使用される回路の能力を超えないかぎり、任意のクロックレートを使用することができる。この実施形態は、１９．６６ＭＨｚのクロックレートを使用する。このレートは、ＰＮチップレートの１６倍であり、今日の回路の能力範囲内にある。
【００３０】
図３では、バッファ５が、バッファ５−１から５−４として示される。これらのバッファのそれぞれは、出力１および２を持つ。ただし出力２は、バッファ５−１および５−２上でのみ使用される。それぞれのバッファ５における出力２は、出力１から１ＰＮチップ時間だけ遅延される。相関器６のそれぞれは、Ｉ、Ｉｄｅｌａｙ、Ｑ、およびＱｄｅｌａｙと示された、バッファ５からの４つの入力を持つ。図３は、バッファ５および相関器６の相互接続性の詳細を示す。また、相関器６のそれぞれは、Ｉシフトレジスタ８およびＱシフトレジスタ９のそれぞれにある特定のタップからの入力を持つ。相関器６の対が、シフトレジスタ８、９内の同一タップに接続するということは理解されよう。たとえば、相関器Ｚ１およびＺ２は、両方のシフトレジスタ８、９上のタップ１５に接続され、相関器Ｚ３およびＺ４（一般化された要素６−Ｎに暗黙的に示される）は、タップ１４に接続され、以下同様である。前述した遅延のために、１つの対における相関器６は、互いに２分の１ＰＮチップ区間離れて、記憶されたサンプルと共に動作する。上記の遅延を表１に要約する。
【００３１】
【表１】
【００３２】
Ｚ２（およびすべての偶数相関器）のすべての入力が、Ｚ１への入力に対して２分の１ＰＮチップ遅延されることが、表１からわかる。こうして、それぞれの相関器対によって生成された２つの相関値は、互いに２分の１ＰＮチップ区間離れている。前述したように、サンプルを２分の１ＰＮチップ区間離して事前に組み合わせることによって、２分の１ＰＮチップ分解能で相関値を得ることが容易になる。
【００３３】
バッファ５に記憶された受信信号の「断片」は、不確定領域にわたるローカル・レプリカのセグメントに対して相関付けられ、どの断片が著しく大きな相関値を生成するかを判定し、こうして遅延を判定する。それぞれのセグメントの長さは２５６ビット（それぞれのバッファにおけるサンプル和の数と一致する）であり、この長さは、１ウォルシュ・シンボル期間をカバーするよう選択された。ＩＬＣ系列およびＱＬＣ系列のそれぞれについて使用されるセグメントの総数は５１２であり、これは、不確定領域の大きさに等しい。使用される第１のセグメントは、ローカル・レプリカの第１ビット位置から始まり、その後に続く５１１個のセグメントのそれぞれは、後に続く５１１個のビット位置からそれぞれ始まる。相関器６は対として働き、対におけるそれぞれの相関器が、２分の１ＰＮチップ区間だけ離れたデータサンプルで動作するので、５１２個のセグメントを使用することによって１０２４個の相関値が得られ、２分の１ＰＮチップ区間における遅延を判定することができるようになる。
【００３４】
図４は、相関器６のそれぞれにおいて実行される論理関数を示す。バッファ５からのＩ入力、Ｉｄｅｌａｙ入力、Ｑ入力、およびＱｄｅｌａｙ入力は、それぞれ５ビットサンプルから構成される。Ｉ入力およびＱ入力は、乗算器４０１、４０３によって、シフトレジスタ８、９の、特定の相関器６についての特定のタップから出力された特定のＱＬＣｎ系列のビットが乗じられる。一方、Ｉｄｅｌａｙ入力およびＱｄｅｌａｙ入力は、乗算器４０２、４０４によって、対応するＩＬＣｎ系列のビットが乗じられる。これらの乗算器４０１、４０２、４０３、４０４は、相関器６の他の構成要素と共に、機能性を示すよう概略的に示されている。複数のビットの処理の詳細は、設計上の選択による。
【００３５】
乗算器４０１の出力および乗算器４０４の出力は５ビット積であり、加算器４０５によって加算されて、６ビットの虚数和が生成される。乗算器４０２の出力および乗算器４０３の出力は、加算器４０６によって加算されて、６ビットの実数和が生成される。２５６個の虚数和および実数和は、２５６ビットのローカル・レプリカがシフトレジスタ８、９を介してクロックされるとき、積分器４０７、４０８のそれぞれによってそれぞれ積分される。２５６個の６ビット和の積分の長さは、１４ビットのことがある。その後、これらの積分は、要素４０９、４１０によってそれぞれ二乗され、その結果が１５ビットの長さに切り捨てられる。この長さは、現在説明している実施形態について十分精密な長さである。要素４０９、４１０の２つの結果が要素４１１によって合計され、特定の相関器すなわちＺ１〜Ｚ３２を生成する３２個の相関器のうちの１つについて、１６ビットのＺ出力を生成する。
【００３６】
再び図２を参照すると、相関器出力は、累算器（ＡＣＣ）７に記憶される。累算器７は、この実施形態の６本のアンテナのそれぞれについて１０２４個の１６ビット・セルに等しい６１４４個の１６ビット・セルを持つ。このように、現在のアンテナについて最初の３２個のセルがどのように求められてロードされるかが示された。
【００３７】
次に、図５および図６を使用して、この発明の第１および第２の好ましい実施形態を使用してＩＬＣ系列およびＱＬＣ系列がそれぞれどのように生成されるか、および同様な相関処理をさらに３１回実行して１本のアンテナについて１０２４個のセルをどのように完成するかについて説明する。
【００３８】
図５は、第１の好ましい実施形態に従って、初期状態マスク１１、ローカルＰＮ符号発生器１０、状態バッファ１２、およびＩシフトレジスタ８とＱシフトレジスタ９を備える全体的なサーチャーＰＮ発生器を示す。最初に、初期状態マスク１１は、対応する移動局内にある、以下ＬＣＲＥＧ０、ＬＲＥＧ０、およびＱＲＥＧ０とそれぞれ呼ばれるＬＣ ＬＦＳＲ、ＰＮＩ ＬＦＳＲ、およびＰＮＱＬＦＳＲの初期状態を、バス５０２を介してローカルＰＮ符号発生器１０に転送する。当該技術分野の当業者には、ＬＣ ＬＦＳＲがＬＣマスクをも備え、この第１の好ましい実施形態において、ＬＣマスクがローカルＰＮ符号発生器１０内で定義されることが認識されよう。
【００３９】
全体的なサーチャーＰＮ発生器の第２の好ましい実施形態は、第１の好ましい実施形態と類似しているが、実施態様にわずかな変更を伴う。第２の好ましい実施形態によると、全体的なサーチャーＰＮ発生器は、図６に示すように、初期ＬＣ状態マスク６０２、初期状態レジスタ６０４、第１、第２および第３のセレクタ６０６、６０８、６１０、状態バッファ１２、ローカルＰＮ符号発生器１０、およびＩシフトレジスタ８とＱシフトレジスタ９を備える。最初に、初期ＬＣ状態マスク６０２は、ＬＣ ＬＦＳＲ用の初期ＬＣマスクを、バス６１２を介してローカルＰＮ符号発生器１０に転送する。その後、初期状態レジスタ６０４は、対応する移動局にあるＩＲＥＧ０状態、ＱＲＥＧ０状態およびＬＣＲＥＧ０状態を、それぞれバス６１４、６１６、６１８を介してそれぞれのセレクタ６０６、６０８、６１０に転送する。最初に、セレクタ６０６、６０８、６１０は、ＩＲＥＧ０値、ＱＲＥＧ０値およびＬＣＲＥＧ０値を、バス６２０、６２２、６２４をそれぞれ介して状態バッファ１２に転送し、その後で、バス６２６、６２８、６３０をそれぞれ介してローカルＰＮ符号発生器１０内の対応するＬＦＳＲに転送するよう構成される。
【００４０】
その後、第１の好ましい実施形態および第２の好ましい実施形態の両方によると、ローカルＰＮ符号発生器１０は、バス１７、１８をそれぞれ介して、それぞれの系列の最初の１５ビットでロードされているシフトレジスタ８、９で、ＩＬＣ０系列およびＱＬＣ０系列の生成を開始する。これは、シフトレジスタ８、９のそれぞれを構成する１５個のレジスタを介してビットをクロックすることによって行われる。
【００４１】
ＩＬＣ０およびＱＬＣ０のビットをビット１、２、３等と示すと、図３では、相関器Ｚ１およびＺ２には、それぞれのシフト・レジスタ８、９の（図３に示される）タップ１５から、ＩＬＣ０系列、ＱＬＣ０系列のビット１がそれぞれ入力され、相関器Ｚ３およびＺ４にはビット２が入力され（したがって、ＩＬＣ１系列、ＱＬＣ１系列のビット１がそれぞれ入力される）、以下同様であり、最後に相関器Ｚ３１およびＺ３２には、ビット１６が入力される（したがって、ＩＬＣ１５系列、ＱＬＣ１５系列のビット１がそれぞれ入力される）。
【００４２】
その後、シフトレジスタ８、９が２５６回シフトされる（および、ローカルＰＮ符号発生器１０が２５６回先へ進む）。表２の「第１のパス」エントリを参照すると、相関器Ｚ１およびＺ２は、ＩＬＣ０系列、ＱＬＣ０系列のビット１〜２５６を、前述したバッファ５のそれぞれに記憶された２５６個の和に対して相関付け、相関器Ｚ３およびＺ４は、ＩＬＣ１系列、ＱＬＣ１系列を構成するビット２〜２５７を相関付け、以下同様であり、最後に、相関器Ｚ３１およびＺ３２は、ＩＬＣ１５系列、ＱＬＣ１５系列を構成するビット１６〜２７１を相関付けることがわかる。こうして第１のパスが完了し、現在のアンテナについての最初の３２個の相関器の値が、ＡＣＣ７内に記憶される。
【００４３】
【表２】
【００４４】
第１の好ましい実施形態では、それぞれのパスにおける１６回のシフトの後で、状態バッファ１２は、バス５０４、５０６をそれぞれ介してシフトレジスタ８、９の状態を記憶し、バス５０８を介してローカルＰＮ符号発生器１０の状態を記憶する。こうして第１のパスにおいて、ＬＦＳＲは、表２に示すようにＩＬＣ０系列、ＱＬＣ０系列のビット１７を生成する直前の時点で保存される。この第１の好ましい実施形態では、状態バッファ１２は、ＬＣ ＬＦＳＲについての４２ビット、ＰＮ ＬＦＳＲのそれぞれについての１５ビット、およびシフトレジスタ８、９のそれぞれについての１５ビットの１０２ビットから成る。第１の好ましい実施形態によると、それぞれの連続パスに先だって、シフトレジスタ８、９およびローカルＰＮ符号発生器１０内のＬＦＳＲは、状態バッファ１２から復元される。
【００４５】
第２の好ましい実施形態では、それぞれのパスにおける１６回のシフトの後で、状態バッファ１２は、バス６３０、６３２、６３４、セレクタ６０６、６０８、６１０、およびバス６２０、６２２、６２４を介して、ローカルＰＮ符号発生器１０の状態を記憶する。第１の好ましい実施形態と同様に、ローカルＰＮ符号発生器１０内のＬＦＳＲは、ＩＬＣ０系列、ＱＬＣ０系列のビット１７から保存され、それぞれの連続パスに先だって状態バッファ１２から復元される。第２の好ましい実施形態では、状態バッファ１２は、ＬＣ ＬＦＳＲについて４２ビット、およびＰＮ ＬＦＳＲのそれぞれについて１５ビットの７２ビットのみから成る。
【００４６】
第２の好ましい実施形態は、第１の好ましい実施形態とは異なり、シフトレジスタ８、９を再度初期化するのに必要な現在のＩＬＣｎ系列、ＱＬＣｎ系列の最初の１６ビットを生成するために、ローカルＰＮ符号発生器１０を、状態バッファ１２から復元した後でオンにしなければならない。第１の好ましい実施形態では、シフトレジスタ８、９は、状態バッファ１２から直接的に再度初期化される。
【００４７】
第１の好ましい実施形態および第２の好ましい実施形態の両方において第２のパスについての復元手順の後、それぞれのＩＬＣ０系列、ＱＬＣ０系列のビット１７（これは、ＩＬＣ１６系列、ＱＬＣ１６系列のビット１である）は、それぞれシフトレジスタ８、９における先頭ビットになる。表２に示すように、第２のパスを構成する２５６回のシフトによって、相関器Ｚ１およびＺ２にはビット１７〜２７２、したがってＩＬＣ１６系列、ＱＬＣ１６系列が入力され、以下同様であり、最後に相関器Ｚ３１およびＺ３２にはビット３２〜２８７、したがってＩＬＣ３１系列、ＱＬＣ３１系列が入力される。この場合も第２のパス中において、状態バッファ１２は、１６回のシフトの後で、ＩＬＣ０系列、ＱＬＣ０系列のビット３３を生成する直前のＬＦＳＲの内容を保存し、第１の好ましい実施形態では、シフトレジスタ８、９の内容をも保存する。この情報は、第３のパスの準備をするときに復元される。
【００４８】
３２回のパスの正味効果は、１６個の相関器対のそれぞれに、３２個のＩＬＣｎ系列およびＱＬＣｎ系列を出力し、組み合わされた相関器６に合計で１０２４個のビット系列（５１２個のＩＬＣｎ系列および５１２個のＱＬＣｎ系列）を入力することである。ここで、それぞれの系列は２５６の連続ビットから成り、第１の系列は特定のＩＬＣ０系列またはＱＬＣ０系列のビット１から始まり、第２の系列はビット２から始まり、以下同様であり、第５１２の系列は５１２番目のビットから始まる。こうして、１０２４個の相関値がＡＣＣ７に記憶され、これらの相関値は、２分の１ＰＮチップ区間の時間ステップを表わす。このように、相関値は、５１２個ＰＮチップ区間に及ぶ。不確定領域は、５１２個のＰＮチップとみなされており、よって不確定領域全体が表わされる。
【００４９】
相関器の値は、当該技術分野で周知であるように調べることができる。図７は、４００番目のエントリで顕著なピークを有する１本のアンテナについての１０２４個のＡＣＣ７の内容のグラフを示す。この実施形態のステップサイズは、２分の１ＰＮチップであるので、この例では、送信遅延は２００ＰＮチップ時間であると判定することができる。
【００５０】
図８は、マルチパス環境における信号の３つの受信コピーに対応する遅延を示す相関器の値（位置４００〜４３５）の選択された範囲のグラフである。遅延の相対増分を求めることができ、当技術分野で知られているように、この相対増分を使用して「レーキ（rake）受信機」の「フィンガ（fingers）」を、マルチパス受信の質を最適化するよう構成することができる。
【００５１】
３２個の相関器を有する前述の実施形態では、３２個のパスおよびＰＮチップレートの１６倍のクロックレートは、これらのパラメータについて可能な設計上の選択のほんの一例である。当該技術分野の当業者には、たとえば、４分の１の数であるが、４倍の速さのクロックレートで動作し、４倍のパス数を持つ相関器を有する実施形態を構成することができ、このような実施形態は、前述の実施形態と同じ全体的な性能を示すことは明らかであろう。相関器の数を増加して性能を向上させるか、または削減して経済性を高めることができる。他の多数の様々な形態を考慮することができる。
【００５２】
当該技術分野の当業者には、この発明が、並列相関器を用いて実現されるべき符号生成技法であり、それぞれの個々の相関器について符号発生器を持つという欠点を減らすことが理解されよう。この発明の例示的な実施形態では、必要な範囲を完全に相関付けるのに、複数の相関装置の複数のパスが必要とされる。この発明の好ましい実施形態は、効率的なサーチャーの範囲内で上記に説明したが、これは、この発明の範囲を制限することを意味するものではない。実際には、この発明は、通信システム内に含まれるサーチャーに制限すべきでなく、この発明の原理を、連続ビット系列を必要とする複数の相関器が使用される任意の状況に適用することができる。連続系列、任意の予め決められた数だけシフトされた系列を意味することができる。前述の好ましい実施形態では、この予め決められた数は１である。
【００５３】
【発明の効果】
この発明にはいくつかの重要な利点がある。１つには、並列相関装置内に実現されるのに必要な符号発生器の数が削減されるので、複雑さが低減し、必要な資源が著しく減少する。たとえば、この発明はゲート数、それに伴う信号方式、および並列相関装置を実現するのに必要な制御アクセス・ポート数を削減する。並列相関器は比較的複雑であるので、符号発生器をできるだけ簡単にすることが重要である。したがって、この発明の簡単さは有力な利点の１つである。
【００５４】
当該技術分野の当業者には、前述の装置と同様な装置を使用して複数の相関器システムの効率を高める代替の実施態様および修正形態が可能であり、上記の実施態様がこの発明のこの実施形態の単なる例示に過ぎないことが理解されよう。したがって、この発明の範囲は、特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】ＣＤＭＡ送信機で実行される機能を示す従来技術のブロック図。
【図２】この発明の第１の好ましい実施形態が実現されるサーチャーのブロック図。
【図３】図２に示す多重分岐ＯＱＰＳＫ相関器の動作を示すブロック図。
【図４】図３の相関器によって実行される論理関数を示す図。
【図５】この発明の第１の好ましい実施形態の要素を示す図。
【図６】この発明の第２の好ましい実施形態の要素を示す図。
【図７】図２の相関器の例示的な出力を示すグラフ。
【図８】マルチパス受信中に生じることのある、図２の相関器の例示的な出力を示すグラフ。
【符号の説明】
１ 無線周波数ユニット
２ アナログ・デジタル変換器
６ ＯＱＰＳＫ相関器
１０ ローカルＰＮ符号発生器
６０２ 初期ＬＣマスク
６０４ 初期状態レジスタ
【発明の属する技術分野】
この発明は符号発生器に関し、より具体的には、符号分割多元接続（ＣＤＭＡ）通信システムにおいて使用される符号発生器に関する（しかし、このような符号発生器に限るわけではない）。
【０００２】
【従来の技術】
ＣＤＭＡシステムは周知である。一般には、ＣＤＭＡ Ｃｅｌｌｕｌａｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｎｅｔｗｏｒｋ Ｓｅｃｕｒｉｔｙ（Ｄｒ．Ｍａｎ Ｙｏｕｎｇ Ｒｈｅｅ、Ｐｒｅｎｔｉｃｅ Ｈａｌｌ １９８８、ＩＳＢＮ０−１３−５９８４１８−１）および標準ＴＩＡ／ＥＩＡ／ＩＳ−９５を参照されたい。標準ＴＩＡ／ＥＩＡ／ＩＳ−９５を、以下「ＩＳ−９５」と呼ぶ。
【０００３】
ＣＤＭＡシステムでは、移動局から基地局へ送信される情報ビットは、たたみ込み符号化、シンボル繰り返し、ブロック・インターリービングを受け、その結果、コード・シンボルと呼ばれるものを含むビット・ストリームを得ることができる。図１に示すように、コード・シンボルは、その後、「ウォルシュ（Walsh）チップ」に変調され、ＣＤＭＡ分野では「ロングコード」（ＬＣ）と呼ばれる順次ビットによって擬似雑音（ＰＮ）チップに「拡散(spread)」される。次いで、ＰＮチップは、ＩチャネルおよびＱチャネルと呼ばれる２つのチャネルに、オフセット１／４位相シフトキーイング（ＯＱＰＳＫ）変調される。Ｑチャネルは、ＰＮチップ区間の２分の１だけ遅延される。２つのチャネルへの拡散は、モジュロ２演算において、ＰＮチップ・ストリームを、それぞれＰＮＩおよびＰＮＱと呼ばれる２つの異なる擬似雑音バイナリ系列の順次ビットに加えることによって達成される。その後、ＰＮチップは、基地局への「エア・リンク(air link)」（無線伝送）のため、ベースバンドから無線伝送周波数に変換される。
【０００４】
基地局が信号を復調するとき、基地局は、ベースバンドに変換し直し、前述のＯＱＰＳＫ変調、ロングコード拡散およびウォルシュ変調を解除する。この目的のため、移動局のウォルシュ関数、ロングコード発生器、ＰＮＩ発生器およびＰＮＱ発生器の対応する要素が、送信されるデータを拡散して変調するのに使用された符号の「ローカル・レプリカ」を生成するために、基地局に存在することができる。しかし、移動局からの送信の開始時には、特に送信中に起こる遅延のために、一般的に基地局の発生器は受信信号と同期しない。また、移動局は、衝突回避のために遅延を導入することができる。したがって、基地局は、同期を行うために送信遅延の量を求める必要がある。これは、一般に「サーチャー(searcher)」と呼ばれる装置によって行われる。一般に、遅延は、「不確定領域」と呼ばれる特定の量以下であると仮定することができる。
【０００５】
従来のサーチャーは一般に、相関回路を使用して、意味のある結果が得られるまで、着信した受信信号に対して様々な量の遅延を試すことによって試行錯誤を重ねる。
【０００６】
「１分岐(one-branch)」探索方式は、１のみの相関器を使用して生の入ってくる入力に対する相関を試みる。このような方式は非常に低速であり、（たとえば、ＩＳ−９５標準に記載された）ＣＤＭＡシステムの厳しい要件を満たすことができない。
【０００７】
生の入力データを使用する「多重分岐(multi-branch)」方式（基本的に、それぞれのサーチャーが異なる遅延量を試す複数の１分岐サーチャー）は、サーチャーが多い分だけ１分岐方式よりも高速であるが、多くの場合、依然としてＣＤＭＡシステムに関する標準のような厳しい標準を満たしていない。
【０００８】
「完全並列(total parallel)」探索方式は、最大尤度基準に従う探索を最適化する。このような方式は、「１分岐」方式よりもずっと高速であり、ＣＤＭＡシステムの厳しい要件を満たす。しかし、これは、複雑さおよび経費が増大するという犠牲を払うことによって得られる。
【０００９】
並列相関器のシステムを、複数の相関器の複数のパスを使用して達成される必要な探索領域を完全にカバーすることにより、制限された状態で実現することもできる。
【００１０】
【発明が解決しようとする課題】
完全な方式であるか、または制限された方式であるかにかかわらず、任意の並列相関方式の１つの重要な問題は、必要な符号発生器の数である。通常の相関方式では、相関器ごとに１つの符号発生器がある。並列相関構成では、すでに複雑な実施態様に、かなりな量の複雑さを足すこととなる。また、この場合、回路全体内にかなりの量の追加のゲート、信号方式およびアクセス・ポートを必要とする。したがって、利用可能な資源をより効率的に使用することを可能にする並列相関器を用いて、機能拡張された単一の符号発生器を実現する必要がある。
【００１１】
この発明の目的は、従来技術の欠点を解消し、特に、並列相関器をより効率的に実現することのできるシステムおよび方法を提供することである。
【００１２】
【課題を解決するための手段】
第１の側面によると、この発明は、それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置された符号生成装置を提供する。該符号生成装置は、符号発生器と、少なくとも１つの個別のレジスタを有する第１のシフトレジスタと、状態バッファとを備える。符号発生器は、第１のシフトレジスタに出力される第２のデータ・ビット系列を生成し、第１のシフトレジスタは、少なくとも１つのシフトされた第２のデータ・ビット系列を生成する。また符号生成装置は、相関デバイスのそれぞれに、第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方が入力されるよう配置される。状態バッファは、第１のシフトレジスタにおける予め決められた数のシフトの後で、少なくとも符号発生器からの記憶情報を記憶し、予め決められた復元時間に、少なくとも符号発生器に該記憶情報を出力する。
【００１３】
第２の側面によると、この発明は、第１の側面に従う符号生成装置を組み込み、さらに複数の相関デバイスを備える相関装置を提供する。該相関装置には、第１のデータ・ビット系列が入力される。相関デバイスのそれぞれには、第１のデータ・ビット系列と、第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方とが入力される。
【００１４】
第３の側面によると、この発明は、それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置された符号生成装置において、相関デバイスのそれぞれに入力される第２のデータ・ビット系列を生成する方法を提供する。該方法は、符号発生器を初期化するステップと、符号発生器を使用して第２のデータ・ビット系列を生成するステップと、第１のシフトレジスタを使用して第２のデータ・ビット系列をシフトし、少なくとも１つのシフトされた第２のデータ・ビット系列を生成するステップと、第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方を相関デバイスのそれぞれに出力するステップと、第２のデータ・ビット系列を予め決められたシフト回数だけシフトした後、少なくとも１つの符号発生器からの記憶情報を保存するステップと、予め決められた復元時間に、少なくとも１つの符号発生器に該記憶情報を出力するステップとを含む。
【００１５】
【発明の実施の形態】
この発明の第１および第２の好ましい実施形態は共に、受信信号をオーバーサンプリングし、これらの信号サンプルのうち少なくともいくつかのサンプルの和をとってバッファに記憶し、記憶された和を、遅延量をインクリメントして生成されたローカル・レプリカに対して、加速されたクロックレートで相関し、遅延量を特定する相関を求めることによって、受信信号に加えられた遅延を求める「サーチャー」の形態内で実現される。
【００１６】
図２はサーチャー・アーキテクチャのブロック図であり、このアーキテクチャ内で、この発明の第１の実施形態が実現される。以下のパラメータを、この発明の実施形態に適用することができる。
【００１７】
・ＰＮチップレート：１．２２８８Ｍｃｐｓ
・フレーム区間：２０ｍｓ
・１フレームは、９６個のウォルシュ・シンボルを含む。
・ロングコードは、４２ビットのＬＦＳＲから得る。
・ＩチャネルＰＮ符号およびＱチャネルＰＮ符号は、１５ビットのＬＦＳＲから得る。
・変調：ＯＱＰＳＫ
・アクセス手順：アクセス・チャネルのプリアンブルおよびアクセス・チャネルのメッセージ・カプセルからなるアクセス・プローブの送信
・アクセス・チャネルのプリアンブルは、１〜１６個のフレーム（２０ｍｓ〜３２０ｍｓ）でよい。
・不確定領域は、５１２個のＰＮチップ未満である。
・１つのウォルシュ・シンボルは、２５６個のＰＮチップを含む。
【００１８】
当該技術分野の当業者には、構成要素の選択に応じてこれらのパラメータを変更できることが認識されよう。
【００１９】
一例として、このアーキテクチャは、３つのセクタをカバーするＣＤＭＡ基地局に存在し、それぞれのセクタが２本のダイバーシチ・アンテナを有すると仮定する。したがって、Ａ１〜Ａ６で指定される６本のアンテナがある。当該技術分野の当業者には、３つよりも多いまたは少ないセクタを含み、２本よりも多いまたは少ないアンテナを使用できることが明らかであろう。セクタにおけるダイバーシチ・アンテナのそれぞれは、マルチパス環境の異なるパスを介して受信できるので、それぞれのアンテナについて個別に遅延を求めることができる。
【００２０】
それぞれのアンテナは無線周波数（ＲＦ）ユニット１に接続され、無線周波数ユニットは、受信信号をベースバンドに変換する。アナログ・デジタル（Ａ／Ｄ）変換器２のそれぞれは、それぞれのＲＦユニット１に結合され、ＰＮチップレートの８倍のレートで、受信信号の４ビットサンプルを取り込む（オーバーサンプリング）。代替の実施形態では、これよりも高いまたは低いサンプリング・レートを使用することができる。
【００２１】
スイッチ３は、Ａ／Ｄ変換器２のすべてに結合され、一度に１本のアンテナからのサンプルを処理する。現在サンプリングされているアンテナについて、スイッチ３に結合された事前組合せ(precombining)要素４は、制御サーチャー１３の制御下で、４ビットサンプルの組合せの４つの系列をバッファ５に記憶する。この実施形態では、使用されるサンプルの範囲は、１つのウォルシュ・シンボル区間（２５６個のＰＮチップ）に対応する。サンプルが、１、２、３、４、５、．．．と番号付けされているものと仮定する。ＩサンプルストリームおよびＱサンプルストリームのそれぞれにおけるサンプルの系列について、以下のようにバッファ５に記憶される。
【００２２】
１）Ｂｕｆｆｅｒ＿ｏｄｄ＿Ｉは、Ｉサンプルのストリームから、サンプル３とサンプル７の和、サンプル１１とサンプル１５の和、サンプル１９とサンプル２３の和、．．．、サンプル２０４３とサンプル２０４７の和を記憶する。
２）Ｂｕｆｆｅｒ＿ｏｄｄ＿Ｑは、Ｑサンプルのストリームから、対応する和を記憶する。
３）Ｂｕｆｆｅｒ＿ｅｖｅｎ＿Ｉは、Ｉサンプルのストリームから、サンプル７とサンプル１１の和、サンプル１５とサンプル１９の和、サンプル２３とサンプル２７の和、．．．、サンプル２０４７とサンプル２０５１の和を記憶する。
４）Ｂｕｆｆｅｒ＿ｅｖｅｎ＿Ｑは、Ｑサンプルストリームから、対応する和を記憶する。
【００２３】
この実施形態は、この発明では論じない受信機の他の部分にもオーバーサンプリングを使用することを意図している。たとえば、受信機のいくつかの部分は、１ＰＮチップ区間よりもかなり細かい増分で遅延を調整するために、オーバーサンプリングを使用することができる。この発明は、ＰＮチップ区間あたり２のみのサンプルを使用する。
【００２４】
こうして、２５６個の和がそれぞれのバッファに格納され、それぞれの和のサイズは、２つの４ビットサンプルの和であるので５ビットとなる。偶数バッファを充填する際に使用されるサンプルは、２分の１チップ時間だけ遅れて取り込まれたサンプルから得られるので、奇数バッファを充填する際に使用されるサンプルから２分の１ＰＮチップだけ本質的に遅延される。サンプルのこれらの特別の組合せは、相関器６に対するバッファ５の相互接続性と相俟って、信号対雑音比（ＳＮ比）の損失無くして、信号処理の速度を２倍にする能力を付与する。
【００２５】
ＯＱＰＳＫ相関器６はバッファ５に結合され、以下に詳細に述べるように、バッファ５に記憶された受信信号の「断片(piece)」を、ローカルＰＮ符号発生器１０の不確定領域にわたるすべての可能な状態に対して相関付ける。移動局では、ロングコード（Long Code;ＬＣ）は通常、既知の構成である４２ビットの線形フィードバック・シフトレジスタ（ＬＦＳＲ）によって生成され、ＰＮＩ符号およびＰＮＱ符号は、既知の構成である１５ビットのＬＦＳＲによって生成される。当該技術分野の当業者に周知の手段によって、同じ構成のＬＦＳＲを、初期状態マスク１１も含め、基地局の受信機この場合はローカルＰＮ符号発生器１０内に含めることができる。これらの構成要素を用い、ローカルＰＮ符号発生器１０は、当該技術分野の当業者に周知の手段により、モジュロ２演算において、ＬＣ系列の連続ビットにＰＮＩ系列およびＰＮＱ系列の連続ビットをそれぞれ加えることによって、ＩＬＣ系列およびＱＬＣ系列を出力することができる。このように生成されたビット系列ＩＬＣ、ＱＬＣが、移動局で使用される符号の「ローカル・レプリカ」である。
【００２６】
これらの符号系列ＩＬＣ、ＱＬＣは、好ましい実施形態では、それぞれ図２に示すようにＩシフトレジスタ８およびＱシフトレジスタ９に順次入力され、符号系列ＩＬＣ、ＱＬＣのシフトされたものを生成する。これらのシフトされたＩＬＣおよびＱＬＣを、以下ではＩＬＣｎ、ＱＬＣｎと呼ぶ。ここでｎは、系列が受けたシフトの回数である。たとえば、ＩＬＣ０、ＱＬＣ０は、シフトされていないローカル・レプリカである。好ましい実施形態におけるシフトレジスタ８、９は、相関器６およびローカルＰＮ符号発生器１０との間に結合され、１５個の個々のレジスタを備える。シフトレジスタ８、９、ローカルＰＮ符号発生器１０、初期状態マスク１１、シフトレジスタ８、９およびローカルＰＮ符号発生器１０の両方に結合された状態バッファ１２は、共に図２に示すこの発明の第１の好ましい実施形態の構成要素であり、これらの構成要素について以下に図５を参照して詳しく説明する。第２の好ましい実施形態については、以下に図６を参照して説明する。
【００２７】
図３は、この発明の第１の好ましい実施形態の詳細を含む図２のサーチャーの詳細を示す。具体的に言うと、最初に図２に示された相関器６は、図３において、それぞれ相関器Ｚ１およびＺ２を示す要素６−１および６−２として、相関器Ｚ３、Ｚ４、Ｚ５、．．．、Ｚ３２を概略的に表わす一般化された相関器要素６−Ｎと共に示されている。現在説明している実施形態は、３２個の相関器を使用する。ただし代替の実施形態では、この数を増やして性能を向上させる、または削減して経済性を高めることができる。
【００２８】
相関器６の数は、シフトレジスタ８、９のいずれからも利用可能なタップの数（合計して１６個のタップ）の２倍（３２）である。それぞれの相関器対（すなわち、Ｚ１およびＺ２、Ｚ３およびＺ４、．．．、Ｚ３１およびＺ３２）は、シフトレジスタ８、９からの同じＩＬＣｎ、ＱＬＣｎ系列を使用する。相関器６の対およびバッファ５の特別な接続によって、それぞれの相関器対Ｚ１およびＺ２、Ｚ３およびＺ４、．．．、Ｚ３１およびＺ３２からの相関値が２分の１ＰＮチップ離れるよう相関積分が計算される。
【００２９】
提供されるバッファ５およびシフトレジスタ８、９には、使用される回路の能力を超えないかぎり、任意のクロックレートを使用することができる。この実施形態は、１９．６６ＭＨｚのクロックレートを使用する。このレートは、ＰＮチップレートの１６倍であり、今日の回路の能力範囲内にある。
【００３０】
図３では、バッファ５が、バッファ５−１から５−４として示される。これらのバッファのそれぞれは、出力１および２を持つ。ただし出力２は、バッファ５−１および５−２上でのみ使用される。それぞれのバッファ５における出力２は、出力１から１ＰＮチップ時間だけ遅延される。相関器６のそれぞれは、Ｉ、Ｉｄｅｌａｙ、Ｑ、およびＱｄｅｌａｙと示された、バッファ５からの４つの入力を持つ。図３は、バッファ５および相関器６の相互接続性の詳細を示す。また、相関器６のそれぞれは、Ｉシフトレジスタ８およびＱシフトレジスタ９のそれぞれにある特定のタップからの入力を持つ。相関器６の対が、シフトレジスタ８、９内の同一タップに接続するということは理解されよう。たとえば、相関器Ｚ１およびＺ２は、両方のシフトレジスタ８、９上のタップ１５に接続され、相関器Ｚ３およびＺ４（一般化された要素６−Ｎに暗黙的に示される）は、タップ１４に接続され、以下同様である。前述した遅延のために、１つの対における相関器６は、互いに２分の１ＰＮチップ区間離れて、記憶されたサンプルと共に動作する。上記の遅延を表１に要約する。
【００３１】
【表１】
Ｚ２（およびすべての偶数相関器）のすべての入力が、Ｚ１への入力に対して２分の１ＰＮチップ遅延されることが、表１からわかる。こうして、それぞれの相関器対によって生成された２つの相関値は、互いに２分の１ＰＮチップ区間離れている。前述したように、サンプルを２分の１ＰＮチップ区間離して事前に組み合わせることによって、２分の１ＰＮチップ分解能で相関値を得ることが容易になる。
【００３３】
バッファ５に記憶された受信信号の「断片」は、不確定領域にわたるローカル・レプリカのセグメントに対して相関付けられ、どの断片が著しく大きな相関値を生成するかを判定し、こうして遅延を判定する。それぞれのセグメントの長さは２５６ビット（それぞれのバッファにおけるサンプル和の数と一致する）であり、この長さは、１ウォルシュ・シンボル期間をカバーするよう選択された。ＩＬＣ系列およびＱＬＣ系列のそれぞれについて使用されるセグメントの総数は５１２であり、これは、不確定領域の大きさに等しい。使用される第１のセグメントは、ローカル・レプリカの第１ビット位置から始まり、その後に続く５１１個のセグメントのそれぞれは、後に続く５１１個のビット位置からそれぞれ始まる。相関器６は対として働き、対におけるそれぞれの相関器が、２分の１ＰＮチップ区間だけ離れたデータサンプルで動作するので、５１２個のセグメントを使用することによって１０２４個の相関値が得られ、２分の１ＰＮチップ区間における遅延を判定することができるようになる。
【００３４】
図４は、相関器６のそれぞれにおいて実行される論理関数を示す。バッファ５からのＩ入力、Ｉｄｅｌａｙ入力、Ｑ入力、およびＱｄｅｌａｙ入力は、それぞれ５ビットサンプルから構成される。Ｉ入力およびＱ入力は、乗算器４０１、４０３によって、シフトレジスタ８、９の、特定の相関器６についての特定のタップから出力された特定のＱＬＣｎ系列のビットが乗じられる。一方、Ｉｄｅｌａｙ入力およびＱｄｅｌａｙ入力は、乗算器４０２、４０４によって、対応するＩＬＣｎ系列のビットが乗じられる。これらの乗算器４０１、４０２、４０３、４０４は、相関器６の他の構成要素と共に、機能性を示すよう概略的に示されている。複数のビットの処理の詳細は、設計上の選択による。
【００３５】
乗算器４０１の出力および乗算器４０４の出力は５ビット積であり、加算器４０５によって加算されて、６ビットの虚数和が生成される。乗算器４０２の出力および乗算器４０３の出力は、加算器４０６によって加算されて、６ビットの実数和が生成される。２５６個の虚数和および実数和は、２５６ビットのローカル・レプリカがシフトレジスタ８、９を介してクロックされるとき、積分器４０７、４０８のそれぞれによってそれぞれ積分される。２５６個の６ビット和の積分の長さは、１４ビットのことがある。その後、これらの積分は、要素４０９、４１０によってそれぞれ二乗され、その結果が１５ビットの長さに切り捨てられる。この長さは、現在説明している実施形態について十分精密な長さである。要素４０９、４１０の２つの結果が要素４１１によって合計され、特定の相関器すなわちＺ１〜Ｚ３２を生成する３２個の相関器のうちの１つについて、１６ビットのＺ出力を生成する。
【００３６】
再び図２を参照すると、相関器出力は、累算器（ＡＣＣ）７に記憶される。累算器７は、この実施形態の６本のアンテナのそれぞれについて１０２４個の１６ビット・セルに等しい６１４４個の１６ビット・セルを持つ。このように、現在のアンテナについて最初の３２個のセルがどのように求められてロードされるかが示された。
【００３７】
次に、図５および図６を使用して、この発明の第１および第２の好ましい実施形態を使用してＩＬＣ系列およびＱＬＣ系列がそれぞれどのように生成されるか、および同様な相関処理をさらに３１回実行して１本のアンテナについて１０２４個のセルをどのように完成するかについて説明する。
【００３８】
図５は、第１の好ましい実施形態に従って、初期状態マスク１１、ローカルＰＮ符号発生器１０、状態バッファ１２、およびＩシフトレジスタ８とＱシフトレジスタ９を備える全体的なサーチャーＰＮ発生器を示す。最初に、初期状態マスク１１は、対応する移動局内にある、以下ＬＣＲＥＧ０、ＬＲＥＧ０、およびＱＲＥＧ０とそれぞれ呼ばれるＬＣ ＬＦＳＲ、ＰＮＩ ＬＦＳＲ、およびＰＮＱＬＦＳＲの初期状態を、バス５０２を介してローカルＰＮ符号発生器１０に転送する。当該技術分野の当業者には、ＬＣ ＬＦＳＲがＬＣマスクをも備え、この第１の好ましい実施形態において、ＬＣマスクがローカルＰＮ符号発生器１０内で定義されることが認識されよう。
【００３９】
全体的なサーチャーＰＮ発生器の第２の好ましい実施形態は、第１の好ましい実施形態と類似しているが、実施態様にわずかな変更を伴う。第２の好ましい実施形態によると、全体的なサーチャーＰＮ発生器は、図６に示すように、初期ＬＣ状態マスク６０２、初期状態レジスタ６０４、第１、第２および第３のセレクタ６０６、６０８、６１０、状態バッファ１２、ローカルＰＮ符号発生器１０、およびＩシフトレジスタ８とＱシフトレジスタ９を備える。最初に、初期ＬＣ状態マスク６０２は、ＬＣ ＬＦＳＲ用の初期ＬＣマスクを、バス６１２を介してローカルＰＮ符号発生器１０に転送する。その後、初期状態レジスタ６０４は、対応する移動局にあるＩＲＥＧ０状態、ＱＲＥＧ０状態およびＬＣＲＥＧ０状態を、それぞれバス６１４、６１６、６１８を介してそれぞれのセレクタ６０６、６０８、６１０に転送する。最初に、セレクタ６０６、６０８、６１０は、ＩＲＥＧ０値、ＱＲＥＧ０値およびＬＣＲＥＧ０値を、バス６２０、６２２、６２４をそれぞれ介して状態バッファ１２に転送し、その後で、バス６２６、６２８、６３０をそれぞれ介してローカルＰＮ符号発生器１０内の対応するＬＦＳＲに転送するよう構成される。
【００４０】
その後、第１の好ましい実施形態および第２の好ましい実施形態の両方によると、ローカルＰＮ符号発生器１０は、バス１７、１８をそれぞれ介して、それぞれの系列の最初の１５ビットでロードされているシフトレジスタ８、９で、ＩＬＣ０系列およびＱＬＣ０系列の生成を開始する。これは、シフトレジスタ８、９のそれぞれを構成する１５個のレジスタを介してビットをクロックすることによって行われる。
【００４１】
ＩＬＣ０およびＱＬＣ０のビットをビット１、２、３等と示すと、図３では、相関器Ｚ１およびＺ２には、それぞれのシフト・レジスタ８、９の（図３に示される）タップ１５から、ＩＬＣ０系列、ＱＬＣ０系列のビット１がそれぞれ入力され、相関器Ｚ３およびＺ４にはビット２が入力され（したがって、ＩＬＣ１系列、ＱＬＣ１系列のビット１がそれぞれ入力される）、以下同様であり、最後に相関器Ｚ３１およびＺ３２には、ビット１６が入力される（したがって、ＩＬＣ１５系列、ＱＬＣ１５系列のビット１がそれぞれ入力される）。
【００４２】
その後、シフトレジスタ８、９が２５６回シフトされる（および、ローカルＰＮ符号発生器１０が２５６回先へ進む）。表２の「第１のパス」エントリを参照すると、相関器Ｚ１およびＺ２は、ＩＬＣ０系列、ＱＬＣ０系列のビット１〜２５６を、前述したバッファ５のそれぞれに記憶された２５６個の和に対して相関付け、相関器Ｚ３およびＺ４は、ＩＬＣ１系列、ＱＬＣ１系列を構成するビット２〜２５７を相関付け、以下同様であり、最後に、相関器Ｚ３１およびＺ３２は、ＩＬＣ１５系列、ＱＬＣ１５系列を構成するビット１６〜２７１を相関付けることがわかる。こうして第１のパスが完了し、現在のアンテナについての最初の３２個の相関器の値が、ＡＣＣ７内に記憶される。
【００４３】
【表２】
第１の好ましい実施形態では、それぞれのパスにおける１６回のシフトの後で、状態バッファ１２は、バス５０４、５０６をそれぞれ介してシフトレジスタ８、９の状態を記憶し、バス５０８を介してローカルＰＮ符号発生器１０の状態を記憶する。こうして第１のパスにおいて、ＬＦＳＲは、表２に示すようにＩＬＣ０系列、ＱＬＣ０系列のビット１７を生成する直前の時点で保存される。この第１の好ましい実施形態では、状態バッファ１２は、ＬＣ ＬＦＳＲについての４２ビット、ＰＮ ＬＦＳＲのそれぞれについての１５ビット、およびシフトレジスタ８、９のそれぞれについての１５ビットの１０２ビットから成る。第１の好ましい実施形態によると、それぞれの連続パスに先だって、シフトレジスタ８、９およびローカルＰＮ符号発生器１０内のＬＦＳＲは、状態バッファ１２から復元される。
【００４５】
第２の好ましい実施形態では、それぞれのパスにおける１６回のシフトの後で、状態バッファ１２は、バス６３０、６３２、６３４、セレクタ６０６、６０８、６１０、およびバス６２０、６２２、６２４を介して、ローカルＰＮ符号発生器１０の状態を記憶する。第１の好ましい実施形態と同様に、ローカルＰＮ符号発生器１０内のＬＦＳＲは、ＩＬＣ０系列、ＱＬＣ０系列のビット１７から保存され、それぞれの連続パスに先だって状態バッファ１２から復元される。第２の好ましい実施形態では、状態バッファ１２は、ＬＣ ＬＦＳＲについて４２ビット、およびＰＮ ＬＦＳＲのそれぞれについて１５ビットの７２ビットのみから成る。
【００４６】
第２の好ましい実施形態は、第１の好ましい実施形態とは異なり、シフトレジスタ８、９を再度初期化するのに必要な現在のＩＬＣｎ系列、ＱＬＣｎ系列の最初の１６ビットを生成するために、ローカルＰＮ符号発生器１０を、状態バッファ１２から復元した後でオンにしなければならない。第１の好ましい実施形態では、シフトレジスタ８、９は、状態バッファ１２から直接的に再度初期化される。
【００４７】
第１の好ましい実施形態および第２の好ましい実施形態の両方において第２のパスについての復元手順の後、それぞれのＩＬＣ０系列、ＱＬＣ０系列のビット１７（これは、ＩＬＣ１６系列、ＱＬＣ１６系列のビット１である）は、それぞれシフトレジスタ８、９における先頭ビットになる。表２に示すように、第２のパスを構成する２５６回のシフトによって、相関器Ｚ１およびＺ２にはビット１７〜２７２、したがってＩＬＣ１６系列、ＱＬＣ１６系列が入力され、以下同様であり、最後に相関器Ｚ３１およびＺ３２にはビット３２〜２８７、したがってＩＬＣ３１系列、ＱＬＣ３１系列が入力される。この場合も第２のパス中において、状態バッファ１２は、１６回のシフトの後で、ＩＬＣ０系列、ＱＬＣ０系列のビット３３を生成する直前のＬＦＳＲの内容を保存し、第１の好ましい実施形態では、シフトレジスタ８、９の内容をも保存する。この情報は、第３のパスの準備をするときに復元される。
【００４８】
３２回のパスの正味効果は、１６個の相関器対のそれぞれに、３２個のＩＬＣｎ系列およびＱＬＣｎ系列を出力し、組み合わされた相関器６に合計で１０２４個のビット系列（５１２個のＩＬＣｎ系列および５１２個のＱＬＣｎ系列）を入力することである。ここで、それぞれの系列は２５６の連続ビットから成り、第１の系列は特定のＩＬＣ０系列またはＱＬＣ０系列のビット１から始まり、第２の系列はビット２から始まり、以下同様であり、第５１２の系列は５１２番目のビットから始まる。こうして、１０２４個の相関値がＡＣＣ７に記憶され、これらの相関値は、２分の１ＰＮチップ区間の時間ステップを表わす。このように、相関値は、５１２個ＰＮチップ区間に及ぶ。不確定領域は、５１２個のＰＮチップとみなされており、よって不確定領域全体が表わされる。
【００４９】
相関器の値は、当該技術分野で周知であるように調べることができる。図７は、４００番目のエントリで顕著なピークを有する１本のアンテナについての１０２４個のＡＣＣ７の内容のグラフを示す。この実施形態のステップサイズは、２分の１ＰＮチップであるので、この例では、送信遅延は２００ＰＮチップ時間であると判定することができる。
【００５０】
図８は、マルチパス環境における信号の３つの受信コピーに対応する遅延を示す相関器の値（位置４００〜４３５）の選択された範囲のグラフである。遅延の相対増分を求めることができ、当技術分野で知られているように、この相対増分を使用して「レーキ（rake）受信機」の「フィンガ（fingers）」を、マルチパス受信の質を最適化するよう構成することができる。
【００５１】
３２個の相関器を有する前述の実施形態では、３２個のパスおよびＰＮチップレートの１６倍のクロックレートは、これらのパラメータについて可能な設計上の選択のほんの一例である。当該技術分野の当業者には、たとえば、４分の１の数であるが、４倍の速さのクロックレートで動作し、４倍のパス数を持つ相関器を有する実施形態を構成することができ、このような実施形態は、前述の実施形態と同じ全体的な性能を示すことは明らかであろう。相関器の数を増加して性能を向上させるか、または削減して経済性を高めることができる。他の多数の様々な形態を考慮することができる。
【００５２】
当該技術分野の当業者には、この発明が、並列相関器を用いて実現されるべき符号生成技法であり、それぞれの個々の相関器について符号発生器を持つという欠点を減らすことが理解されよう。この発明の例示的な実施形態では、必要な範囲を完全に相関付けるのに、複数の相関装置の複数のパスが必要とされる。この発明の好ましい実施形態は、効率的なサーチャーの範囲内で上記に説明したが、これは、この発明の範囲を制限することを意味するものではない。実際には、この発明は、通信システム内に含まれるサーチャーに制限すべきでなく、この発明の原理を、連続ビット系列を必要とする複数の相関器が使用される任意の状況に適用することができる。連続系列、任意の予め決められた数だけシフトされた系列を意味することができる。前述の好ましい実施形態では、この予め決められた数は１である。
【００５３】
【発明の効果】
この発明にはいくつかの重要な利点がある。１つには、並列相関装置内に実現されるのに必要な符号発生器の数が削減されるので、複雑さが低減し、必要な資源が著しく減少する。たとえば、この発明はゲート数、それに伴う信号方式、および並列相関装置を実現するのに必要な制御アクセス・ポート数を削減する。並列相関器は比較的複雑であるので、符号発生器をできるだけ簡単にすることが重要である。したがって、この発明の簡単さは有力な利点の１つである。
【００５４】
当該技術分野の当業者には、前述の装置と同様な装置を使用して複数の相関器システムの効率を高める代替の実施態様および修正形態が可能であり、上記の実施態様がこの発明のこの実施形態の単なる例示に過ぎないことが理解されよう。したがって、この発明の範囲は、特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】ＣＤＭＡ送信機で実行される機能を示す従来技術のブロック図。
【図２】この発明の第１の好ましい実施形態が実現されるサーチャーのブロック図。
【図３】図２に示す多重分岐ＯＱＰＳＫ相関器の動作を示すブロック図。
【図４】図３の相関器によって実行される論理関数を示す図。
【図５】この発明の第１の好ましい実施形態の要素を示す図。
【図６】この発明の第２の好ましい実施形態の要素を示す図。
【図７】図２の相関器の例示的な出力を示すグラフ。
【図８】マルチパス受信中に生じることのある、図２の相関器の例示的な出力を示すグラフ。
【符号の説明】
１ 無線周波数ユニット
２ アナログ・デジタル変換器
６ ＯＱＰＳＫ相関器
１０ ローカルＰＮ符号発生器
６０２ 初期ＬＣマスク
６０４ 初期状態レジスタ
Claims (33)
- それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合されるよう配置され、符号発生器、少なくとも１つのレジスタを有する第１のシフトレジスタ、および状態バッファを備える符号生成装置であって、
前記符号発生器は、前記第１のシフトレジスタに出力される第２のデータ・ビット系列を生成し、該第１のシフトレジスタは、少なくとも１つのシフトされた第２のデータ・ビット系列を生成し、
前記符号生成装置が、前記第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列のうち少なくとも一方が前記相関デバイスのそれぞれに入力されるよう配置され、
前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後、少なくとも前記符号発生器からの記憶情報を記憶し、予め決められた復元時間に少なくとも該符号発生器に該記憶情報を出力するようにした、符号生成装置。 - 前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に該第１のシフトレジスタおよび符号発生器に該記憶情報を出力するようにした、請求項１に記載の符号生成装置。
- 前記第１のシフトレジスタにおける予め決められた数のシフトが、前記第１のシフトレジスタの個々のレジスタの数に等しい、請求項１に記載の符号生成装置。
- 前記符号発生器が、前記第２のデータ・ビット系列を生成するのに使用される少なくとも２つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記記憶情報が、少なくとも該ＬＦＳＲの内容を含む、請求項１に記載の符号生成装置。 - 前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に該第１のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含む、請求項４に記載の符号生成装置。 - 前記ＬＦＳＲが、ロングコードのＬＦＳＲと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方とを備える、請求項４に記載の符号生成装置。
- 前記予め決められた復元時間が次のサイクル期間の開始時点である、請求項１に記載の符号生成装置。
- さらに、初期状態マスクを備えており、該初期状態マスクが、前記第２のデータ・ビット系列を生成するのに前記符号発生器によって使用される初期状態情報を、該符号発生器に入力する、請求項１に記載の符号生成装置。
- 前記符号発生器が、前記第２のデータ・ビット系列を生成するのに使用される少なくとも２つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記初期状態情報が、該ＬＦＳＲの初期内容を含む、請求項８に記載の符号生成装置。 - 前記記憶情報が、少なくとも前記ＬＦＳＲの内容を含む、請求項９に記載の符号生成装置。
- 前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に該第１のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含む、請求項１０に記載の符号生成装置。 - 前記ＬＦＳＲが、ロングコードのＬＦＳＲと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方とを備える、請求項９に記載の符号生成装置。
- さらに、前記符号発生器に結合された、前記ロングコードのＬＦＳＲにロングコードのマスクを入力するロングコード・マスク・デバイスを備える、請求項１２に記載の符号生成装置。
- 前記第１のシフトレジスタが、複数のレジスタを有し、複数のシフトされた第２のデータ・ビット系列を生成する、請求項１に記載の符号生成装置。
- さらに、少なくとも１つのレジスタを有する第２のシフトレジスタを備え、
前記符号発生器は、該第２のシフトレジスタに出力される第３のデータ・ビット系列を生成し、該第２のシフトレジスタが、少なくとも１つのシフトされた第３のデータ・ビット系列を生成し、
前記符号生成装置が、該第３のデータ・ビット系列およびシフトされた第３のデータ・ビット系列の少なくとも一方が前記相関デバイスのそれぞれに入力されるよう配置されており、
前記状態バッファが、前記第１および第２のシフトレジスタにおける予め決められた数のシフトの後で、少なくとも前記符号発生器からの記憶情報を記憶し、予め決められた復元時間に少なくとも該符号発生器に該記憶情報を出力するようにした、請求項１に記載の符号生成装置。 - 前記状態バッファが、前記第１および第２のシフトレジスタにおける予め決められた数のシフトの後で、該第１および第２のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に、前記第１および第２のシフトレジスタおよび符号発生器に該記憶情報を出力するようにした、請求項１５に記載の符号生成装置。
- さらに、初期状態マスクを備え、
該初期状態マスクが、前記第２および第３のデータ・ビット系列を生成するのに前記符号発生器によって使用される初期状態情報を該符号発生器に入力するようにした、請求項１５に記載の符号生成装置。 - 前記符号発生器が、前記第２および第３のデータ・ビット系列を生成するのに使用される少なくとも３つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記初期状態情報が、該ＬＦＳＲの初期内容を含み、前記記憶情報が、少なくとも該ＬＦＳＲの内容を含む、請求項１７に記載の符号生成装置。 - 前記状態バッファが、前記第１および第２のシフトレジスタにおける予め決められた数のシフトの後で、該第１および第２のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に、該第１および第２のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１および第２のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含む、請求項１８に記載の符号生成装置。 - 前記ＬＦＳＲが、ロングコードのＬＦＳＲ、同相ＬＦＳＲおよび直交ＬＦＳＲを備えており、
前記第２のデータ・ビット系列が、該ロングコードのＬＦＳＲおよび同相ＬＦＳＲを使用することによって生成され、前記第３のデータ・ビット系列が、該ロングコードのＬＦＳＲおよび直交ＬＦＳＲを使用することによって生成される、請求項１９に記載の符号生成装置。 - さらに、前記符号発生器に結合された、前記ロングコードのＬＦＳＲにロングコード・マスクを入力するロングコード・マスク・デバイスを備える、請求項２０に記載の符号生成装置。
- 請求項１に記載の符号生成装置を組み込んだ相関装置であって、それぞれに前記第１のデータ・ビット系列が入力される複数の相関デバイスを備え、
それぞれの相関デバイスに、前記第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方が入力される、相関装置。 - 前記第１のシフトレジスタにおける予め決められた数のシフトが、該第１のシフトレジスタの個々のレジスタの数に等しい、請求項２２に記載の相関装置。
- 前記予め決められた復元時間が、次のサイクル期間の開始時点である、請求項２２に記載の相関装置。
- 前記符号生成装置が初期状態マスクをさらに備えており、
該初期状態マスクが、前記第２のデータ・ビット系列を生成するのに前記符号発生器によって使用される初期状態情報を、該符号発生器に入力するようにした、請求項２２に記載の相関装置。 - 前記符号発生器が、前記第２のデータ・ビット系列を生成するのに使用される少なくとも２つの線形フィードバック・シフトレジスタ（ＬＦＳＲ）を備えており、
前記初期状態情報が、該ＬＦＳＲの初期内容を含み、前記記憶情報が、少なくとも該ＬＦＳＲの内容を含む、請求項２５に記載の相関装置。 - 前記状態バッファが、前記第１のシフトレジスタにおける予め決められた数のシフトの後で、該第１のシフトレジスタおよび前記符号発生器からの記憶情報を記憶し、前記予め決められた復元時間に、該第１のシフトレジスタおよび符号発生器に該記憶情報を出力し、
該記憶情報が、前記第１のシフトレジスタの個々のレジスタの内容および前記ＬＦＳＲの内容を含む、請求項２６に記載の相関装置。 - 前記ＬＦＳＲが、ロングコードのＬＦＳＲと、同相ＬＦＳＲおよび直交ＬＦＳＲの少なくとも一方とを備える、請求項２６に記載の相関装置。
- 前記シフトレジスタが複数のレジスタを備えており、複数のシフトされた第２のデータ・ビット系列を生成するようにした、請求項２２に記載の相関装置。
- 前記相関デバイスの数が、前記シフトされた第２のデータ・ビット系列の数以上である、請求項２９に記載の相関装置。
- 前記相関デバイスの数が、前記シフトされた第２のデータ・ビット系列の数の少なくとも２倍である、請求項２９に記載の相関装置。
- 請求項２２に記載の相関装置を組み込んだ符号分割多元接続（ＣＤＭＡ）の探索装置。
- それぞれに第１のデータ・ビット系列が入力される複数の相関デバイスに結合するように配置された符号生成装置における、該相関デバイスのそれぞれに入力される第２のデータ・ビット系列を生成する方法であって、
符号発生器を初期化するステップと、
前記符号発生器を使用して第２のデータ・ビット系列を生成するステップと、
第１のシフトレジスタを使用して前記第２のデータ・ビット系列をシフトし、少なくとも１つのシフトされた第２のデータ・ビット系列を生成するステップと、
前記第２のデータ・ビット系列およびシフトされた第２のデータ・ビット系列の少なくとも一方を前記相関デバイスのそれぞれに出力するステップと、
前記第２のデータ・ビット系列を予め決められたシフト回数だけシフトした後、少なくとも前記符号発生器からの記憶情報を保存するステップと、
予め決められた復元時間に、少なくとも前記符号発生器に前記記憶情報を出力するステップと、
を含む、第２のデータ・ビット系列を生成する方法。
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