DE102006048390B4

DE102006048390B4 - Taktschaltung für Halbleiterspeicher

Info

Publication number: DE102006048390B4
Application number: DE200610048390
Authority: DE
Inventors: Jong-Hoon Oh
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-10-20
Filing date: 2006-10-12
Publication date: 2010-08-05
Anticipated expiration: 2026-10-13
Also published as: DE102006048390A1; KR100841817B1; JP2007134029A; US20070091710A1; KR20070043646A; US7345948B2

Abstract

Ein Verfahren zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Taktsignal (CLK), das an die Speichervorrichtung geliefert wird, wobei das Verfahren ein Verzögern des Taktsignals um eine Verzögerungsmenge, die von einer Frequenz des Taktsignals abhängt, aufweist, um so sicherzustellen, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals; wobei das Verzögern ein Verzögern des Taktsignals (CLK) um die Verzögerungsmenge aufweist, die einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt abhängig von der Frequenz des Taktsignals (CLK) ein auswählbarer Wert zwischen einem Null-Wert und einem Wert ungleich Null ist und der zweite Abschnitt ein Wert ist, der unabhängig von der Frequenz des Taktsignals ist, und der im Wesentlichen über Variationen an Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist.

Description

Hintergrund der Erfindung
Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen und insbesondere auf eine Taktschaltung für Halbleiterspeichervorrichtungen.
1 zeigt eine exemplarische Speicherschnittstelle in einer Synchron-Dynamik-Direktzugriffsspeicher-Vorrichtung (SDRAM-Vorrichtung; SDRAM = synchronous dynamic random access memory) mit niedriger Leistung. Ein Datenbus (DQ-Bus) 10 ist schnittstellenmäßig zwischen einen LP-DDR-Speicherchip 20 und eine Steuerung 30 geschaltet. Die Steuerung 30 erzeugt ein Speichertakt-(MemCLK-)Signal, das mit dem CLK-Eingang des Speicherchips 20 verbunden ist. In Halbleitervorrichtungen mit niedriger Leistung, wie z. B. Niedrigleistungs-Einzeldatenraten-SDRAM-Vorrichtungen (LP-SDR-SDRAM-Vorrichtungen; LP-SDR = low power single data rate) oder Niedrigleistungs-Doppeldatenraten-SDRAM-Vorrichtungen (LP-DDR-SDRAM-Vorrichtungen; LP-DDR = low power double data rate), wird der Lesezugriff zum Laden gültiger Daten auf den Datenbus 10 durch Taktflanken des MemCLK-Signals ausgelöst.
Bezug nehmend auf die 2(A) und 2(B) liegt eine Lesezugriffszeit (t_AC) vor, die aus einem intrinsischen Verzögerungspfad resultiert, wie in Bezug auf das Haupttaktsignal (CLK) gezeigt ist. Es ist sehr schwierig, t_AC wesentlich zu verbessern. Die Steuerung 30 kann den Datenstrom abtasten und resynchronisieren, wenn t_AC ausreichend kurz ist, um so eine ausreichende Einstellzeit zu erlauben. Da jedoch Taktsignalfrequenzen mit sich verbessernden Halbleitertechnologien immer schneller werden, wird die Taktzykluszeit (t_CK) so klein, dass t_AC t_CK überschreiten könnte.
Im Gegensatz dazu verwenden handelsübliche DDR-SDRAMs für Anwendungen, die nicht leistungsempfindlich sind, Verzögerungsregelschleifen-Schaltungen (DLL-Schaltungen; DLL = delay lock loop) zum Ausrichten eines Datenbus-(DQ-)Zugriffs mit einer Taktflanke. Wie in 3 gezeigt ist, ist ein DQ-Umschalten mit Taktflanken ausgerichtet, so dass sich t_AC 0 ns annähert, was „flankenausgerichtet” genannt wird. Wieder ist dies möglich, da eine chipinterne DLL-Schaltung frühe Taktzyklen erzeugt, die die Datenausgabe mit Taktflanken ausrichten. Eine DLL-Schaltung könnte selbst dann einige Milliampere (mA) verbrauchen, wenn die Host-Vorrichtung in einem Standby-Modus ist, wenn der Takt läuft. Eine DLL-Schaltung wird in Halbleitervorrichtungen für Niedrigleistungsanwendungen selten eingesetzt, da der DLL-Leistungsverbrauch selbst in einem Standby-Modus die Batterie des Systems schnell entleeren kann.
Die Veröffentlichung „DRAM Circuit Design” von B. Keeth und R. J. Baker (IEEE Press Series an Microelectronic Systems, 2001) beschreibt in Abschnitt 5.3 allgemein die Synchronisation in DRAN-Speicherbausteinen unter Verwendung von Phasendetektoren und Verzögerungselementen.
Die US 2003/0005250 A1 bezieht sich auf ein Verfahren und ein System zur Einstellung des Synchronisations-Offsets zwischen einem Taktsignal und entsprechenden digitalen Signalen, die zusammen mit dem Taktsignal übertragen werden, sowie auf Speicherbausteine und Computersysteme, die die vorgenannten Komponenten verwenden. Hierbei wird für jedes digitale Signal in einer zugeordneten Speicherschaltung ein Phasenbefehl gespeichert, der einen zeitlichen Offset definiert. Das Taktsignal wird zusammen mit den digitalen Signalen, die die entsprechenden Offsets gemäß der Phasenbefehle aufweisen, ausgegeben. Mittels Phaseneinstellungsbefehlen werden die Werte der einzelnen Phasenbefehle angepasst. Diese Operationen werden für eine Mehrzahl von Phaseneinstellbefehlen wiederholt, bis entsprechende endgültige Phasenbefehle bestimmt und in Speicherschaltun gen abgespeichert sind, die ein erfolgreiches Empfangen ermöglichen.
Die US 2005/0105349 A1 bezieht sich auf einen programmierbaren Datentaktungs-Offset mit einer verzögerungsverriegelten Rückkopplung für DDR-RAM-Speicher. Die US 2005/0105349 A1 zeigt auch die Verwendung einer PVT-Schaltung (PVT = Process, Voltage, Temperature = Prozess, Spannung, Temperatur).
Es ist Aufgabe der vorliegenden Erfindungs eine Schaltungstechnik zur Erzeugung eines verzögerten Taktsignals zum Treiben einer Leseausgabe bereitszustellen, wodurch sichergestellt wird, dass die Lesezugriffszeit t_AC die Taktzykluszeit t_CK nicht überschreitet. Diese Aufgabe wird durch die Vorrichtung nach Anspruch 9 aund 14 und durch das Verfahren nach Anspruch 1 gelöst.
Zusammenfassung der Erfindung
Eine Schaltung und ein Verfahren zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Eingangstaktsignal, um sicherzustellen, dass die Lesezugriffszeit die Taktzykluszeit nicht überschreitet. Bei der Erzeugung des Lesetaktsignals wird abhängig von der Frequenz des Eingangstaktsignals eine einer Mehrzahl von Verzögerungsmengen ausgewählt, um dem Eingangstaktsignal auferlegt zu werden. So kann eine Kompensation für Situationen durchgeführt werden, in denen die Frequenz des Eingangstaktsignals ausreichend hoch ist, derart, dass die Lesezugriffszeit ohne Kompensation die Taktzykluszeit überschreiten würde.
Kurze Beschreibung der Zeichnungen
1 ist ein Blockdiagramm einer Speicherschnittstelle des Stands der Technik für eine Niedrigleistungs-Rechenanwendung.
2(A) und 2(B) sind Zeitdiagramme, die Takt- und Datenbussignalen in der in 1 gezeigten Speicherschnittstelle des Stands der Technik zugeordnet sind.
3 ist ein Zeitdiagramm, das eine Flankenausrichtung von Takt- und Datenbussignalen zeigt, die in nicht-mobilen Rechenanwendungen mit einer Verzögerungsregelschleife (DLL) erzielbar ist.
4 ist ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung.
5 zeigt exemplarische Zustandszuteilungen für ein Modussteuerungsregister gemäß der vorliegenden Erfindung.
6 ist ein Diagramm von Takt-, Lesetakt- und Datenbussignalen, deren Zeitgebung durch das in 4 gezeigte Ausführungsbeispiel erzielt wird.
7 ist eine Tabelle, die exemplarische Zeitdauern für Abschnitte der in 6 gezeigten Signale auflistet.
8 ist ein Diagramm, das Verläufe für Beziehungen einer Zeitverzögerung gegenüber einer Temperatur, die dem Ausführungsbeispiel aus 4 zugeordnet sind, zeigt.
9 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels der vorliegenden Erfindung.
10 ist ein Diagramm von Takt-, Lesetakt- und Datenbussignalen, deren Zeitgebung durch das in 9 gezeigte Ausführungsbeispiel erreicht wird.
11 ist eine Tabelle, die exemplarische Zeitdauern für Abschnitte der in 10 gezeigten Signale auflistet.
12 ist ein Diagramm, das Verläufe für Beziehungen einer Zeitverzögerung gegenüber einer Temperatur, die dem Ausführungsbeispiel aus 9 zugeordnet sind, zeigt.
13 ist ein Diagramm einer Verzögerungsschaltung, die bei den Ausführungsbeispielen der vorliegenden Erfindung nützlich ist.
14 ist ein Flussdiagramm, das das Verfahren gemäß den Ausführungsbeispielen der 4 und 9 darstellt.
Detaillierte Beschreibung
Bezug nehmend auf 4 ist eine Steuerschaltung bei einem Bezugszeichen 100 gezeigt. Die Steuerschaltung 100 ist angeordnet, um als Eingabe das so genannte Haupttaktsignal (CKL) zu empfangen, das durch einen Steuerungschip (1) geliefert wird, und um ein Lesetaktsignal (RD_Clk) zu erzeugen, das eine verzögerte Version von CLK um eine Menge (0 oder ungleich 0), die von der Menge einer Verzögerung abhängt, die benötigt wird, um sicherzustellen, dass eine Lesezugriffszeit t_AC die Zeitdauer eines Zyklus von CLK (z. B. CLK-Periode), t_CK, nicht überschreitet, ist. So kann, selbst wenn Taktfrequenzen mit verbesserten Halbleitertechnologien ansteigen, die ansteigende Flanke des eingehenden Taktsignals so verzögert werden, dass t_AC ausreichend kurz behalten wird, um t_CK nicht zu überschreiten. Wie für durchschnittliche Fachleute auf dem Gebiet bekannt ist, wird das Lesetaktsignal erzeugt, wenn ein Lesezugriffsbefehl an die Speichervorrichtung vorliegt.
Die Steuerschaltung 100 weist eine Verzögerungspfadschaltung 110 (eine erste Verzögerungsschaltung) auf, die CLK um jede einer Mehrzahl von Verzögerungsmengen verzögert, um eine Mehrzahl verzögerter Signale zu erzeugen. Jedes verzögerte Signal wird durch ein Verzögern von CLK um eine entsprechende unterschiedliche Menge (0 oder ungleich 0) erzeugt. Wie in 4 gezeigt ist, ist z. B. eine Verzögerungsmenge 0 und wird deshalb als die Umgehungssignalausgabe bezeichnet, eine weist eine 3-ns-Verzögerung auf, eine weist eine 2-ns-Verzögerung auf und eine weist eine 1-ns-Verzögerung auf. Zusätzlich weist die Steuerschaltung 100 eine PVT-kompensierte Verzögerungsschaltung 120 (eine zweite Verzögerungsschaltung) auf, die einen internen Verzögerungspfad auferlegt, der entworfen ist, um eine konstante oder im Wesentlichen konstante Verzögerung τ_FIX über Spannungs-, Temperatur- und Prozess-Variationen (PVT-Variationen; PVT = voltage, temperature and process) zu erzeugen. Ein Modusregister 130 speichert Werte, die die benötigte Verzögerung an CLK, um RD_Clk zu erzeugen, bestimmen.
Ein Decodierer 140 ist mit dem Modusregister 130, mit einem Multiplexer (MUX) 150 und mit einem MUX 160 verbunden. Eingänge des Decodierers 140 sind mit dem Modusregister 130 verbunden, um zu bestimmen, welches der Mehrzahl von verzögerten Signalen, die durch die Verzögerungspfadschaltung 110 ausgegeben werden, der MUX 150 zur Ausgabe an den MUX 160 auswählt. Das RD_Clk-Signal ist mit dem PVT-kompensierten Verzögerungsblock 120 über ein UND-Gatter 162 gekoppelt, das durch die Ausgabe des MUX 160 gattermäßig gesteuert wird. Der MUX 160 arbeitet als ein Latenzgatter, bei dem, wenn der programmierte Zustand des Registers 130 der Vorgabezustand 00 ist, der interne Verzögerungspfad (τ_DLY) umgangen wird und ein Latenzwert (CL) verwendet wird, um die Datenausgabe zu treiben, wobei die Verzögerung von der ansteigenden Flanke des CLK-Signals bei dem gegenwärtigen Zyklus ausgeht, um das RD_Clk-Signal zu erzeugen. Andererseits wird, wenn der programmierte Zustand des Registers ein beliebiger anderer Wert als der Vorgabezustand 00 ist, eine Latenz weniger 1 (CL – 1) verwendet, um eine Verzögerung von der ansteigenden Flanke des CLK-Signals des vorherigen Taktzyklus ausgehend zu beziehen, um das RD_Clk-Signal zu erzeugen.
Ein chipinterner Temperatursensor (OCTS; OCTS = on-chip temperature sensor) 170 erfasst die Temperatur der Speichervorrichtung und erzeugt ein Temperatureinstellsignal für die Verzögerungspfadschaltungen 110 und 120, um diese bezüglich Temperaturvariationen der Vorrichtung einzustellen. Zusätzlich liegt eine Sicherung 172, die der Verzögerungsschaltung 110 zugeordnet ist, und eine Sicherung 174, die der Verzögerungsschaltung 120 zugeordnet ist, vor. Diese Sicherungen können verwendet werden, um die Verzögerungsmengen (um V_delay) dieser Schaltungen für Prozessvariationen zu trimmen.
Die Steuerung 30 (1) programmiert das Modusregister 130 gemäß dem Wert von d. h. der Frequenz des CLK-Signals. Wie in 5 gezeigt ist, ist das Register 130 mit einem Bitmuster programmiert, das einen einer Mehrzahl von Zuständen darstellt. Ein Zustand des Register 130 ist einer entsprechenden Frequenz des CLK-Signals zugewiesen. Das Bitmuster oder der Zustand „00” z. B., das/der einem Vorgabewert entspricht, wird in das Register 130 geschrieben, wenn t_CK ausreichend lang (z. B. 5 ns oder länger) ist, derart, dass keine Verzögerungskompensation, im Sinne von Anpassung bzw. Einstellung der Verzögerung, benötigt wird, da die Frequenz des CLK-Signals relativ niedrig ist. Wenn kürzer ist (die Taktfrequenz höher ist), werden Einstellungen durch Inkremente abhängig von der Zeitdauer von t_CK durchgeführt. Ein Zustand „01” des Register 130 z. B. entspricht einer t_CK von 4 ns, ein Zustand „10” entspricht einer t_CK von 3,5 ns und ein Zustand „11” entspricht einer t_CK von 3 ns. Die Verzögerung, die durch die Verzögerungspfadschaltung 110 an das CLK-Signal angelegt wird, ist durch den programmierten Zustand des Modusregisters 130 auswählbar, um die Verzögerung an dem CLK-Signal auszuwählen, die benötigt wird, um RD_Clk zu erzeugen. Das RD_Clk-Signal wird aus der Schaltung 100 an einen chipexternen Treiber 190 ausgegeben, der wiederum das Signal in Verbindung mit Lesedaten von dem DQ-Bus zur Ausgabe auf einem DQ 192 nutzt.
Bezug nehmend auf die 6 und 7 wird die Steuerschaltung 100 in Verbindung mit exemplarischen Werten für t_AC und t_CK detaillierter beschrieben. Bei dem in den 6 und 7 gezeigten Beispiel beträgt der intrinsische Verzögerungspfad 4 ns und ist unabhängig von t_CK, Spannung und Temperatur konstant. Prozessvariationen können durch ein Testen der Verzögerung während oder nach der Herstellung und ein Trimmen durch eine Sicherungsauswahl, falls nötig, berücksichtigt werden.
Das zugrunde liegende Prinzip in Bezug auf die Verzögerungskompensation ist durch folgenden Ausdruck dargestellt: tAC = τDLY + τFIX – tCK

Fall 1: wenn t_CK 5 ns beträgt, ist die ausgewählte interne Verzögerung τ_DLY 0, derart, dass t_AC 4 ns beträgt (was kleiner ist als t_CK von 5 ns).
Falls 2: wenn 4 ns beträgt, ist die ausgewählte interne Verzögerung τ_DLY 3 ns, derart, dass t_AC 3 ns beträgt (was kleiner ist als t_CK von 4 ns).
Fall 3: wenn t_CK 3,5 ns beträgt, ist τ_DLY 2 ns, derart, dass t_AC 2,5 ns beträgt (was kleiner ist als t_CK von 3,5 ns).
Fall 4: wenn t_CK 3 ns beträgt, ist τ_DLY 1 ns, derart, dass t_AC 2 ns beträgt (was kleiner ist als t_CK von 3 ns).

Wie in 6 angezeigt ist, wird in dem Fall 1 die Taktflanke für den gegenwärtigen Taktzyklus für den Ausgangspunkt der auferlegten Verzögerung verwendet. In den Fällen 2 bis 4 wird die ansteigende Taktflanke von dem vorherigen Taktzyklus verwendet, um die Verzögerungskompensation zu starten. Gemäß der in 7 gezeigten Tabelle wird ein Wert für τ_DLY ausgewählt, um zu bewirken, dass das Ergebnis von (τ_DLY + τ_FIX) τ_CK überschreitet, jedoch nicht 2t_CK überschreitet.
8 stellt die Beziehung zwischen Vdelay und einer Temperatur, die Beziehung zwischen τ_DLY und einer Temperatur dar. Wie in dieser Figur gezeigt ist, steigt Vdelay mit ansteigender Temperatur an, während τ_DLY mit ansteigender Temperatur relativ konstant ist.
9 stellt ein weiters Ausführungsbeispiel der vorliegenden Erfindung dar, das eine Variation des in 4 gezeigten Ausführungsbeispiels ist. Das Ausführungsbeispiel beinhaltet nur einen einzelnen gesteuerten internen Verzögerungspfad, die Verzögerungspfadschaltung 110, der die variable interne Verzögerung τ_DLY erzeugt. Die Verzögerungspfadschaltung 110 wird über PVT eingestellt, um zeitliche Variationen des internen Verzögerungspfads („τ_VAR” – siehe 9) zu kompensieren. Die Verzögerungspfadschaltung 110 ist für Prozessvariationen (V_delay1) durch eine Sicherung 172 trimmbar, während der intrinsische Verzögerungspfad τ_VAR für PVT-Variationen nicht getrimmt ist. Die Verzögerungspfadschaltung 110 kann eine aggressivere Verzögerungsanpassung bezüglich Prozess, Spannung und Temperatur durchführen, so dass diese zeitliche Variationen an dem intrinsischen Verzögerungspfad („τ_VAR” – siehe 9) kompensiert.
Wie die in 4 gezeigte Steuerschaltung weist die Steuerschaltung 100' eine Verzögerungspfadschaltung 110, ein Modusregister 130, einen Decodierer 140, einen MUX 150, einen MUX 160 und ein UND-Gatter 162 auf. Zusätzlich weist die Steuerschaltung 100' einen Puffer 165 auf, der es erlaubt, dass das Signal eine ausreichende Stärke erhält, um die nachfolgende Stufe von Schaltungen zu treiben, und macht den Spannungspegel des Signal in den nachfolgenden Schaltungen verwendbar. Der intrinsische Verzögerungspfad („τ_VAR” – siehe 9) wird nicht gesteuert. Die Dauer der Zeitverzögerung, die er dem RD_Clk-Signal auferlegt, ist durch Testen und Experimentieren so bestimmt, dass die geeignete Menge einer variablen Verzögerung durch die Verzögerungsschaltung 110 auferlegt werden kann, um unterschiedliche Frequenzen des CLK-Signals zu berücksichtigen.
Bezug nehmend auf die 10 bis 12 und weiter unter Bezugnahme auf 9 programmiert eine Steuerung das Modusregister 130, um die geeigneten Werte für τ_DLYv auszuwählen, um die resultierende t_AC einzustellen. In der in 11 gezeigten Tabelle z. B. gibt es für jeden Wert von t_CK ein entsprechendes Paar von Werten für sowohl τ_DLYv als auch τ_VAR, wobei einer der Werte in dem Paar abhängig davon ausgewählt wird, ob die Temperatur der Speichervorrichtung relativ „heiß” oder relativ „kalt” ist. Eine „heiße” Bedingung könnte eine Temperatur über einer Schwelle sein und eine „kalte” Bedingung könnte eine Temperatur unter einer Schwelle sein. Wenn z. B. t_CK 5 ns beträgt (eine relativ langsame Taktfrequenz), ist τ_DLYv unabhängig von den Temperaturbedingungen des Speicherchips 0. Durch Tests und Messungen, die während oder nach der Herstellung durchgeführt werden, könnte z. B. bestimmt werden, dass τ_VAR 4 ns für heiße Bedingungen und 2 ns für kalte Bedingungen beträgt. Die entsprechende t_AC beträgt 4 ns, wenn der Speicherchip heiß ist, und 2 ns, wenn der Speicherchip kalt ist, und in beiden Fällen ist t_AC kleiner als t_CK, ohne den Bedarf, eine weitere Verzögerung durch die Verzögerungspfadschaltung 110 aufzuerlegen. Die Werte für τ_DLYv und τ_VAR für die anderen Fälle von t_CK sind in der Tabelle in 11 gezeigt. Die Steuerung 30 programmiert das Modusregister 130 für die Taktfrequenz wie in 5. Die Verzögerungsschaltung 110 bestimmt den geeigneten des heißen oder kalten Werts für τ_DLYv mittels Informationen, die durch den OCTS 170 geliefert werden. V_delay1 wird verwendet, um die durch die Verzögerungsschaltung 110 auferlegte Verzögerung abzustimmen, um Temperatur- und Prozessvariationen zu berücksichtigen. Wie in 12 gezeigt ist, nimmt V_delay1 mit ansteigender Temperatur zu, während τ_DLYv mit ansteigender Temperatur sinkt.
Der Vorteil des in 9 gezeigten Ausführungsbeispiels besteht darin, dass nur eine Schaltung oder ein Block vorliegt, die/der zur Berücksichtigung von Prozessvariationen getrimmt werden muss. Folglich erfordert das in 4 gezeigte Ausführungsbeispiel zwei Sicherungen zum Trimmen, während das in 9 gezeigte Ausführungsbeispiel nur eine einzelne Sicherung benötigt.
Unter Bezugnahme auf 13 könnten in den hierin beschriebenen Ausführungsbeispielen die Verzögerungspfadschaltungen 110 und 120 durch eine Kette von Gatterinvertierern implementiert sein. Die Verzögerungspfadschaltung 110 könnte z. B. eine Kette von Invertierern 112 aufweisen, wobei Punkte in der Kette für eine Ausgabe abhängig von der erwünschten Menge einer Verzögerung und der erwünschten Abstufung zwischen verzögerten Ausgangssignalen abgegriffen werden. Alternativ könnten die Verzögerungspfadschaltungen durch Widerstand-Kondensator-(R-C-)Verzögerungsschaltungen implementiert sein, bei denen der Widerstandswert und/oder die Kapazität ausgewählt werden können, um die Menge einer Verzögerung einzustellen, die die Schaltung erzeugt.
14 stellt ein Flussdiagramm dar, das die Operationen darstellt, die bei den oben beschriebenen Ausführungsbeispielen durchgeführt werden. Es wird auch Bezug auf die 4 und 9 genommen. Ein Schritt 200 stellt ein Programmieren des Modusregisters mit einem Bitmuster, abhängig von der Frequenz (und so dem Wert von t_CK) des Taktsignals, das an die Speichervorrichtung geliefert wird, dar. Als Nächstes liefert bei einem Schritt 210 der Decodierer 140 basierend auf dem programmierten Zustand des Modusregisters 130 ein Auswahlsignal an den MUX 150, um das entsprechende der Mehrzahl verzögerter Taktsignale, die durch die Verzöge rungspfadschaltung 110 erzeugt werden, auszuwählen. Als Nächstes wird bei einem Schritt 220 eine feste Verzögerung durch die PVT-kompensierte Verzögerungsschaltung 120 auf das Taktsignal auferlegt, um das Lesetaktsignal zu erzeugen. In dem Fall des Ausführungsbeispiels aus 9 wird die feste Verzögerung nicht für Prozessbedingungen eingestellt, sondern ergibt sich vielmehr aus der intrinsischen Verzögerung des Schaltungsaufbaus. Bei einem Schritt 230 wird das Lesetaktsignal dann an den CET zur Verwendung beim Lesen von Daten von dem Datenbus ausgegeben. Die Temperaturbedingungen des Speicherchips könnten durch den chipinternen Sensor 170 bei einem Schritt 240 überwacht werden, um Temperaturkompensationseinstellungen bei einem Schritt 250 zu erzeugen, die an die variable Verzögerung und die feste Verzögerung angelegt werden, die an die Taktsignale bei den Schritten 210 bzw. 220 angelegt werden. Zusätzlich könnten basierend auf einem Testen, das während und/oder nach einer Herstellung der Halbleiterspeichervorrichtung durchgeführt wird, bei einem Schritt 260 Werte zum Trimmen der Verzögerungsmengen, die bei den Schritten 210 (und 220) auferlegt werden, unter Verwendung von Sicherungsoptionstechniken zum Einstellen von Prozessvariationen angewendet werden.
Die Vorteile der Schaltung und des Verfahrens, die hierin beschrieben sind, sind zahlreich. Der zur Implementierung dieser Techniken erforderliche Schaltungsaufbau ist relativ einfach und erfordert deshalb wenig Fläche auf einem Chip. Zusätzlich verbraucht der Schaltungsaufbau im Gegensatz zu einer DLL eine minimale Leistungsmenge. Deshalb ist dies ein Lösung, die ohne Weiteres in Niedrigleistungs-Halbleitervorrichtungen eingesetzt werden kann. Zusätzlich können diese Techniken Anpassungen für Erhöhungen bei der Frequenz des Taktsignals, das in der Host-Vorrichtung erzeugt wird, durchführen, wenn Verbesserungen an Halbleiterherstellungs- und Rechensystemtechnologien gemacht werden.

Claims

Ein Verfahren zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Taktsignal (CLK), das an die Speichervorrichtung geliefert wird, wobei das Verfahren ein Verzögern des Taktsignals um eine Verzögerungsmenge, die von einer Frequenz des Taktsignals abhängt, aufweist, um so sicherzustellen, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals; wobei das Verzögern ein Verzögern des Taktsignals (CLK) um die Verzögerungsmenge aufweist, die einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt abhängig von der Frequenz des Taktsignals (CLK) ein auswählbarer Wert zwischen einem Null-Wert und einem Wert ungleich Null ist und der zweite Abschnitt ein Wert ist, der unabhängig von der Frequenz des Taktsignals ist, und der im Wesentlichen über Variationen an Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist.
Das Verfahren gemäß Anspruch 1, das ferner ein Einstellen der Verzögerungsmenge basierend auf Prozess-, Temperatur- und Spannungsbedingungen der Halbleiterspeichervorrichtung aufweist.
Das Verfahren gemäß Anspruch 1, das ferner ein Programmieren der Speichervorrichtung mit Daten, die die Verzögerungsmenge basierend auf der Frequenz des Taktsignals aus einer Mehrzahl möglicher Verzögerungsmengen auswählen, aufweist.
Das Verfahren gemäß Anspruch 1, bei dem, wenn die Frequenz des Taktsignals (CLK) relativ niedrig ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals größer ist als der zweite Abschnitt der Verzöge rungsmenge, der erste Abschnitt der Verzögerungsmenge als Null ausgewählt wird und das Verzögern ein Verzögern des Taktsignals (CLK) um die Verzögerungsmenge in Bezug auf eine Flanke bei einem gegenwärtigen Zyklus des Taktsignals aufweist.
Das Verfahren gemäß Anspruch 1, bei dem, wenn die Frequenz des Taktsignals (CLK) derart ist, dass die Zeitdauer eines Zyklus des Taktsignals (CLK) kleiner oder gleich dem zweiten Abschnitt der Verzögerungsmenge ist, der erste Abschnitt der Verzögerungsmenge als ein Wert ungleich Null ausgewählt wird und das Verzögern ein Verzögern des Taktsignals (CLK) um die Verzögerungsmenge in Bezug auf eine Flanke bei einem vorherigen Zyklus des Taktsignals (CLK) aufweist.
Das Verfahren gemäß Anspruch 1, das ferner ein Überwachen der Temperatur der Halbleiterspeichervorrichtung; und ein Auswählen eines Werts für den ersten Abschnitt der Verzögerungsmenge, der ferner auf der Temperatur der Halbleiterspeichervorrichtung basiert, aufweist.
Das Verfahren gemäß Anspruch 1, das ferner ein Trimmen des ersten Abschnitts der Verzögerungsmenge, um Prozessvariationen der Halbleitervorrichtung zu berücksichtigen, aufweist.
Das Verfahren gemäß Anspruch 6, bei dem das Trimmen ein Durchbrennen einer Sicherung (172), die auf der Halbleiterspeichervorrichtung zugeordnet ist, aufweist.
Eine Schaltung (100) zum Erzeugen eines Lesetaktsignals in einer Halbleiterspeichervorrichtung aus einem Taktsignal (CLK), das an die Speichervorrichtung geliefert wird, wobei die Schaltung folgende Merkmale aufweist: a. eine erste Verzögerungsschaltung (110), die als Eingabe das Taktsignal (CLK) empfängt und eine Mehrzahl von Ausgaben erzeugt, die das Taktsignal (CLK), das um eine entsprechende Null-Verzögerungsmenge oder Verzögerungsmenge ungleich Null verzögert ist, aufweisen; b. einen Multiplexer (150), der abhängig von einer Frequenz des Taktsignals eine der Mehrzahl von Ausgaben der ersten Verzögerungsschaltung (110) auswählt, um das Lesetaktsignal (RD_CLK) zu erzeugen, derart, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals (CLK); und c. eine zweite Verzögerungsschaltung (120; 165), die mit einem Ausgang des Multiplexers gekoppelt ist, wobei die zweite Verzögerungsschaltung (120; 165) die Signalausgabe des Multiplexers (150) um eine weitere Verzögerungsmenge verzögert, die unabhängig von der Frequenz des Taktsignals ist und im Wesentlichen über Variationen bei Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist.
Die Schaltung gemäß Anspruch 9, die ferner ein Register aufweist, das ein Bitmuster speichert, das einen einer Mehrzahl von Zuständen darstellt, wobei jeder Zustand einer entsprechenden Frequenz des Taktsignals zugewiesen ist, wobei ein Zustand des Registers mit einem Wert programmiert ist, der der Frequenz des Taktsignals entspricht; und einen Decodierer, der mit dem Register verbunden ist, der ein Auswahlsignal an den Multiplexer ausgibt, um eine der Mehrzahl von Ausgaben basierend auf dem Zustand des Registers auszuwählen.
Die Schaltung (100) gemäß Anspruch 9, bei der das Register (130) mit einem Wert programmiert ist, der einer Frequenz des Taktsignals (CLK) entspricht, derart, dass die Zeitdauer eines Zyklus des Taktsignals größer ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer (140) eine der Mehrzahl von Ausgaben des Multiplexers (150) auswählt, die dem Taktsignal, das um eine Null-Verzögerungsmenge verzögert ist, entspricht.
Die Schaltung (100) gemäß Anspruch 9, bei der das Register (130) auf einen Wert programmiert ist, der einer Frequenz des Taktsignals (CLK) entspricht, die relativ hoch ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals (CLK) kleiner ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer (140) eine der Mehrzahl von Ausgaben des Multiplexers (150) auswählt, die dem Taktsignal, das um eine Verzögerungsmenge ungleich Null verzögert ist, entspricht.
Die Schaltung gemäß Anspruch 9, die ferner eine Trimmeinrichtung (172) zum Einstellen der Verzögerung, die durch die erste Verzögerungsschaltung erzeugt wird, aufweist, um Prozessvariationen zu berücksichtigen.
Eine Halbleiterspeichervorrichtung, die folgende Merkmale aufweist: a. einen Takteingang, der ein Taktsignal (CLK) empfängt; b. einen Datenbus, auf dem Daten, die aus Speicherzellen in der Speichervorrichtung wiedergewonnen werden, platziert sind; c. eine Schaltung (100) zum Erzeugen eines Lesetaktsignals aus dem Taktsignal (CLK), wobei die Schaltung (100) folgende Merkmale aufweist: i. eine erste Verzögerungsschaltung (110), die als Eingabe das Taktsignal empfängt und eine Mehrzahl von Ausgaben erzeugt, die das Taktsignal, das um eine entsprechende Null-Verzögerungsmenge oder Verzögerungsmenge ungleich Null verzögert ist, aufweisen; ii. einen Multiplexer (150), der abhängig von einer Frequenz des Taktsignals (CLK) eine der Mehrzahl von Ausgaben der ersten Verzögerungsschaltung (110) auswählt, um das Lesetaktsignal zu erzeugen, derart, dass eine Lesezugriffszeit kleiner ist als eine Zeitdauer eines Zyklus des Taktsignals; iii. eine zweite Verzögerungsschaltung (120; 165), die mit einem Ausgang des Multiplexers (150) gekoppelt ist, wobei die zweite Verzögerungsschaltung (120; 165) die Signalausgabe des Multiplexers (150) um eine weitere Verzögerungsmenge verzögert, die unabhängig von der Frequenz des Taktsignals ist und im Wesentlichen über Variationen bei Prozess-, Spannungs- und Temperaturbedingungen der Halbleiterspeichervorrichtung konstant ist.
Die Speichervorrichtung gemäß Anspruch 14, die ferner ein Register aufweist, das ein Bitmuster speichert, das einen einer Mehrzahl von Zuständen darstellt, wobei jeder Zustand einer entsprechenden Frequenz des Taktsignals zugewiesen ist, wobei ein Zustand des Registers mit einem Wert programmiert ist, der der Frequenz des Taktsignals entspricht; und einen Decodierer, der mit dem Register verbunden ist, der ein Aus wahlsignal an den Multiplexer ausgibt, um eine der Mehrzahl von Ausgaben basierend auf dem Zustand des Registers auszuwählen.
Die Speichervorrichtung gemäß Anspruch 14, bei der das Register (130) mit einem Wert programmiert ist, der einer Frequenz des Taktsignals (CLK) entspricht, die relativ niedrig ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals (CLK) größer ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer eine der Mehrzahl von Ausgaben des Multiplexers (150) auswählt, die dem Taktsignal, das um eine Null-Verzögerungsmenge verzögert ist, entspricht.
Die Speichervorrichtung gemäß Anspruch 14, bei der das Register (130) mit einem Wert programmiert ist, der einer Frequenz des Taktsignals (CLK) entspricht, die relativ hoch ist, derart, dass die Zeitdauer eines Zyklus des Taktsignals kleiner ist als die weitere Verzögerungsmenge, die durch die zweite Pfadschaltung erzeugt wird, und bei der der Decodierer (140) eine der Mehrzahl von Ausgaben des Multiplexers auswählt, die dem Taktsignal, das um eine Verzögerungsmenge ungleich Null verzögert ist, entspricht.