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QUERVERWEIS(E) AUF ZUGEHÖRIGE
ANMELDUNGEN
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Die
vorliegende Anmeldung beansprucht die Priorität der
koreanischen Patentanmeldung
mit der Nummer 10-2007-0111350 , angemeldet am 2. November
2007, welche hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen
sind.
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HINTERGRUND DER ERFINDUNG
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Die
vorliegende Erfindung betrifft eine Steuerschaltung für
eine Abschlussimpedanz und ein Steuerverfahren davon, und insbesondere
eine Steuerschaltung für einen Abschlusswiderstand auf
dem Chip (ODT, On-Die Termination) zur Unterstützung eines
dynamischen ODT-Betriebs, der für eine Doppeldatenrate-(DDR,
Double Data Rate)-3 Halbleiterspeichervorrichtung benutzt wird.
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Da
eine fortschreitende Anhebung der Kapazität/Geschwindigkeit
einer Halbleiterspeichervorrichtung gefordert wird, wird ein DDR
SDRAM (Synchronbus Dynamic Random Access Memory, Synchroner dynamischer
Speicher mit wahlfreiem Zugriff) entwickelt, und verschiedene neue
Konzepte werden vorgeschlagen, um die Datenübertragungsgeschwindigkeit
der Halbleiterspeichervorrichtung zu erhöhen. Unter anderem
ist ein Abschlusswiderstand, d. h. eine Impedanzanpassung, ein sehr
bedeutender Faktor zur Erleichterung eine Signalübertragung
zwischen Vorrichtungen.
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Wenn
eine Impedanzanpassung zwischen den Vorrichtungen bzw. Geräten,
welche sich gegenseitig Signale übertragen, nicht genau
ausgeführt ist, kann ein Übertragungssignal reflektiert
werden, wodurch ein Fehler bei einer Signalübertragung
erzeugt wird. Wenn jedoch eine fester Widerstand am Abschluss der
Geräte zur Anpassung der Impedanz eingesetzt ist, kann
ein genaue Ausführung der Impedanzanpassung aufgrund verschiedener
Faktoren nicht erreicht werden, wie zum Beispiel aufgrund von Alterung
integrierter Schaltungen, Temperaturschwankungen und Herstellungsverfahren.
Zur Lösung dieses Problems wurde eine Technologie zur Steuerung
des Abschlusswiderstands vorgeschlagen, indem die Anzahl von Einschalttransistoren, wel che
parallel zueinander verbunden sind, so einstellbar ist, dass der
Widerstandswert mit dem externen Referenzwiderstandswert übereinstimmt.
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Eine
dieser für dieses Konzept vorgesehenen Einrichtungen ist
eine ODT-Steuerschaltung. Eine herkömmliche ODT-Steuerschaltung
ist in dem
koreanischen Patent
mit der Registriernummer 10-0625298 mit dem Titel „Schaltung
zur Steuerung eines Aktivierungs-/Deaktivierungsbetriebs einer Abschlusseinrichtung"
offenbart.
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Wenn
die Halbleiterspeichervorrichtung einen Level des DDR3 SDRAM aufweist,
muss der dynamische ODT-Betrieb bzw. -Vorgang in der Halbleiterspeichervorrichtung
in Übereinstimmung mit der von JEDEC eingerichteten Spezifikation
unterstützt werden. Der Begriff „dynamischer ODT-Betrieb"
bezieht sich auf den Betrieb zur Steuerung eines Abschlusswiderstands,
der auf einem Chip vorgesehen ist, dergestalt, dass der Abschlusswiderstand
einen Abschlusswiderstandswert aufweist, welcher zur Dateneingabe
geeignet ist, wenn ein Schreibbefehl eingegeben wird, ohne dass
ein Modusregistersatz neu eingerichtet werden muss, usw.
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Das
Abschlussschema und der Widerstandswert einer Schnittstelle einer
Halbleiterspeichervorrichtung kann entsprechend einer Dateneingabe
und Datenausgabe variieren. Im Fall einer Datenausgabe erfolgt ein
Pull-Up- oder Pull-Down-Abschluss relativ zu einem Eingabe-/Ausgabe-Pad (DQ-Pad)
zur Ausgabe von „High-" oder „Low-" Daten. Im
Fall einer Dateneingabe erfolgt ein Pull-Up- oder Pull-Down-Abschluss
des Eingabe-/Ausgabe-Pads (DQ-Pad) mit einem vorher festgelegten
Widerstandswert (welcher sich von einem Widerstandswert bei Datenausgabe
unterscheidet) zum Empfangen von Daten. Im Fall der Halbleiterspeichervorrichtung
mit DDR3-Level, welche mit dem dynamischen ODT-Betrieb unterstützt
ist, kann der ODT-Betrieb entsprechend einer Dateneingabe stabil
ausgeführt werden, d. h. auch wenn nur ein Schreibbefehl
in die Halbleiterspeichervorrichtung eingegeben wird.
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Eine
herkömmliche ODT-Steuerschaltung steuert in einfacher Weise
den Aktivierungs- oder Deaktivierungsvorgang einer ODT-Schaltung.
Da jedoch der dynamische ODT-Betrieb zusätzlich zu der Halbleiterspeichervorrichtung
mit DDR3-Level unterstützt werden muss, muss die ODT-Steuerschaltung Start-
und Endmoden des dynamischen ODT-Betriebs der ODT-Schaltung gemäß einer
Dateneingabe/-ausgabe steuern.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Ausführungen
der vorliegenden Erfindung sind darauf ausgerichtet, eine ODT-Steuerschaltung und
ein Steuerverfahren dazu bereitzustellen, welche zur Steuerung eines
dynamischen ODT-Betriebs in einer Halbleiterspeichervorrichtung
mit DDR3-Level geeignet sind.
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Gemäß einem
Aspekt der vorliegenden Erfindung ist eine Steuerschaltung für
eine Abschlussimpedanz vorgesehen, welche eine Zählereinheit, die
zum jeweiligen Zählen eines externen Taktes und eines internen
Taktes zur Ausgabe eines ersten Codes und eines zweiten Codes konfiguriert
ist, und eine dynamische Steuereinrichtung aufweist, die zur Aktivierung
eines dynamischen Abschlussbetriebs durch Vergleich des ersten Codes
mit dem zweiten Code als Antwort auf einen Schreibbefehl und zur Deaktivierung
des dynamischen Abschlussbetriebs, nachdem eine vorher festgelegte
Zeit, die gemäß einer Burst-Länge festgelegt
ist, abgelaufen ist, nachdem der dynamische Abschlussbetrieb aktiviert
wurde, ausgebildet ist.
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Gemäß einem
Aspekt der vorliegenden Erfindung ist eine On-Die-Termination-Steuerschaltung (für
einen Abschluss auf dem Chip) bereitgestellt, welche Folgendes aufweist:
eine Zählereinheit, welche zur jeweiligen Zählung
eines externen Taktes und eines internen Taktes zur Ausgabe eines
ersten Codes und eines zweiten Codes konfiguriert ist; eine Speichereinheit,
welche zur Speicherung des ersten Codes in Reaktion auf einen Schreibbefehl
ausgebildet ist; eine dynamische Aktivierungseinheit, welche zur
Ausgabe eines Signals zur Aktivierung eines dynamischen Abschlussbetriebs
durch Vergleich eines in der Speichereinheit gespeicherten ersten
Codes mit dem zweiten Code konfiguriert ist; eine Additionseinheit,
welche zur Ausgabe eines resultierenden Wertes durch Addition eines
vorher festgelegten Wertes, der gemäß einer Burst-Länge
festgelegt ist, zu dem gespeicherten ersten Code ausgebildet ist; und
eine dynamische Deaktivierungseinheit zur Ausgabe eines Signals
zur Deaktivierung des dynamischen Abschlussbetriebs durch Vergleich
des resultierenden Wertes mit dem zweiten Code.
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In Übereinstimmung
mit einem Aspekt der vorliegenden Erfindung ist ein Verfahren zum
Steuern eines Abschlussbetriebs auf dem Chip (On-Die Termination)
bereitgestellt, wobei das Verfahren die folgenden Verfahrensschritte
aufweist: Erzeugen jeweils eines ersten und zweiten Codes durch
Zählen externer und interner Takte; Aktivieren eines dynamischen
Ab schlussbetriebs durch Vergleichen des ersten Codes mit dem zweiten
Code in Reaktion auf einen Schreibbefehl; und Deaktivieren des dynamischen
Abschlussbetriebs nachdem eine vorher festgelegte Zeit, welche gemäß einer
Burst-Länge festgelegt ist, abgelaufen ist, nachdem der
dynamische Abschlussbetrieb aktiviert worden ist.
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Gemäß der
vorliegenden Erfindung tritt die auf dem Chip vorgesehene Abschlussschaltung
(Abschlusseinrichtung) in den dynamischen ODT-Betriebsmodus ein
oder aus ihm heraus, genau dann, wenn Daten ein- oder ausgegeben
werden. Zusätzlich wird die Zeit für den dynamischen
ODT-Betrieb eingestellt, indem ein gemäß der Burst-Länge
vorher eingestellter Wert berücksichtigt wird, wodurch
ein leichtes Einstellen des Rahmens des dynamischen ODT-Betriebs
ermöglicht wird. Die vorliegende Erfindung ist bei verschiedenen
Produkten anwendbar, welche den ODT-Betrieb durchführen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist
ein Blockdiagramm zur Illustration einer ODT-Steuerschaltung in Übereinstimmung
mit einer Ausführung der vorliegenden Erfindung;
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2 ist
ein Signal- bzw. Impulsdiagramm, welches einen Betrieb einer in 1 beschriebenen dynamischen
Steuereinrichtung illustriert;
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3 ist
ein Signaldiagramm einer Erzeugung eines in 2 beschriebenen
WT_STARTP;
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4 ist
ein Signaldiagramm zur Illustration eines Betriebs einer in 1 beschriebenen
normalen Steuereinrichtung;
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5 ist
ein Signaldiagramm einer Erzeugung eines Signals ODT_STARTP und
eines Signals ODT_ENDP, die in 4 beschrieben
sind; und
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6 ist
ein schematischer Schaltplan, welcher die dynamische Steuereinrichtung
nach 1 illustriert.
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AUSFÜHRLICHE BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGEN
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Hiernach
wird eine Halbleiterspeichervorrichtung in Übereinstimmung
mit der vorliegenden Erfindung ausführlich mit Bezugnahme
auf die begleitenden Zeichnungen beschrieben.
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1 ist
ein Blockdiagramm, welches eine ODT-Steuerschaltung in Übereinstimmung
mit einer Ausführung der vorliegenden Erfindung illustriert.
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Wie
in 1 gezeigt ist, weist die ODT-Steuerschaltung der
vorliegenden Erfindung eine Zählereinheit 110 und
eine dynamische Steuereinrichtung 120 zur Steuerung eines
dynamischen Betriebs einer ODT-Schaltung auf. Die Zählereinheit 110 zählt
einen externen Takt EXTCLK zur Ausgabe eines ersten Codes EXTCNT<2:0> und zählt
einen internen Takt DLLCLK2 zur Ausgaben eines zweiten Codes DLLCNT<2:>. Die dynamische Steuereinrichtung 120 aktiviert
einen dynamischen Abschlussbetrieb, indem sie den ersten Code EXTCNT<2:0> mit dem zweiten Code
DLLCNT<2:0> als Reaktion auf ein Schreibbefehlsignal
WT_STARTP aktiviert, und den dynamischen Abschlussbetrieb deaktiviert,
nachdem ein vorher festgelegter Takt, der gemäß einer Burst-Länge
BL festgelegt ist, von der aktivierten Zeit des dynamischen Abschlussbetriebs
abgelaufen ist.
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Die
ODT-Steuerschaltung weist weiterhin eine normale Steuereinrichtung 130 zur
Steuerung eines Normalbetriebs auf, welcher anders ist als der dynamische
Betrieb der ODT-Schaltung. Ein Taktteiler 101 und eine
Replica-Verzögerungsleitung 102 sind zur Versorgung
der ODT-Steuerschaltung mit dem internen Takt DLLCLK2 und dem externen
Takt EXTCLK vorgesehen.
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Der
Taktteiler 101 empfängt einen verzögerungsgeregelten
internen Takt DLLCLK1 aus einer Verzögerungsregelschleife
(DLL, Delay-Locked Loop) und gibt den internen Takt DLLCLK2 umgeschaltet
(toggled) aus, wenn das Rückstellsignal RST freigegeben
ist. Der Taktteiler 101 verhindert ein Umschalten des internen
Taktes DLLCLK2 bis ein Rückstellsignal RST freigegeben
wird. Das heißt, dass sich der verzögerungsgeregelte
interne Takt DLLCLK1 von dem internen Takt DLLCLK2 darin unterscheidet,
dass der interne Takt DLLCLK2 einen vorher festgelegten Level beibehält,
ohne dass er bis zur Freigabe des Rückstellsignal umgeschaltet
wird.
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Die
Replica- bzw. Kopie-Verzögerungsleitung 102 ist
ein Block, welcher einen Zeitunterschied zwischen dem internen Takt
DLLCLK2 und dem externen Takt EXTCLK repräsentiert. Die
Replica-Verzögerungsleitung 102 gibt den externen
Takt EXTCLK basierend auf dem Zeitunterschied als Reaktion auf den
internen Takt DLLCLK2 aus.
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Die
Zählereinheit 110 zählt den externen
Takt EXTCLK zur Ausgabe des ersten Codes EXTCNT<2:0> und
zählt den internen Takt DLLCLK2 zur Ausgabe des zweiten
Codes DLLCNT<2:0>. Der ersten Code EXTCNT<2:0> besitzt einen anfänglichen
Wert „0", aber der zweite Code DLLCNT<2:0> weist
einen spezifischen anfänglichen Wert auf, welcher gemäß einer
CAS(Column Address Strobe, Spaltenadressenabtastimpuls-)Schreiblatenz
bzw. Write Latency (CWL) festgelegt ist. Die CWL besitzt Standardwerte,
welche entsprechend der Betriebsfrequenz eingestellt sind. Somit
bedeutet der Ausdruck „ein anfänglicher Wert ist
gemäß der CWL festgelegt", dass ein anfänglicher
Wert gemäß der Betriebsfrequenz festgelegt ist".
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Die
dynamische Steuereinrichtung 120 speichert den ersten Code
EXTCNT<2:0> in Reaktion auf das
Schreibbefehlsignal WT_STARTP (welches basierend auf einem Schreibbefehl
erzeugt wird und von dem Details weiter unten erläutert
werden) zu einem bestimmten Zeitpunkt. Zusätzlich vergleicht
die dynamische Steuereinrichtung 120 den ersten Code EXTCNT<2:0> (ein Wert davon wird
nicht verändert, weil er in der dynamischen Steuereinrichtung 120 gespeichert
wird) mit dem zweiten Code DLLCNT<2:0> (ein Wert davon wird
erhöht, weil er beständig gezählt wird)
und aktiviert den dynamischen Abschlussbetrieb, wenn der Wert des
ersten Codes EXTCNT<2:0> mit dem Wert des zweiten
Codes DLLCNT<2:0> identisch ist. Zusätzlich
addiert die dynamische Steuereinrichtung 120 einen vorher
festgelegten Wert, welcher gemäß der BL festgelegt
ist, zu dem ersten Code EXTCNT<2:0>, und deaktiviert den dynamischen
Abschlussbetrieb, wenn der resultierende Wert des ersten Codes (welcher
nicht verändert ist, da er durch Addition des vorher festgelegten Wertes
zu dem gespeicherten ersten Code erlangt wird) mit dem Wert des
zweiten Codes DLLCNT<2:0> identisch ist. Die
dynamische Steuereinrichtung 120 ist in der vorliegenden
Erfindung von großer Bedeutung, und Details von ihr werden
weiter unten mit Bezugnahme auf die begleitenden Zeichnungen beschrieben.
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Die
normale Steuereinrichtung 130 steuert den normalen Abschlussbetrieb
als Reaktion auf Befehlssignale ODT_STARTP und ODT_ENDP, welche basierend
auf externen Befehlen, die von einer externen Speichersteuereinrichtung
eingegeben werden, erzeugt werden.
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2 ist
ein Signal- bzw. Impulsdiagramm, welches einen Betrieb der in 1 beschriebenen dynamischen
Steuereinrichtung illustriert.
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Da
der interne Takt DLLCLK2 und der externe Takt EXTCLK nicht umgeschaltet
bzw. getoggelt werden, bevor das Rückstellsignal RST freigegeben ist,
sind die Werte des ersten Codes EXTCNT<2:0> und
des zweiten Codes DLLCNT<2:0> auf ihre anfänglichen
Werte fixiert ohne gezählt zu werden. Mit Bezug auf 2 weist
der erste Code EXTCNT<2:0> den anfänglichen
Wert „0" auf, und der zweite Code DLLCNT<2:0> besitzt den anfänglichen
Wert von „5". Wie oben beschrieben ist, wird der anfängliche
Wert des zweiten Codes entsprechend der CWL festgelegt. Wenn das
Rückstellsignal RST freigegeben wird, werden der erste
Code EXTCNT<2:0> und der zweite Code
DLLCNT<2:0> gezählt.
Zu diesem Zeitpunkt, da der externe Takt EXTCLK durch Verzögerung
des internen Taktes DLLCLK erzeugt wird, beginnt ein Zählen
des ersten Codes EXTCNT<2:0> später als
eines des zweiten Codes DLLCNT<2:0>.
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In
diesem Zustand, wenn der Schreibbefehl von außen eingegeben
wird, wird ein Schreibbefehlsignal WT_STARTP als Reaktion auf den
Schreibbefehl aktiviert. Zu diesem Zeitpunkt wird der Wert des ersten
Codes EXTCNT<2:0> gespeichert (in dem Fall
von 2 wird 1 gespeichert). Zusätzlich wird, wenn
der Wert des zweiten Codes DLLCNT<2:0> identisch mit dem
Wert des gespeicherten ersten Codes EXTCNT<2:0> wird,
ein Signal WT_DLL_STARTBP auf „low" aktiviert. Das Signal WT_DLL_STARTBP
aktiviert ein Signal DYNAMIC_ODTEN, welches zur Steuerung des dynamischen
Abschlussbetriebs benutzt wird, dergestalt, dass der dynamische
Abschlussbetrieb beginnt.
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Hiernach
erfolgt eine Beschreibung, welche das Ende des dynamischen Abschlussbetriebs
betrifft. Ein vorher festgelegter Wert, welcher gemäß der
BL festgelegt ist, wird zu dem Wert „1" des ersten Codes
EXTCNT<2:0>, der in Reaktion auf
den Schreibbefehl gespeichert ist, hinzu addiert. Wenn die BL 8
beträgt, werden 8 Daten als Reaktion auf die ansteigenden/abfallenden
Flanken des Taktes eingegeben, somit sind vier Takte notwendig,
um die Daten zu empfangen. Gemäß der Spezifikation
sind sechs Takte vorgesehen, indem der Zeiteinstel lungs- bzw. Timing-Rahmen
berücksichtigt wird. Zusätzlich sind, wenn die
BL 4 beträgt, vier Takte vorgesehen, von welchen zwei Takte
zum Empfang von Daten benutzt werden, und zwei restliche Takte durch
Berücksichtung des Timing-Rahmens vorgesehen sind.
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Daher
wird, wenn die BL 8 beträgt, der Wert „6" zu dem
Wert „1" des gespeicherten ersten Codes EXTCNT<2:0> (2 illustriert
BL = 8, somit wird der Wert des ersten Codes EXTCNT<2:0> zu 1 + 6 = 7) addiert.
Wenn BL 4 ist, wird der Wert „4" zu dem Wert „1"
des gespeicherten ersten Codes EXTCNT<2:0> addiert
(das heißt, der addierte Wert beträgt (BL/2) + 2).
Zusätzlich wird der sich ergebende Wert „7" des ersten
Codes EXTCNT<2:0> mit dem Wert des zweiten
Codes DLLCNT<2:0> verglichen. Wenn der
Wert des zweiten Codes DLLCNT<2:0> identisch mit dem Wert „7"
des ersten Codes EXTCNT<2:0> wird, wird ein Signal
WT_DLL_ENDBP auf „low" aktiviert, wodurch das Signal DYNAMIC_ODTEN
deaktiviert wird. Das bedeutet, dass der dynamische Abschlussbetrieb
endet.
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Auf
diese Art und Weise aktiviert die dynamische Steuereinrichtung 120 gemäß der
vorliegenden Erfindung den dynamischen Abschlussbetrieb, nachdem
eine vorher festgelegte Zeit von der Eingabe des Schreibbefehls
an abgelaufen ist, und deaktiviert den dynamischen Abschlussbetrieb,
nachdem ein vorher festgelegter Zeitrahmen und eine Dateneingabezeit sichergestellt
sind.
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3 ist
ein Signaldiagramm einer Erzeugung des in 2 beschriebenen
Schreibbefehlsignals WT_STARTP.
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Grundsätzlich
wird das Schreibbefehlsignal WT_STARTP in Reaktion auf den Schreibbefehl
aktiviert. Wie in 3 dargestellt ist, wird ein
zu dem Schreibbefehl korrespondierender Befehl CAS eingegeben, und
dann wird das Schreibbefehlsignal WT_STARTP aktiviert, nachdem eine
vorher festgelegte Zeit abgelaufen ist, indem eine AL (additive
latency, zusätzliche Latenz) berücksichtigt wird.
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Im
Detail empfängt ein Befehlseingabepuffer, wenn der zu dem
Schreibbefehl korrespondierende externe Befehl CAS eingegeben wird,
den externen Befehl CAS, indem der externe Befehl CAS mit dem Takt
CLK synchronisiert wird. Dann, nachdem der eingegebene Befehl CAS
durch eine interne Schaltung verzögert worden ist, wird
das Schreibbefehlsignal WT_STARTP in Reaktion auf den verzögerten
Befehl CAS aktiviert. Das heißt, das Schreibbefehlsignal
WT_STARTP wird aktiviert, nachdem der externe Befehl CAS, welcher
in den Befehlseingabepuffer eingegeben wurde, um eine vorher festgelegte
Zeit verzögert worden ist. Als Referenz kann eine Pulsweite
des Schreibbefehlsignals WT_STARTP entsprechend dem Rahmen usw.
eingestellt werden.
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4 ist
ein Signaldiagramm zur Illustration eines Betriebs der in 1 beschriebenen
normalen Steuereinrichtung 130.
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Da
der interne Takt DLLCLK2 und der externe Takt EXTCLK nicht umgeschaltet
bzw. getoggelt werden, bevor das Rückstellsignal RST freigegeben wird,
sind die Werte des ersten Codes EXTCNT<2:0> und
des zweiten Codes DLLCNT<2:0> auf deren anfänglichen
Wert ohne gezählt zu werden fixiert. Mit Bezug auf 4 weist
der erste Code EXTCNT<2:0> den anfänglichen
Wert von „0" auf, und der zweite Code DLLCNT<2:0> besitzt den anfänglichen
Wert von „5". Wie oben beschrieben ist, ist der anfängliche Wert
des zweiten Codes entsprechend der CWL festgelegt. Wenn das Rückstellsignal
RST freigegeben wird, werden der erste Code EXTCNT<2:0> und der zweite Code
DLLCNT<2:0> gezählt.
Zu diesem Zeitpunkt, da der externe Takt EXTCLK durch Verzögerung
des internen Takts DLLCLK erzeugt wird, wird mit Zählung
des ersten Codes EXTCNT<2:0> später als
mit Zählung des zweiten Codes DLLCNT<2:0> begonnen.
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In
diesem Zustand wird ein Signal ODT_STARTP aktiviert, welches in
Reaktion auf einen Befehl von einer externen Speichersteuereinrichtung
erzeugt wird. Zu diesem Zeitpunkt wird der erste Code EXTCNT<2:0> gespeichert (im Fall
von 4 wird 1 gespeichert). Zusätzlich, wenn
der Wert des zweiten Codes DLLCNT<2:0> identisch mit dem Wert
des gespeicherten ersten Codes EXTCNT<2:0> wird,
wird ein Signal ODT_DLL_STARTBP auf „low" aktiviert. Das
Signal ODT_DLL_STARTBP aktiviert ein Signal ODTEN, das zur Steuerung
des normalen Abschlussbetriebs benutzt wird, was bedeutet, dass der
konventionelle Abschlussbetrieb anders als der dynamische Abschlussbetrieb
ist, so dass der normale Abschlussbetrieb beginnt.
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Das
Verfahren zum Beenden des normalen Abschlussbetriebs ist ähnlich
dem Verfahren zum Beginnen des normalen Abschlussbetriebs. Das heißt,
ein Signal ODT_ENDP, welches in Reaktion auf einen Befehl von der
externen Speichersteuereinrichtung erzeugt wird, wird aktiviert.
Zu diesem Zeitpunkt wird der Wert des ersten Code EXTCNT<2:0> gespeichert (im Fall
von 4 wird 6 gespeichert). Zusätzlich, wenn
der Wert des zweiten Codes DLLCNT<2:0> identisch mit dem
Wert des gespeicherten ersten Codes EXTCNT<2:0> wird,
wird ein Signal ODT_DLL_ENDBP auf „low" aktiviert. Das Signal
ODT_DLL_ENDBP deaktiviert das Signal ODTEN, welches zur Steuerung
des normalen Abschlussbetriebs benutzt wird, so dass der normale Abschlussbetrieb
endet.
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Das
heißt, der Beginn und das Ende des normalen Abschlussbetriebs
werden grundsätzlich mittels der externen Speichersteuereinrichtung
gesteuert.
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5 ist
ein Signaldiagramm einer Erzeugung des Signals ODT_STARTP und des
Signals ODT_ENDP, die in 4 beschrieben sind.
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Im
Allgemeinen werden das Signal ODT_STARTP und das Signal ODT_ENDP
durch einen externen Befehl ODT erzeugt, welcher in Bezug auf einen
ODT-Betrieb von der externen Speichersteuereinrichtung, die als
Chipset bezeichnet wird, eingegeben wird. Der externe Befehl ODT
wird von der externen Speichersteuereinrichtung eingegeben, indem
die Setup-Haltebedingung und dergleichen berücksichtigt
werden. Der externe Befehl ODT wird in Synchronisation mit einem
internen Takt eingegeben und um eine vorher festgelegte Zeit verzögert,
indem die additive Latenz berücksichtigt wird, um ein Signal
ODT_COM zu erzeugen. Zusätzlich, wenn das Signal ODT_COM
aktiviert und deaktiviert wird, werden jeweils das Signal ODT_STARTP
und das Signal ODT_ENDP, welche Impulssignale sind, aktiviert.
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6 ist
ein schematischer Schaltplan, welcher die dynamische Steuereinrichtung 120 nach 1 illustriert,
die wie in 2 gezeigt betrieben wird.
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Mit
Bezug auf 6 umfasst die dynamische Steuereinrichtung 120 eine
Speichereinheit 610, eine dynamische Aktivierungseinheit 620,
eine Addiereinheit 630 und eine dynamische Deaktivierungseinheit 640.
Die Speichereinheit 610 speichert den ersten Code EXTCNT<2:0> in Reaktion auf ein
Schreibbefehlsignal WT_STARTP, welches gemäß einem Schreibbefehl
erzeugt wird. Die dynamische Aktivierungseinheit 620 gibt
das Signal WT_DLL_STARTBP zur Aktivierung des dynamischen Abschlussbetriebs durch
Vergleich des in der Speichereinheit 610 gespeicherten
ersten Codes EXTCNTLATCH<2:0> mit dem zweiten Code
DLLCNT<2:0> aus. Die Addiereinheit 630 gibt
einen resultierenden Wert EXTCNTLATCH<2:0> durch
Addition eines vorher festgelegten Wertes, welcher gemäß der
BL festgelegt ist, zu einem Wert des in der Speichereinheit 610 gespeicherten
ersten Codes EXTCNTLATCH<2:0> aus. Die dynamische
Deaktivierungseinheit 640 gibt das Signal WT_DLL_ENDBP
zur Deaktivierung des dynamischen Abschlussbetriebs durch Vergleich
des von der Addiereinheit 630 ausgegebenen resultierenden Wertes
EXTCHTLATCH_AD<2:0> mit dem zweiten Code
DLLCNT<2:0> aus.
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Zusätzlich
kann die dynamische Steuereinrichtung 120 weiterhin eine
OFT-(On-The-Fly-)Steuerschaltung 650, welche BL-Informationen
an die Addiereinheit 630 liefert, und ein SR-Latch 660 aufweisen,
welches ein Levelsignal DYNAMIC_ODTEN zur Aktivierung oder Deaktivierung
des dynamischen Abschlussbetriebs erzeugt, der aktiviert wird, wenn
das Levelsignal einen „high"-Wert aufweist, und deaktiviert
wird, wenn das Levelsignal einen „low"-Wert aufweist, indem
Ausgabesignale WT_DLL_STARTBP und WT_DLL-ENDBP (Impulssignale) der
dynamischen Aktivierungseinheit 620 und der dynamischen Deaktivierungseinheit 640 kombiniert
werden.
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Die
Speichereinheit 610 weist Flip-Flops auf. Die Flip-Flops
speichern den ersten Code EXTCNT<2:0> in Synchronisation
mit dem Schreibbefehlsignal WT_STARTP, welches aktiviert wird, nachdem
eine vorher festgelegte Zeit von dem Schreibbefehl abgelaufen ist.
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Die
dynamische Aktivierungseinheit 620 weist Exklusiv-NOR-Gatter
und ein NAND-Gatter auf. Die Exklusiv-NOR-Gatter vergleichen den
in der Speichereinheit 610 gespeicherten ersten Code EXTCNTLATCH<2:0> mit dem zweiten Code DLLCNT<2:0>. Die NAND-Gatter führen
eine logische Operation in Bezug auf Ausgabewerte der Exklusiv-NOR-Gatter
aus.
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Die
Addiereinheit 630 weist einen Volladdierer auf, welcher
einen Wert von „(BL/2) + 2)" zu dem in der Speichereinheit 610 gespeicherten
ersten Code EXTCNTLATCH<2:0> addiert.
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Die
dynamische Deaktivierungseinheit 640 weist Exklusiv-NOR-Gatter
und ein NAND-Gatter auf. Die Exklusiv-NOR-Gatter vergleichen den
Ausgabewert EXTCNT LATCH_ADD<2:0> der Addiereinheit 630 mit
dem zweiten Code DLLCNT<2:0>. Die NAND-Gatter führen
eine logische Operation in Bezug auf Ausgabewerte der Exklusiv-NOR-Gatter
aus.
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Die
OTF-Steuerschaltung 650 ist vorgesehen, den OTF-Betriebsmodus
zu unterstützen. In einer DD3-Speichervorrichtung kann
die BL auf BL = 4, BL = 8 und OTF durch ein MRS eingestellt werden. Wenn
die BL auf OTF eingestellt ist, ist die BL nicht auf 4 oder 8 eingestellt,
sondern ist als 4 oder 8 entsprechend einem Wert der Adressenzahl 12 (1
oder 0) festgelegt, wenn der Lese- oder Schreibbefehl eingegeben
wird. Das heißt, OTF ist eines von Schemen zur Einstellung
der BL. Das Schreibbefehlsignal WT_STARTP wird in die OTF-Steuerschaltung 650 in einer
solchen Art und Weise eingegeben, dass das Schreibbefehlsignal WT_STARTP
als ein Triggersignal verwendet werden kann, da die OTF-Steuerschaltung 650 benutzt
wird, wenn der dynamische Abschlussmodus eingesetzt wird.
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Ungeachtet
des Wertes der BL, welcher direkt durch MRS oder dem OTF-Modus entsprechend vorher
eingestellt ist, weist die OTF-Steuerschaltung eine Funktion zur
Bereitstellung der BL-Informationen an die Addiereinheit auf.
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Das
SR-Latch 660 gibt ein Levelsignal dynamischer Abschluss
DYNAMIC_ODTEN aus, welches gemäß dem Ausgabesignal
WT_DLL_STARTBP der dynamischen Aktivierungseinheit 620 eingestellt
und gemäß dem Ausgabesignal WT_DLL_ENDBP der dynamischen
Deaktivierungseinheit 640 zurückgestellt wird.
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Die
dynamische Steuereinrichtung 120 weist einen Aufbau wie
in 6 gezeigt auf, und deren Betrieb ist in 2 im
Detail dargestellt, so wird der Betrieb der dynamischen Steuereinrichtung 120 unten nicht
weiter beschrieben.
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Die
normale Steuereinrichtung 130 aktiviert/deaktiviert den
normalen Abschlussbetrieb gemäß Signalen ODT_STARTP
und ODT_ENDP, welche von der externen Steuereinrichtung erzeugt
werden. Das Aktivierungs-/Deaktivierungsschema der normalen Steuereinrichtung 130 ist ähnlich
dem Aktivierungsschema der dynamischen Steuereinrichtung 120 für
-den dynamischen Abschlussbetrieb. So kann die normale Steuereinrichtung 130 zwei
Paare von Schaltungen mit ähnlicher Konfiguration aufweisen,
die ähnlich derjenigen der Speichereinheit 610 und
der dynamischen Aktivierungseinheit 620 sind. Die vorliegende
Erfindung ist auf die dynamische Steuereinrichtung 120 gerichtet,
die anders als die normale Steuereinrichtung 130 ist, und
der Fachmann kann die normale Steuereinrichtung 130 schnell
erkennen, so dass die Beschreibung davon ausgelassen wird.
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Im
Folgenden wird das Verfahren zum Steuern des ODT-Betriebs gemäß der
vorliegenden Erfindung mit Bezug auf 1 bis 6 beschrieben.
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Das
Verfahren zum Steuern des ODT-Betriebs gemäß der
vorliegenden Erfindung weist die folgenden Verfahrensschritte auf:
Erzeugen eines ersten Codes EXTCNT<2:0> durch Zählen
eines externen Taktes EXTCLK und Erzeugen eines zweiten Codes DLLCNT<2:0> durch Zählen
eines internen Taktes DLLCLK2; Aktivieren eines dynamischen Abschlussbetriebs
durch Vergleichen des ersten Codes EXTCNT<2:0> mit
dem zweiten Code DLLCNT<2:0> in Reaktion auf einen
Schreibbefehl, das heißt in Reaktion auf das durch den
Schreibbefehl erzeugte Schreibbefehlsignal WT_STARTP; und Deaktivieren des
dynamischen Abschlussbetriebs, nachdem eine vorher festgelegte Zeit,
die gemäß der Burst-Länge festgelegt
ist, abgelaufen ist, nachdem der dynamische Abschlussbetrieb aktiviert
worden ist.
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Im
Detail weist der Verfahrensschritt Aktivieren des dynamischen Abschlussbetriebs
die folgenden Verfahrensschritte auf: Speichern des ersten Code
EXTCNT<2:0> in Reaktion auf das
Schreibbefehlsignal WT_STARTP; und Vergleichen des zweiten Codes
DLLCNT<2:0> mit dem gespeicherten ersten
Code EXTCNTLATCH<2:0>.
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Zusätzlich
umfasst der Verfahrensschritt Deaktivieren des dynamischen Abschlussbetriebs die
folgenden Verfahrensschritte: Addieren eines vorher festgelegten
Wertes ((BL/2 + 2), welcher entsprechend der Burst-Länge
festgelegt ist, zu dem gespeicherten ersten Code EXTCNTLATCH<2:0>; und Vergleichen des
zweiten Codes DLLCNT<2:0> mit einem resultierenden
Wert des ersten Codes EXTCNTLATCH_ADD<2:0>.
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Auf
diese Art und Weise kann die ODT-Steuerschaltung gemäß der
vorliegenden Erfindung den Beginn und das Ende des dynamischen Abschlussbetriebs,
welcher kürzlich der Halbleiterspeichervorrichtung mit
DDR3-Level hinzugefügt worden ist, auf präzise
Weise steuern. Zusätzlich ist die vorliegende Erfindung
bei verschiedenen Produkten anwendbar, welche den dynamischen Abschlussbetrieb
durchführen.
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Obwohl
bevorzugte Ausführungen der vorliegenden Erfindung für
illustrative Zwecke offenbart worden sind, ist es für den
Fachmann offensichtlich, dass verschiedene Modifikationen, Hinzufügungen und
Substitutionen möglich sind, ohne den Rahmen und Sinn der
Erfindung wie in den begleitenden Ansprüchen festgelegt
zu verlassen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - KR 10-2007-0111350 [0001]
- - KR 10-0625298 [0005]