CN115602215A - 使能控制电路以及半导体存储器 - Google Patents

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Abstract

本申请实施例提供了一种使能控制电路以及半导体存储器，该使能控制电路包括：计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，与计数模块和选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态。这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，使得在不需要ODT路径工作的时候控制其关闭，从而可以避免电流浪费，达到节省功耗的目的。

Description

使能控制电路以及半导体存储器
技术领域
本申请涉及集成电路技术领域，尤其涉及一种使能控制电路以及半导体存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
在数据双倍速率传输的设计中，增加了关于片内终结(On Die Termination，ODT)的规定。简单来说，终结电阻(Termination Resistance，RTT)的阻值是可以切换的，如何切换需要遵循一定的时序。例如，存储器芯片上的ODT引脚(PIN)的状态可以控制RTT的值。
然而，目前的相关技术中无法准确控制片内终结路径(ODT Path)的使能状态，造成电流浪费，从而增加了功耗。
发明内容
本申请提供了一种使能控制电路以及半导体存储器，可以避免电流浪费，从而达到节省功耗的目的。
本申请的技术方案是这样实现的：
第一方面，本申请实施例提供了一种使能控制电路，该使能控制电路包括：
计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；
选择模块，用于根据第一设置信号，确定时钟周期计数目标值；
控制模块，与所述计数模块和所述选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动所述计数模块；以及当所述时钟周期计数值达到所述时钟周期计数目标值时，控制所述ODT路径由所述使能开启状态转换为关闭状态。
在一些实施例中，所述控制模块包括第一控制子模块和第二控制子模块；其中，
所述第一控制子模块，用于根据所述ODT引脚信号，生成第一中间信号；其中，所述第一中间信号包括：在所述ODT引脚信号的电平状态发生翻转之前，所述第一中间信号为第一电平；以及在所述ODT引脚信号的电平状态发生翻转后的预设时间之内，所述第一中间信号由所述第一电平变换为第二电平；以及在所述预设时间之后，所述第一中间信号由所述第二电平变换为所述第一电平；
所述第二控制子模块，用于对所述第一中间信号进行逻辑运算，生成ODT使能信号；其中，所述ODT使能信号包括：当所述ODT使能信号为第三电平时，控制所述ODT路径处于所述使能开启状态；以及当所述ODT使能信号为第四电平时，控制所述ODT路径处于所述关闭状态。
在一些实施例中，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为高电平，所述第四电平为低电平。
在一些实施例中，所述第一控制子模块包括延时模块和异或门模块；其中，
所述延时模块，用于对所述ODT引脚信号延时所述预设时间，得到ODT延时信号；
所述异或门模块，用于对所述ODT引脚信号和所述ODT延时信号进行异或运算，得到所述第一中间信号。
在一些实施例中，所述第二控制子模块包括第一触发器和第一非门模块；其中，
所述第一触发器为D型触发器，所述第一触发器的时钟端(CK)与所述第一控制子模块的输出端连接，用于接收所述第一中间信号；所述第一触发器的输入端(D)与接地端连接，所述第一触发器的输出端(Q)用于输出第二中间信号；
所述第一非门模块，用于接收所述第二中间信号，并对所述第二中间信号进行非运算，得到所述ODT使能信号。
在一些实施例中，所述第一触发器还包括置位端(SET)；其中，
所述置位端，用于接收第一置位信号，以及当所述第一置位信号为高电平时，通过对所述第一触发器进行置位，控制所述ODT使能信号为低电平。
在一些实施例中，所述控制模块还包括二输入或门；其中，
所述选择模块，还用于生成目标达成信号，所述目标达成信号用于指示所述时钟周期计数值达到所述时钟周期计数目标值；
所述二输入或门，用于对所述目标达成信号和第二设置信号进行或运算，得到所述第一置位信号；其中，所述第二设置信号是根据模式寄存器的设置生成的，所述第二设置信号包括：当所述第二设置信号为第五电平时，表征芯片的ODT功能关闭；当所述第二设置信号为第六电平时，表征芯片的ODT功能开启。
在一些实施例中，所述第五电平为高电平，所述第六电平为低电平。
在一些实施例中，所述控制模块还包括三输入或门；其中，
所述三输入或门，用于对所述第二设置信号、所述第一中间信号和所述第二中间信号进行或运算，生成计数复位信号。
在一些实施例中，所述计数模块包括异步二进制计数器，所述异步二进制计数器包括若干个第二触发器，且所述若干个第二触发器顺次连接。
在一些实施例中，所述第二触发器为D型触发器；其中，每一所述第二触发器的输入端(D)与其自身的第二输出端(Q非)连接，且每一所述第二触发器的第二输出端(Q非)与下一个所述第二触发器的时钟端(CK)连接。
在一些实施例中，所述第二触发器还包括第一输出端(Q)和复位端(RST)；其中，
所述第二触发器的第一输出端，用于输出计数信号；
所述第二触发器的复位端，用于接收所述计数复位信号，以及当所述计数复位信号为高电平时，通过对所述第二触发器进行复位，控制所述计数信号为低电平。
在一些实施例中，所述计数模块还包括时钟控制模块，其中，
所述时钟控制模块，用于接收所述计数复位信号和时钟信号，生成内部时钟信号；其中，所述内部时钟信号与所述若干个第二触发器中的第一个第二触发器的时钟端(CK)连接，所述内部时钟信号包括：当所述计数复位信号为第七电平时，停止输出所述内部时钟信号；以及当所述计数复位信号为第八电平时，输出所述内部时钟信号。
在一些实施例中，所述第七电平为高电平，所述第八电平为低电平。
在一些实施例中，所述时钟控制模块包括第二非门模块和二输入与门；其中，
所述第二非门模块，用于接收所述计数复位信号，并对所述计数复位信号进行非运算，得到第三中间信号；
所述二输入与门，用于接收所述第三中间信号和所述时钟信号，并对所述第三中间信号和所述时钟信号进行与运算，得到所述内部时钟信号。
在一些实施例中，所述选择模块，还用于接收所述第一设置信号和至少两个表征信号，并根据所述第一设置信号，从所述至少两个表征信号中选择其中一个表征信号作为所述目标达成信号；其中，所述至少两个表征信号分别表征所述时钟周期计数值达到不同的所述时钟周期计数目标值。
在一些实施例中，所述选择模块，具体用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，选择第一表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第一值；其中，所述第一值为大于或等于列地址写延迟CWL减去2的值；或者，
所述选择模块，具体用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL均开启时，选择第二表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第二值；其中，所述第二值为大于或等于列地址写延迟CWL与附加延迟AL、奇偶延迟PL之和再减去2的值；或者，
所述选择模块，具体用于当所述第一设置信号指示附加延迟AL开启且奇偶延迟PL未开启时，选择第三表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第三值；其中，所述第三值为大于或等于列地址写延迟CWL与附加延迟AL之和再减去2的值；或者，
所述选择模块，具体用于当所述第一设置信号指示奇偶延迟PL开启且附加延迟AL未开启时，选择第四表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第四值；其中，所述第四值为大于或等于列地址写延迟CWL与奇偶延迟PL之和再减去2的值；
其中，所述第一表征信号表征所述时钟周期计数值达到所述第一值，所述第二表征信号表征所述时钟周期计数值达到所述第二值，所述第三表征信号表征所述时钟周期计数值达到所述第三值，所述第四表征信号表征所述时钟周期计数值达到所述第四值。
在一些实施例中，所述计数模块包括六个第二触发器，且六个所述第二触发器顺次连接；其中，
第i个所述第二触发器的第一输出端，用于输出第i计数信号，i为大于零且小于或等于六的整数；
所述选择模块，具体用于接收所述第一设置信号、第五计数信号和第六计数信号，并根据所述第一设置信号对所述第五计数信号和所述第六计数信号进行选择，生成所述目标达成信号；其中，所述选择模块的两个输入端与第五个所述第二触发器的第一输出端和第六个所述第二触发器的第一输出端分别连接。
在一些实施例中，所述选择模块，还用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，确定所述目标达成信号为所述第五计数信号，并确定所述时钟周期计数目标值为所述第一值；或者，
所述选择模块，还用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL中至少一者开启时，确定所述目标达成信号为所述第六计数信号，并确定所述时钟周期计数目标值为所述第二值。
在一些实施例中，所述第一值为32，所述第二值为64。
第二方面，本申请实施例提供了一种半导体存储器，该半导体存储器包括如第一方面中任一项所述的使能控制电路。
在一些实施例中，半导体存储器为动态随机存取存储器DRAM芯片。
在一些实施例中，动态随机存取存储器DRAM芯片符合DDR4内存规格。
本申请实施例提供了一种使能控制电路以及半导体存储器，该使能控制电路包括计数模块、选择模块和控制模块。其中，计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，与计数模块和选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态。这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，使得在不需要ODT路径工作的时候控制其关闭，从而可以避免电流浪费，达到节省功耗的目的。
附图说明
图1为相关技术提供的一种ODT功能电路的结构示意图；
图2为相关技术提供的一种同步ODT模式下的时序示意图；
图3为本申请实施例提供的一种控制ODT路径工作的框架示意图；
图4为本申请实施例提供的一种使能控制电路的组成结构示意图；
图5为本申请实施例提供的另一种使能控制电路的组成结构示意图；
图6为本申请实施例提供的一种ODT引脚信号、ODT延时信号与第一中间信号的时序示意图；
图7为本申请实施例提供的一种使能控制电路的具体结构示意图；
图8为本申请实施例提供的一种使能控制电路的时序示意图；
图9为本申请实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
对本申请实施例进行进一步详细说明之前，先对本申请实施例中涉及的名词和术语进行说明，本申请实施例中涉及的名词和术语适用于如下的解释：
动态随机存取存储器(Dynamic Random Access Memory，DRAM)
双倍速率(Double Data Rate，DDR)
第四代DDR(4th DDR，DDR4)
片内终结(On Die Termination，ODT)
终结电阻(Termination Resistance，RTT)
列地址写延迟(CAS Write Latency，CWL)
内存存取数据延迟(CAS Latency，CL)
附加延迟(Additive Latency，AL)
奇偶延迟(Parity Latency，PL)
锁相环(Delay-Locked Loop，DLL)
模式寄存器(Mode Register，MR)
模式寄存器设置(Mode Register Set，MRS)
随着半导体工艺的快速发展，信号的传输速率越来越快，导致信号的完整性问题日益突出。在高速信号的传播过程中，为了更好地提高数据的信号完整性，在DDR3和DDR4设计中，单独增加了ODT电阻，即用ODT电阻对传输线进行阻抗匹配的方式，减小了信号在传输过程中的能量损耗和反射，从而可以保证接收端接收到的信号的完整性。
以DDR4 DRAM为例，DDR4 DRAM支持ODT功能，该功能可以通过ODT引脚控制、写命令或者模式寄存器设置默认阻值来调整每一设备的DQ、DQS_t/c、DM_n和TDQS_t/c端口的终结电阻。另外，ODT功能的目的是减少反射，通过控制器独立的控制所有或任何一个DRAM的终结电阻来有效提高存储器接口上的信号完整性。如图1所示，其示出了相关技术提供的一种ODT功能电路的结构示意图。在图1中，该ODT功能电路至少可以包括开关S1、终结电阻RTT和电源VDDQ。其中，开关S1的一端与终结电阻RTT的一端连接，终结电阻RTT的另一端与电源VDDQ连接，开关S1的另一端与其他电路(To other circuity like)、以及DQ、DQS、DM、TDQS端口连接。需要注意的是，DQS可以是一对差分数据选通信号DQS_t和DQS_c，TDQS可以是一对差分数据选通信号TDQS_t和TDQS_c；换言之，DDR4 DRAM仅支持数据选通信号为差分信号，并不支持单根信号的数据选通信号。
另外，图1中的开关S1是受控于ODT控制逻辑的。ODT控制逻辑包含外部ODT引脚输入、模式寄存器配置以及其他控制信息。RTT的值是受控于模式寄存器内的配置信息。另外，如果在自刷新模式或MR1{A10,A9,A8}＝{0,0,0}将RTT_NOM禁用之后，ODT引脚的控制就被忽略。
具体来说，DDR4 DRAM的ODT功能一共有四个状态为：终结电阻禁用、RTT_WR、RTT_NOM和RTT_PARK。当MR1{A10,A9,A8}或MR2{A10:A9}或MR5{A8:A6}这些配置位不为全零时，ODT功能开启。在这种情况下，ODT电阻的实际值则是由这些配置位来确定的。在进入自刷新模式后，DDR4 DRAM自动的将ODT功能禁用，并且将所有的终结电阻设置为高阻(Hi-Z)状态以抛弃所有的模式寄存器设置。
还需要说明的是，本申请实施例提供了一种同步ODT模式。当DLL开启并锁定时，可以选择同步ODT模式。在同步ODT模式下，当ODT引脚信号变为高电平被第一个时钟上升沿采样后的DODTLon个时钟周期之后RTT_NOM将被开启。当ODT引脚信号变为低电平被第一个时钟上升沿采样后的DODTLoff个时钟周期之后RTT_NOM将被关闭。DODTLon和DODTLoff这两个参数与WL(WL＝CWL+AL+PL)相关，DODTLon＝WL-2，DODTLoff＝WL-2。
在同步ODT模式中，附加延迟(AL)和奇偶延迟(PL)也会直接影响ODT的延迟(也可以称为“延时”)，具体如表1所示。
表1
Figure BDA0003156763240000091
进一步地，在同步ODT模式中，以下时序参数都是适用的：DODTLon、DODTLoff、tADCmin、tADC max等。在改变ODT阻值时，比如由RTT_PARK变换为RTT_NOM，这时候RTT更改时间抖动值的最大值与最小值分别是：tADC max与tADC min；这些参数适用于同步ODT模式与数据终结电阻禁止模式。以图2为例，其示出了相关技术提供的一种同步ODT模式下的时序示意图。如图2所示，假定CWL＝9，AL＝0，PL＝0，那么DODTLon＝WL-2＝7，DODTLoff＝WL-2＝7。另外，图2中的黑色部分即为RTT更改时间抖动值。
可以理解，上述内容是DDR4的技术规范中对于ODT的相关规定。简单来说，就是RTT的阻值是可以切换的，但是如何切换需要遵循一定的时序。其中一种模式是同步ODT模式。即，DRAM芯片上的ODT引脚处的信号电平状态控制RTT的阻值。当ODT引脚处的信号电平状态从低(Low)变高(High)，等待DODTLon个时钟周期后，DRAM芯片RTT的阻值从RTT_PARK变成RTT_NOM。或者，当ODT引脚处的信号电平状态从高(High)变低(Low)，等待DODTLoff个时钟周期后，DRAM芯片RTT的阻值从RTT_NOM变成RTT_PARK。
需要说明的是，时序DODTLon和DODTLoff，即ODT延迟(ODT latency)，其与CWL、AL、PL的值有关。因此在ODT路径中需要设置移位寄存器(Shift Register)去位移若干个时钟周期，从而实现与CWL、AL、PL有关的时序要求。另外，移位寄存器需要时钟信号(用CLK表示)。
如图3所示，其示出了本申请实施例提供的一种控制ODT路径工作的框架示意图。在图3中，可以包括接收器(Receiver)、ODT使能模块(ODT Enable Module)、移位寄存器(Shift Register)、延迟控制模块(Latency Control Module)和RTT控制模块(RTTcontrol Module)。其中，接收器的功能是用于接收ODT引脚信号和时钟信号，RTT控制模块是用于控制RTT阻值的切换。另外，整个ODT路径是一个非常复杂的路径，在该ODT路径中包括有物理延时(与时钟周期无关)和时钟延时(延时是时钟周期的整数倍)。由于在图3中，最终需要整个路径的延时是时钟周期的整数倍，即DODTLon和DODTLoff，因此该延迟控制模块的作用就是利用DLL来实现ODT路径末端的信号(即图1中开关S1的控制信号)与时钟信号的同步，这样通过补偿物理延时，从而使得整个路径的延时是时钟周期的整数倍，能够最终实现对RTT的阻值控制。
在相关技术中，ODT使能模块主要是采用简单的逻辑控制，如表2所示，通过识别MRS设置(MRS setting)中同步ODT模式是否开启来控制给ODT路径使用的CLK的开启或关闭。例如，如果MR1<A10:A8>设置为非使能(Disabled)状态，那么此时ODT引脚处的信号电平状态就不起作用，也就不需要ODT路径以及CLK，所以可以把CLK Disabled，进而ODT路径也被Disabled，可以达到省电的作用。
然而，如表2所示，目前还存在一种情况，MRS setting为使能(Enabled)状态，但是ODT引脚处的信号电平状态并没有发生变化；这种情况也是不需要ODT路径工作的，但是由于CLK并没有关闭，从而造成电流浪费，增加了功耗。
表2
Figure BDA0003156763240000111
基于此，本申请实施例提供了一种使能控制电路，不仅可以实现在检测到ODT引脚的电平状态变化后的一定时间内使能ODT路径，即ODT路径处于使能开启状态；而且在确保RTT的阻值变化完成之后，还可以关闭ODT路径，能够达到省电的目的。
下面将结合附图对本申请各实施例进行详细说明。
在本申请的一实施例中，参见图4，其示出了本申请实施例提供的一种使能控制电路40的组成结构示意图。如图4所示，使能控制电路40可以包括计数模块41、选择模块42和控制模块43；其中，
计数模块41，用于对当前的时钟周期进行计数，确定时钟周期计数值；
选择模块42，用于根据第一设置信号，确定时钟周期计数目标值；
控制模块43，与计数模块41和选择模块42连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块41；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态。
需要说明的是，本申请实施例的使能控制电路40应用于图3中的ODT使能模块。在这里，如果ODT引脚处的信号电平状态发生翻转，比如由低电平变换为高电平，或者由高电平变换为低电平，那么RTT的阻值将在延迟DODTLon或者DODTLoff个时钟周期之后发生变化，在该过程中，需要控制ODT路径处于使能开启状态；然后在RTT的阻值变化完成之后，为了节省功耗，这时候还可以控制ODT路径由使能开启状态转换为关闭状态。
还需要说明的是，为了确保RTT的阻值变化完成，本申请实施例可以设置一个时钟周期计数目标值，该时钟周期计数目标值与DODTLon或者DODTLoff有关。由于DODTLon和DODTLoff均与CWL、AL、PL有关，也就是说，时钟周期计数目标值的设置与CWL、AL、PL有关。在本申请实施例中，第一设置信号是根据AL和/或PL是否开启生成的，使得选择模块42可以根据AL和/或PL是否开启来确定时钟周期计数目标值。
这样，通过计数模块41可以确定时钟周期计数值是否达到时钟周期计数目标值，而通过选择模块42可以确定时钟周期计数目标值，然后通过控制模块43，可以实现在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态，可以达到节省功耗的目的。
在一些实施例中，在图4所示使能控制电路40的基础上，参见图5，控制模块43可以包括第一控制子模块431和第二控制子模块432；其中，
第一控制子模块431，用于根据ODT引脚信号，生成第一中间信号；
第二控制子模块432，用于对第一中间信号进行逻辑运算，生成ODT使能信号。
在这里，对于第一中间信号而言，第一中间信号可以用NET01表示。其中，第一中间信号可以包括：在ODT引脚信号的电平状态发生翻转之前，第一中间信号为第一电平；以及在ODT引脚信号的电平状态发生翻转后的预设时间之内，第一中间信号由第一电平变换为第二电平；以及在该预设时间之后，第一中间信号由第二电平变换为第一电平。
对于ODT使能信号而言，ODT使能信号可以用ODT_CLK_EN表示。其中，ODT使能信号可以包括：当ODT使能信号为第三电平时，控制ODT路径处于使能开启状态；以及当ODT使能信号为第四电平时，控制ODT路径处于关闭状态。
在一种具体的示例中，第一电平可以为低电平，第二电平可以为高电平，第三电平可以为高电平，第四电平可以为低电平。
进一步地，对于第一控制子模块431而言，在一些实施例中，如图5所示，第一控制子模块431可以包括延时模块4311和异或门模块4312；其中，
延时模块4311，用于对ODT引脚信号延时预设时间，得到ODT延时信号；
异或门模块4312，用于对ODT引脚信号和ODT延时信号进行异或运算，得到第一中间信号。
在这里，预设时间为ODT引脚信号通过延时模块4311所延时的时间，而且该预设时间也可以控制第一中间信号的脉冲宽度(Pulse Width)。参见图6，其示出了本申请实施例提供的一种ODT引脚信号、ODT延时信号与第一中间信号的时序示意图。在图6中，ODT表示ODT引脚信号，ODT_delay表示ODT延时信号，NET01表示第一中间信号。根据图6可以看出，在ODT引脚信号的电平状态发生翻转之前，第一中间信号为低电平；以及在ODT引脚信号的电平状态发生翻转后的预设时间之内，第一中间信号由低电平变换为高电平；以及在该预设时间之后，第一中间信号由高电平变换为低电平。
需要注意的是，由于异或门模块4312所引入的物理延时，使得ODT引脚信号的电平状态发生翻转的时刻与第一中间信号由低电平变换为高电平的时刻在时间轴上是不对齐的。
进一步地，对于第二控制子模块432而言，在一些实施例中，如图5所示，第二控制子模块432可以包括第一触发器4321和第一非门模块4322；其中，
第一触发器4321为D型触发器。在这里，第一触发器4321可以包括时钟端(CK)、输入端(D)和输出端(Q)；其中，第一触发器4321的时钟端(CK)与第一控制子模块431的输出端连接，用于接收第一中间信号；第一触发器4321的输入端(D)与接地端连接，第一触发器4321的输出端(Q)用于输出第二中间信号；
第一非门模块4322，用于接收第二中间信号，并对第二中间信号进行非运算，得到ODT使能信号。
需要说明的是，对于第一触发器4321而言，第一触发器4321还可以包括置位端(SET)；其中，
置位端(SET)，用于接收第一置位信号，以及当第一置位信号为高电平时，通过对第一触发器4321进行置位，控制ODT使能信号为低电平。
在这里，接地端可以连接全局接地信号，用VSS！表示；而第一置位信号可以用SET表示。
还需要说明的是，D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。D型触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
具体来说，第一触发器4321属于一种D型触发器。在本申请实施例中，第一触发器4321可以包括输入端(D)、时钟端(CK)、置位端(SET)和输出端(Q)。
进一步地，对于第一置位信号而言，在一些实施例中，如图5所示，控制模块43还可以包括二输入或门433；其中，
选择模块42，还用于生成目标达成信号，该目标达成信号用于指示时钟周期计数值达到时钟周期计数目标值；
二输入或门433，用于对目标达成信号和第二设置信号进行或运算，得到第一置位信号。
在这里，第二设置信号是根据模式寄存器的设置生成的，第二设置信号可以用MRS_DIST表示。其中，第二设置信号可以包括：当第二设置信号为第五电平时，表征芯片的ODT功能关闭；当第二设置信号为第六电平时，表征芯片的ODT功能开启。
在一种具体的示例中，第五电平为高电平，第六电平为低电平。
也就是说，如果第二设置信号为高电平，那么意味着芯片的ODT功能关闭，这时候不再需要执行本申请的使能控制电路40；如果第二设置信号为低电平，那么意味着芯片的ODT功能开启，还需要进一步结合ODT引脚信号来确定是否使能ODT路径。
还需要说明的是，如果第二设置信号为高电平，那么可以确定第一置位信号为高电平；这样，当第一置位信号为高电平时，可以通过对第一触发器进行置位，从而控制ODT使能信号为低电平，以使得ODT路径处于使能关闭状态。
进一步地，在一些实施例中，如图5所示，控制模块43还可以包括三输入或门434；其中，
三输入或门434，用于对第二设置信号、第一中间信号和第二中间信号进行或运算，生成计数复位信号。
在这里，计数复位信号可以用CNT_RST表示。在获取到计数复位信号之后，可以将该计数复位信号输入计数模块41中，一方面可以直接用于计数模块41的复位清零操作，另一方面在对其进行逻辑运算后，还可以屏蔽计数模块41的时钟信号。
进一步地，在一些实施例中，如图5所示，计数模块41可以包括异步二进制计数器411。
在一种具体的示例中，该异步二进制计数器411可以包括若干个第二触发器4111，且这若干个第二触发器4111顺次连接。
在本申请实施例中，第二触发器4111为D型触发器；其中，每一个第二触发器的输入端(D)与其自身的第二输出端(Q非，或用QN表示)连接，且每一个第二触发器的第二输出端(Q非)与下一个第二触发器的时钟端(CK)连接。
除此之外，第二触发器4111还可以包括第一输出端(Q)和复位端(RST)；其中，
第二触发器的第一输出端(Q)，用于输出计数信号；
第二触发器的复位端(RST)，用于接收计数复位信号，以及当计数复位信号为高电平时，通过对第二触发器进行复位，控制计数信号为低电平。
具体来说，第二触发器4111也属于一种D型触发器。在本申请实施例中，第二触发器4111可以包括输入端(D)、时钟端(CK)、复位端(RST)、第一输出端(Q)和第二输出端(Q非)，甚至也可以包括置位端(SET)。在这里，置位端可以与接地端连接。在一种具体的示例中，第二触发器的置位端(SET)用于接收第二置位信号，该第二置位信号可以是全局接地信号，用VSS！表示。
进一步地，在一些实施例中，如图5所示，计数模块41还可以包括时钟控制模块412，其中，
时钟控制模块412，用于接收计数复位信号和时钟信号，生成内部时钟信号。
在这里，内部时钟信号与若干个第二触发器中的第一个第二触发器的时钟端(CK)连接，用于向计数模块41提供时钟信号。其中，内部时钟信号可以包括：当计数复位信号为第七电平时，停止输出内部时钟信号；以及当计数复位信号为第八电平时，输出内部时钟信号。
在一种具体的示例中，第七电平为高电平，第八电平为低电平。
进一步地，对于时钟控制模块412而言，在一些实施例中，如图5所示，时钟控制模块412可以包括第二非门模块4121和二输入与门4122；其中，
第二非门模块4121，用于接收计数复位信号，并对计数复位信号进行非运算，得到第三中间信号；
二输入与门4122，用于接收第三中间信号和时钟信号，并对第三中间信号和时钟信号进行与运算，得到内部时钟信号。
需要说明的是，由于计数复位信号与第二设置信号相关，这样，如果第二设置信号为高电平，那么可以确定计数复位信号为高电平；如此，当计数复位信号为高电平时，可以关闭异步二进制计数器411，达到节省电流的技术效果。
还需要说明的是，计数模块41本身使用的内部时钟信号也会被计数复位信号控制，这样在计数结束后由于计数复位信号为高电平，使得计数模块使用的内部时钟信号也被关闭，从而能够进一步节省电流。
进一步地，在一些实施例中，选择模块42，还用于接收第一设置信号和至少两个表征信号，并根据第一设置信号，从至少两个表征信号中选择其中一个表征信号作为目标达成信号；其中，至少两个表征信号分别表征时钟周期计数值达到不同的时钟周期计数目标值。
在这里，对于选择模块42而言，第一设置信号可以是根据附加延迟AL和/或奇偶延迟PL是否开启生成的，第一设置信号用AL_DIST表示。下面将按照附加延迟AL和奇偶延迟PL均未开启、附加延迟AL和奇偶延迟PL均开启、附加延迟AL开启且奇偶延迟PL未开启、奇偶延迟PL开启且附加延迟AL未开启等四种情况分别对其描述。
在一种可能的实施方式中，选择模块42，具体用于当第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，选择第一表征信号作为目标达成信号，并确定时钟周期计数目标值为第一值；其中，第一值为大于或等于列地址写延迟CWL减去2的值。
在另一种可能的实施方式中，选择模块42，具体用于当第一设置信号指示附加延迟AL和奇偶延迟PL均开启时，选择第二表征信号作为目标达成信号，并确定时钟周期计数目标值为第二值；其中，第二值为大于或等于列地址写延迟CWL与附加延迟AL、奇偶延迟PL之和再减去2的值。
在又一种可能的实施方式中，选择模块42，具体用于当第一设置信号指示附加延迟AL开启且奇偶延迟PL未开启时，选择第三表征信号作为目标达成信号，并确定时钟周期计数目标值为第三值；其中，第三值为大于或等于列地址写延迟CWL与附加延迟AL之和再减去2的值。
在再一种可能的实施方式中，选择模块42，具体用于当第一设置信号指示奇偶延迟PL开启且附加延迟AL未开启时，选择第四表征信号作为目标达成信号，并确定时钟周期计数目标值为第四值；其中，第四值为大于或等于列地址写延迟CWL与奇偶延迟PL之和再减去2的值。
在这里，第一表征信号表征时钟周期计数值达到第一值，第二表征信号表征时钟周期计数值达到第二值，第三表征信号表征时钟周期计数值达到第三值，第四表征信号表征时钟周期计数值达到所述第四值。
还需要说明的是，对于CWL的取值，具体如表3所示。从表3中可以看出CWL的最大值为20。对于AL的取值，具体如表4所示。从表4中可以看出AL的最大值为CL-1。其中，对于CL的取值，具体如表5所示。从表5中可以看出CL的最大值为32，那么AL的最大值为31。对于PL的取值，具体如表6所示。从表6中可以看出PL的最大值为8。
表3
Figure BDA0003156763240000181
表4
Figure BDA0003156763240000182
表5
Figure BDA0003156763240000183
Figure BDA0003156763240000191
表6
A2 A1 A0 PL Speed Bin
0 0 0 Disable
0 0 1 4 1600,1866,2133
0 1 0 5 2400,2666
0 1 1 6 2933,3200
1 0 0 8 RFU
1 0 1 Reserved
1 1 0 Reserved
1 1 1 Reserved
需要说明的是，上述的表3～表6来源于DDR4 DRAM的相关标准文件，其中，A0、A1、A2、A3、A4、A5、A6、A12这些是相应模式寄存器中的位。根据表3～表6，可以得到CWL的最大值为20，AL的最大值为31，PL的最大值为8。那么根据选择模块42，当第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，这时候第一值为大于或等于18的值；当第一设置信号指示附加延迟AL和奇偶延迟PL均开启时，这时候第二值为大于或等于57的值；当第一设置信号指示附加延迟AL开启且奇偶延迟PL未开启时，这时候第三值为大于或等于49的值；当第一设置信号指示奇偶延迟PL开启且附加延迟AL未开启时，这时候第四值为大于或等于26的值；这样就可以确定出时钟周期计数目标值。
简言之，本实施例提供了一种使能控制电路，该使能控制电路包括计数模块、选择模块和控制模块。其中，计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，与计数模块和选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值时，控制ODT路径由使能开启状态转换为关闭状态。这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，可以实现在检测到ODT引脚的电平状态变化后的一定时间内使能ODT路径，即ODT路径处于使能开启状态；而在确保RTT的阻值变化完成之后，还可以关闭ODT路径，能够达到减少电流，节省功耗的目的。
在本申请的另一实施例中，结合图5，以计数模块41包括六个第二触发器、选择模块42仅接收两个表征信号为例，而且这两个表征信号分别为第五个第二触发器和第六个第二触发器输出的计数信号。
在一些实施例中，计数模块41可以包括六个第二触发器，且这六个第二触发器顺次连接；其中，
第i个第二触发器的第一输出端(Q)，用于输出第i计数信号，i为大于零且小于或等于六的整数；
选择模块42，具体用于接收第一设置信号、第五计数信号和第六计数信号，并根据第一设置信号对第五计数信号和第六计数信号进行选择，生成目标达成信号；其中，选择模块的两个输入端与第五个第二触发器的第一输出端(Q)和第六个第二触发器的第一输出端(Q)分别连接。
需要说明的是，第i计数信号用Q<i>表示。具体地，第五计数信号可以用Q<5>表示，它是由第五个第二触发器的第一输出端(Q)输出的；第六计数信号可以用Q<6>表示，它是由第六个第二触发器的第一输出端(Q)输出的。
还需要说明的是，由于选择模块42仅接收了两个表征信号(第五计数信号和第六计数信号)，那么第一设置信号要么指示附加延迟AL和奇偶延迟PL均未开启，要么用于指示附加延迟AL和奇偶延迟PL中至少一者开启。这样，在一种具体的示例中，选择模块42，还用于当第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，确定目标达成信号为第五计数信号，并确定时钟周期计数目标值为第一值；或者，选择模块42，还用于当第一设置信号指示附加延迟AL和奇偶延迟PL中至少一者开启时，确定目标达成信号为第六计数信号，并确定时钟周期计数目标值为第二值。
还需要说明的是，当附加延迟AL和奇偶延迟PL均未开启时，这时候时钟周期计数目标值(即第一值)为大于或等于18的值；当附加延迟AL和奇偶延迟PL中至少一者开启时，这时候时钟周期计数目标值(即第二值)为大于或等于57的值。另外，当第五计数信号变为高电平(即为“1”)时，这时候时钟周期计数值达到32；当第六计数信号变为高电平(即为“1”)时，这时候时钟周期计数值达到64；因此，在一种具体的示例中，第一值可以为32，第二值可以为64。
示例性地，参见图7，其示出了本申请实施例提供的一种使能控制电路40的具体结构示意图。如图7所示，使能控制电路40可以包括延时模块701、异或门702、第一触发器703、第一非门704、三输入或门705、第二非门706、二输入与门707、异步二进制计数器708、选择模块709和二输入或门710，具体连接关系详见图7。其中，第一触发器703为D型触发器，异步二进制计数器708可以包括六个第二触发器，且第二触发器也可为D型触发器，而且每一第二触发器的输入端(D)与其自身的第二输出端(QN)连接，且每一第二触发器的第二输出端(QN)与下一个第二触发器的时钟端(CK)连接。
在图7中，ODT引脚信号用ODT表示，异或门702输出的第一中间信号用NET01表示，第一非门704输出的ODT使能信号用ODT_CLK_EN表示，三输入或门705输出的计数复位信号用CNT_RST表示，六个第二触发器的第一输出端(Q)输出的计数信号依次用Q<1>、Q<2>、…、Q<5>、Q<6>表示。另外，CLK表示时钟信号，SET表示第一置位信号，AL_DIST表示第一设置信号，MRS_DIST表示第二设置信号，VSS！表示全局接地信号。
这样，根据图7所示的电路结构，其对应的信号时序图如图8所示。在图8中，带箭头的曲线表示因果关系。具体来讲，当ODT引脚信号由低电平变为高电平时，经过延时模块701延时之后其还是低电平，那么两者输入到异或门702后将输出高电平，即NET01信号由低电平变为高电平。而ODT_CLK_EN信号由低电平变为高电平的原因是，第一触发器703(即D触发器)在NET01信号由低电平变为高电平的瞬间触发，采用D端输入作为Q端的输出，此时Q端输出为低电平；经过第一非门704之后变为高电平，即ODT_CLK_EN信号由低电平变为高电平，使得ODT路径处于使能开启状态。
另外，在MRS_DIST信号为低电平的情况下，当NET01信号由高电平变为低电平时，由于第一触发器703的Q端输出为低电平，三者输入到三输入或门705后将输出低电平，即CNT_RST信号由高电平变为低电平。这时候异步二进制计数器708开始计数，以时钟周期计数目标值为32tck为例，当时钟周期计数到32tck之后，计数值变成010000，此时Q<5>信号由低电平变为高电平；在附加延迟AL和奇偶延迟PL均未开启，AL_DIST为高电平的情况下，由于Q<5>信号为高电平，通过选择模块709将输出高电平，将其与MRS_DIST信号输入到二输入或门710后将输出高电平，即SET信号由低电平变为高电平。或者，以时钟周期计数目标值为64tck为例，当时钟周期计数到64tck之后，计数值变成100000，此时Q<6>信号由低电平变为高电平；在附加延迟AL和奇偶延迟PL中至少一者开启，AL_DIST为低电平的情况下，由于Q<6>信号为高电平，通过选择模块709将输出高电平，将其与MRS_DIST信号输入到二输入或门710后将输出高电平，即SET信号也可以由低电平变为高电平。
进一步地，当SET信号为高电平时对第一触发器703进行置位，使得第一触发器703的Q端输出为高电平。一方面，当第一触发器703的Q端输出为高电平时，通过三输入或门705后可以使得CNT_RST信号由低电平变为高电平，从而能够关闭异步二进制计数器708以及该异步二进制计数器的内部时钟信号，使得Q<5>信号由高电平变为低电平；由于Q<5>信号为低电平，MRS_DIST信号为低电平，两者输入到二输入或门710后将使得SET信号由高电平变为低电平。另一方面，当第一触发器703的Q端输出为高电平时，经过第一非门704之后变为低电平，即ODT_CLK_EN信号由高电平变为低电平，使得ODT路径处于关闭状态，从而实现省电的目的。
需要说明的是，图7所示的电路结构是为了生成ODT路径的使能信号ODT_CLK_EN。在ODT_CLK_EN的电平状态为高电平时，可以使能ODT路径的时钟信号，进而使能ODT路径。在ODT_CLK_EN的电平状态为低电平时，关闭ODT路径的时钟信号，进而关闭ODT路径。
还需要说明的是，如果MRS_DIST的电平状态为高电平，意味着可以通过MRSdisable ODT功能，即ODT引脚处的信号电平状态不起作用。在这种情况下，ODT_CLK_EN的电平状态为低电平，也即实现了相关技术的ODT功能。并且由于使得CNT_RST的电平状态为高电平，还可以关闭异步二进制计数器708以及该异步二进制计数器的内部时钟信号，从而能够节省这个电路自身的电流。另外，延时模块701可以控制NET01的脉冲宽度。
基于前述内容可知，ODT延迟与CWL、AL、PL的关系。为了确保ODT延迟，ODT_CLK_EN的电平状态为高电平的时间必须保证ODT路径完成ODT延迟的移位(shift)。如果AL和PL均没有开启的情况下，CWL最大可能为20(DDR4规格)，因此可以设置异步二进制计数器708计数到32个时钟周期之后，再使得ODT_CLK_EN的电平状态变为低电平，以关闭ODT路径的时钟信号。如果AL和PL中至少一者开启的情况下，考虑最大的AL＝31，PL＝8，以及CWL＝20，因此可以设置异步二进制计数器708计数到64个时钟周期之后，再使得ODT_CLK_EN的电平状态变为低电平，以关闭ODT路径的时钟信号。这样既确保了ODT路径的时序能够实现，又减少了ODT路径的时钟信号振荡的时间，减少了ODT路径消耗的电流。
另外，在图7中，异步二进制计数器708本身使用的内部时钟信号也被CNT_RST信号控制，在计数结束之后，由于CNT_RST信号为高电平，使得异步二进制计数器708使用的内部时钟信号也被关闭，二输入与门707的消耗的电流也减少了，从而能够进一步节省电流。
通过本实施例对前述实施例的具体实现进行了详细阐述，从中可以看出，通过前述实施例的技术方案，可以实现在检测到ODT引脚的电平状态变化后的一定时间内使能ODT路径，即ODT路径处于使能开启状态；而在确保RTT的阻值变化完成之后，还可以关闭ODT路径，能够达到减少电流，节省功耗的目的。
在本申请的又一实施例中，参见图9，其示出了本申请实施例提供的一种半导体存储器90的组成结构示意图。如图9所示，半导体存储器90可以包括前述实施例任一项所述的使能控制电路40。
在本申请实施例中，半导体存储器90可以为DRAM芯片。
进一步地，在一些实施例中，DRAM芯片符合DDR4内存规格。
在本申请实施例中，使能控制电路40特别涉及DDR4 DRAM芯片中ODT路径的使能控制。该使能控制电路40可以产生使能信号，通过控制ODT路径的时钟信号，达到省电的效果。
具体地，由于半导体存储器90中包括有使能控制电路40，这样，根据时钟周期计数值是否达到时钟周期计数目标值来控制ODT路径的使能状态，也可以实现在检测到ODT引脚的电平状态变化后的一定时间内使能ODT路径，即ODT路径处于使能开启状态；而在确保RTT的阻值变化完成之后，还可以关闭ODT路径，能够达到减少电流，节省功耗的目的。
以上，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (23)

1.一种使能控制电路，其特征在于，所述使能控制电路包括：
计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；
选择模块，用于根据第一设置信号，确定时钟周期计数目标值；
控制模块，与所述计数模块和所述选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动所述计数模块；以及当所述时钟周期计数值达到所述时钟周期计数目标值时，控制所述ODT路径由所述使能开启状态转换为关闭状态。
2.根据权利要求1所述的使能控制电路，其特征在于，所述控制模块包括第一控制子模块和第二控制子模块；其中，
所述第一控制子模块，用于根据所述ODT引脚信号，生成第一中间信号；其中，所述第一中间信号包括：在所述ODT引脚信号的电平状态发生翻转之前，所述第一中间信号为第一电平；以及在所述ODT引脚信号的电平状态发生翻转后的预设时间之内，所述第一中间信号由所述第一电平变换为第二电平；以及在所述预设时间之后，所述第一中间信号由所述第二电平变换为所述第一电平；
所述第二控制子模块，用于对所述第一中间信号进行逻辑运算，生成ODT使能信号；其中，所述ODT使能信号包括：当所述ODT使能信号为第三电平时，控制所述ODT路径处于所述使能开启状态；以及当所述ODT使能信号为第四电平时，控制所述ODT路径处于所述关闭状态。
3.根据权利要求2所述的使能控制电路，其特征在于，所述第一电平为低电平，所述第二电平为高电平，所述第三电平为高电平，所述第四电平为低电平。
4.根据权利要求2所述的使能控制电路，其特征在于，所述第一控制子模块包括延时模块和异或门模块；其中，
所述延时模块，用于对所述ODT引脚信号延时所述预设时间，得到ODT延时信号；
所述异或门模块，用于对所述ODT引脚信号和所述ODT延时信号进行异或运算，得到所述第一中间信号。
5.根据权利要求2所述的使能控制电路，其特征在于，所述第二控制子模块包括第一触发器和第一非门模块；其中，
所述第一触发器为D型触发器，所述第一触发器的时钟端(CK)与所述第一控制子模块的输出端连接，用于接收所述第一中间信号；所述第一触发器的输入端(D)与接地端连接，所述第一触发器的输出端(Q)用于输出第二中间信号；
所述第一非门模块，用于接收所述第二中间信号，并对所述第二中间信号进行非运算，得到所述ODT使能信号。
6.根据权利要求5所述的使能控制电路，其特征在于，所述第一触发器还包括置位端(SET)；其中，
所述置位端，用于接收第一置位信号，以及当所述第一置位信号为高电平时，通过对所述第一触发器进行置位，控制所述ODT使能信号为低电平。
7.根据权利要求6所述的使能控制电路，其特征在于，所述控制模块还包括二输入或门；其中，
所述选择模块，还用于生成目标达成信号，所述目标达成信号用于指示所述时钟周期计数值达到所述时钟周期计数目标值；
所述二输入或门，用于对所述目标达成信号和第二设置信号进行或运算，得到所述第一置位信号；其中，所述第二设置信号是根据模式寄存器的设置生成的，所述第二设置信号包括：当所述第二设置信号为第五电平时，表征芯片的ODT功能关闭；当所述第二设置信号为第六电平时，表征芯片的ODT功能开启。
8.根据权利要求7所述的使能控制电路，其特征在于，所述第五电平为高电平，所述第六电平为低电平。
9.根据权利要求7所述的使能控制电路，其特征在于，所述控制模块还包括三输入或门；其中，
所述三输入或门，用于对所述第二设置信号、所述第一中间信号和所述第二中间信号进行或运算，生成计数复位信号。
10.根据权利要求9所述的使能控制电路，其特征在于，所述计数模块包括异步二进制计数器，所述异步二进制计数器包括若干个第二触发器，且所述若干个第二触发器顺次连接。
11.根据权利要求10所述的使能控制电路，其特征在于，所述第二触发器为D型触发器；其中，每一所述第二触发器的输入端(D)与其自身的第二输出端(Q非)连接，且每一所述第二触发器的第二输出端(Q非)与下一个所述第二触发器的时钟端(CK)连接。
12.根据权利要求11所述的使能控制电路，其特征在于，所述第二触发器还包括第一输出端(Q)和复位端(RST)；其中，
所述第二触发器的第一输出端，用于输出计数信号；
所述第二触发器的复位端，用于接收所述计数复位信号，以及当所述计数复位信号为高电平时，通过对所述第二触发器进行复位，控制所述计数信号为低电平。
13.根据权利要求12所述的使能控制电路，其特征在于，所述计数模块还包括时钟控制模块，其中，
所述时钟控制模块，用于接收所述计数复位信号和时钟信号，生成内部时钟信号；其中，所述内部时钟信号与所述若干个第二触发器中的第一个第二触发器的时钟端(CK)连接，所述内部时钟信号包括：当所述计数复位信号为第七电平时，停止输出所述内部时钟信号；以及当所述计数复位信号为第八电平时，输出所述内部时钟信号。
14.根据权利要求13所述的使能控制电路，其特征在于，所述第七电平为高电平，所述第八电平为低电平。
15.根据权利要求13所述的使能控制电路，其特征在于，所述时钟控制模块包括第二非门模块和二输入与门；其中，
所述第二非门模块，用于接收所述计数复位信号，并对所述计数复位信号进行非运算，得到第三中间信号；
所述二输入与门，用于接收所述第三中间信号和所述时钟信号，并对所述第三中间信号和所述时钟信号进行与运算，得到所述内部时钟信号。
16.根据权利要求7所述的使能控制电路，其特征在于，
所述选择模块，还用于接收所述第一设置信号和至少两个表征信号，并根据所述第一设置信号，从所述至少两个表征信号中选择其中一个表征信号作为所述目标达成信号；其中，所述至少两个表征信号分别表征所述时钟周期计数值达到不同的所述时钟周期计数目标值。
17.根据权利要求16所述的使能控制电路，其特征在于，
所述选择模块，具体用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，选择第一表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第一值；其中，所述第一值为大于或等于列地址写延迟CWL减去2的值；或者，
所述选择模块，具体用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL均开启时，选择第二表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第二值；其中，所述第二值为大于或等于列地址写延迟CWL与附加延迟AL、奇偶延迟PL之和再减去2的值；或者，
所述选择模块，具体用于当所述第一设置信号指示附加延迟AL开启且奇偶延迟PL未开启时，选择第三表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第三值；其中，所述第三值为大于或等于列地址写延迟CWL与附加延迟AL之和再减去2的值；或者，
所述选择模块，具体用于当所述第一设置信号指示奇偶延迟PL开启且附加延迟AL未开启时，选择第四表征信号作为所述目标达成信号，并确定所述时钟周期计数目标值为第四值；其中，所述第四值为大于或等于列地址写延迟CWL与奇偶延迟PL之和再减去2的值；
其中，所述第一表征信号表征所述时钟周期计数值达到所述第一值，所述第二表征信号表征所述时钟周期计数值达到所述第二值，所述第三表征信号表征所述时钟周期计数值达到所述第三值，所述第四表征信号表征所述时钟周期计数值达到所述第四值。
18.根据权利要求17所述的使能控制电路，其特征在于，所述计数模块包括六个第二触发器，且六个所述第二触发器顺次连接；其中，
第i个所述第二触发器的第一输出端，用于输出第i计数信号，i为大于零且小于或等于六的整数；
所述选择模块，具体用于接收所述第一设置信号、第五计数信号和第六计数信号，并根据所述第一设置信号对所述第五计数信号和所述第六计数信号进行选择，生成所述目标达成信号；其中，所述选择模块的两个输入端与第五个所述第二触发器的第一输出端和第六个所述第二触发器的第一输出端分别连接。
19.根据权利要求18所述的使能控制电路，其特征在于，其中，
所述选择模块，还用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL均未开启时，确定所述目标达成信号为所述第五计数信号，并确定所述时钟周期计数目标值为所述第一值；或者，
所述选择模块，还用于当所述第一设置信号指示附加延迟AL和奇偶延迟PL中至少一者开启时，确定所述目标达成信号为所述第六计数信号，并确定所述时钟周期计数目标值为所述第二值。
20.根据权利要求19所述的使能控制电路，其特征在于，所述第一值为32，所述第二值为64。
21.一种半导体存储器，其特征在于，包括如权利要求1至20任一项所述的使能控制电路。
22.根据权利要求21所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片。
23.根据权利要求22所述的半导体存储器，其特征在于，所述动态随机存取存储器DRAM芯片符合DDR4内存规格。
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