CN116092546A

CN116092546A - 一种命令产生电路及存储器

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Publication number: CN116092546A
Application number: CN202310381529.1A
Authority: CN
Inventors: 邵亚年; 郑载勲
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2023-04-11
Filing date: 2023-04-11
Publication date: 2023-05-09
Anticipated expiration: 2043-04-11
Also published as: CN116092546B

Abstract

本公开提供了一种命令产生电路及存储器，在命令产生电路中，第一采样电路用于根据第一时钟信号对第一命令信号进行采样处理，得到第一中间信号；基础延时电路用于根据第一控制信号、第一时钟信号对第一中间信号进行采样及移位处理，得到第二中间信号；第二采样电路用于根据第一中间信号对第二采样电路进行置位处理，以及根据第一时钟信号对第二中间信号进行采样处理，得到第三中间信号；命令调整电路用于根据第一中间信号和第三中间信号对第一命令信号进行脉宽调整处理，生成第二命令信号，且第二命令信号的脉冲宽度大于第一命令信号的脉冲宽度；如此提升了存储器的ODT性能。

Description

一种命令产生电路及存储器

技术领域

本公开涉及半导体技术领域，尤其涉及一种命令产生电路及存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。

在动态随机存取存储器（Dynamic Random Access Memory，DRAM）芯片中，对于芯片的片内终结（On Die Termination，ODT）功能，终端电阻的阻值切换需要遵循一定的时序要求。

发明内容

本公开实施例提供了一种命令产生电路及存储器。

第一方面，本公开实施例提供了一种命令产生电路，命令产生电路包括第一采样电路、基础延时电路、第二采样电路和命令调整电路，第一采样电路的输出端与基础延时电路的输入端连接，基础延时电路的输出端与第二采样电路的输入端连接，且第一采样电路的输出端和第二采样电路的输出端均与命令调整电路连接，其中：

第一采样电路，用于接收第一命令信号和第一时钟信号，根据第一时钟信号对第一命令信号进行采样处理，得到第一中间信号；

基础延时电路，用于接收第一中间信号、第一时钟信号和第一控制信号，根据第一控制信号、第一时钟信号对第一中间信号进行采样及移位处理，得到第二中间信号；其中，第二中间信号与第一中间信号之间的移位长度与第一控制信号具有关联关系；

第二采样电路，用于接收第一时钟信号、第一中间信号和第二中间信号，根据第一中间信号对第二采样电路进行置位处理，以及根据第一时钟信号对第二中间信号进行采样处理，得到第三中间信号；

命令调整电路，用于接收第一中间信号和第三中间信号，根据第一中间信号和第三中间信号对第一命令信号进行脉宽调整处理，生成第二命令信号，且第二命令信号的脉冲宽度大于第一命令信号的脉冲宽度。

在一些实施例中，第一控制信号的取值与数据突发长度BL具有关联关系。

在一些实施例中，第二命令信号的脉冲宽度等于第三中间信号与第一中间信号之间的移位长度，且第二命令信号的脉冲宽度与数据突发长度BL具有关联关系；其中：

在数据突发长度BL增大时，根据第一控制信号控制第二中间信号与第一中间信号之间的移位长度增加，以使得第二命令信号的脉冲宽度增宽；

在数据突发长度BL减小时，根据第一控制信号控制第二中间信号与第一中间信号之间的移位长度减小，以使得第二命令信号的脉冲宽度减窄。

在一些实施例中，命令产生电路还包括时钟处理电路，其中：

时钟处理电路，用于接收时钟门控信号和第二时钟信号，根据时钟门控信号对第二时钟信号进行控制处理，生成第一时钟信号；

其中，在时钟门控信号处于第一电平状态时，第一时钟信号与第二时钟信号的频率相同；在时钟门控信号处于第二电平状态时，第一时钟信号处于低电平状态。

在一些实施例中，时钟处理电路包括第一与非门和第一反相模块，其中：

第一与非门的第一输入端用于接收时钟门控信号，第一与非门的第二输入端用于接收第二时钟信号，第一与非门的输出端与第一反相模块的输入端连接，第一反相模块的输出端用于输出第一时钟信号。

在一些实施例中，第一采样电路包括第一触发器，其中：

第一触发器的输入端用于接收第一命令信号，第一触发器的时钟端用于接收第一时钟信号，第一触发器的第一输出端用于输出第一中间信号；其中，第一触发器的第一输出端用于反映被第一时钟信号进行采样后的第一触发器的输入端的值。

在一些实施例中，基础延时电路包括M个第二触发器和N个选择单元，且M个第二触发器的时钟端均用于接收第一时钟信号，第一控制信号中的每一个子控制信号分别与N个选择单元的控制端连接；其中：

第一个第二触发器的输入端用于接收第一中间信号，第一个第二触发器的第一输出端与第二个第二触发器的输入端、N个选择单元的第一输入端分别连接；

第k个第二触发器的第一输出端与下一个第二触发器的输入端连接，直至第j个第二触发器的第一输出端与第i个选择单元的第二输入端连接，第i个选择单元的输出端与第j+1个第二触发器的输入端连接，第j+1个第二触发器的第一输出端与下一个第二触发器的输入端连接；

第M个第二触发器的第一输出端与第N个选择单元的第二输入端连接，第N个选择单元的输出端用于输出第二中间信号；

其中，i为大于或等于1且小于N的整数，k为大于1且小于j的整数，j为大于k且小于M的整数；每一个第二触发器的第一输出端用于反映被第一时钟信号进行采样后的第二触发器的输入端的值。

在一些实施例中，在M的取值等于7，N的取值等于2时，第一控制信号包括第一子控制信号和第二子控制信号，且七个第二触发器的时钟端均用于接收第一时钟信号；其中：

第一个选择单元的控制端与第一子控制信号连接，第二个选择单元的控制端与第二子控制信号连接；

第一个第二触发器的输入端用于接收第一中间信号，第一个第二触发器的第一输出端分别与第二个第二触发器的输入端、第一个选择单元的第一输入端和第二个选择单元的第一输入端连接；

第二个第二触发器的第一输出端与第三个第二触发器的输入端连接，第三个第二触发器的第一输出端与第四个第二触发器的输入端连接，第四个第二触发器的第一输出端与第五个第二触发器的输入端连接，第五个第二触发器的第一输出端与第一个选择单元的第二输入端连接，第一个选择单元的输出端与第六个第二触发器的输入端连接，第六个第二触发器的第一输出端与第七个第二触发器的输入端连接，第七个第二触发器的第一输出端与第二个选择单元的第二输入端连接，第二个选择单元的输出端用于输出第二中间信号。

在一些实施例中，第二采样电路包括第三触发器，其中：

第三触发器的输入端用于接收第二中间信号，第三触发器的时钟端用于接收第一时钟信号，第三触发器的置位端用于接收第一中间信号，第三触发器的第一输出端用于输出第三中间信号；其中，第三触发器的第一输出端用于反映被第一时钟信号进行采样后的第三触发器的输入端的值。

在一些实施例中，在第一子控制信号和第二子控制信号均处于第二电平状态时，第三中间信号与第一中间信号之间的移位长度等于8个预设时钟周期；

在第一子控制信号处于第一电平状态，且第二子控制信号处于第二电平状态时，第三中间信号与第一中间信号之间的移位长度等于4个预设时钟周期；

在第一子控制信号处于第二电平状态，且第二子控制信号处于第一电平状态时，第三中间信号与第一中间信号之间的移位长度等于2个预设时钟周期；

其中，预设时钟周期等于第一时钟信号的时钟周期。

在一些实施例中，第三触发器，用于在第一中间信号处于第二电平状态时，控制第三中间信号处于第一电平状态。

在一些实施例中，第一电平状态为高电平，第二电平状态为低电平。

在一些实施例中，命令调整电路包括SR锁存器和第二反相模块，SR锁存器包括第二与非门和第三与非门；其中：

第二与非门的第一输入端用于接收第一中间信号，第二与非门的第二输入端与第三与非门的输出端连接；

第三与非门的第二输入端用于接收第三中间信号，第三与非门的第一输入端与第二与非门的输出端连接，且第二与非门的输出端还与第二反相模块的输入端连接，第二反相模块的输出端用于输出第二命令信号。

在一些实施例中，命令产生电路还包括延迟移位电路，其中：

延迟移位电路，用于接收第一时钟信号和第二命令信号，根据第一时钟信号对第二命令信号进行采样及移位处理，得到第三命令信号；其中，第三命令信号用于控制终端电阻的阻值切换。

第二方面，本公开实施例提供了一种存储器，存储器至少包括如第一方面中任一项所述的命令产生电路。

本公开实施例提供了一种命令产生电路及存储器，该命令产生电路包括第一采样电路、基础延时电路、第二采样电路和命令调整电路。其中，第一采样电路用于接收第一命令信号和第一时钟信号，根据第一时钟信号对第一命令信号进行采样处理，得到第一中间信号；基础延时电路用于接收第一中间信号、第一时钟信号和第一控制信号，根据第一控制信号、第一时钟信号对第一中间信号进行采样及移位处理，得到第二中间信号；第二采样电路用于接收第一时钟信号、第一中间信号和第二中间信号，根据第一中间信号对第二采样电路进行置位处理，以及根据第一时钟信号对第二中间信号进行采样处理，得到第三中间信号；命令调整电路用于接收第一中间信号和第三中间信号，根据第一中间信号和第三中间信号对第一命令信号进行脉宽调整处理，生成第二命令信号，且第二命令信号的脉冲宽度大于第一命令信号的脉冲宽度。这样，通过基础延时电路可以实现对第一中间信号的采样及移位处理，而且所得到的第二中间信号与第一中间信号之间的移位长度受第一控制信号的影响，同时第一控制信号的取值与BL之间具有关联关系，也即第二中间信号与第一中间信号之间的移位长度与BL具有关联关系；另外，由于第一中间信号作为第二采样电路的置位信号，能够在第一中间信号处于低电平时，使得采样得到的第三中间信号保持为高电平，从而当存在连续的两个ODT命令时，不仅可以避免第二个ODT命令出现无输出现象，而且第二命令信号的脉冲宽度等于第三中间信号与第一中间信号之间的移位长度，即第二命令信号的脉冲宽度也受BL的影响，根据BL的长度大小，可以适应性调整第二命令信号的脉冲宽度;另外，考虑到控制器设置的片内终结补偿值，还可以继续对第二命令信号进行脉宽调整处理，以使得根据最终产生的ODT脉冲来控制终端电阻的阻值切换，还能够减小信号在传输过程中的能量损耗和反射，提高了信号完整性，进而提高了存储器性能。

附图说明

图1为一种ODT功能电路的结构示意图；

图2为一种ODT功能的信号时序示意图；

图3为本公开实施例提供的一种命令产生电路的组成结构示意图一；

图4为本公开实施例提供的一种命令产生电路的组成结构示意图二；

图5为本公开实施例提供的一种命令产生电路的局部结构示意图一；

图6为本公开实施例提供的一种基础延时电路的组成结构示意图一；

图7为本公开实施例提供的一种基础延时电路的组成结构示意图二；

图8为本公开实施例提供的一种命令产生电路的局部结构示意图二；

图9为本公开实施例提供的一种命令调整电路的组成结构示意图；

图10为本公开实施例提供的一种命令产生电路的组成结构示意图三；

图11为本公开实施例提供的一种命令产生电路的详细结构示意图一；

图12为本公开实施例提供的一种信号时序示意图一；

图13为本公开实施例提供的一种信号时序示意图二；

图14为本公开实施例提供的一种命令产生电路的详细结构示意图二；

图15为本公开实施例提供的一种信号时序示意图三；

图16为本公开实施例提供的一种存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

双倍速率（Double Data Rate，DDR）；

第三代双倍速率（Double Data Rate 3，DDR3）；

第四代双倍速率（Double Data Rate 4，DDR4）；

第五代双倍速率（Double Data Rate 5，DDR5）；

片内终结（On Die Termination，ODT）；

终结电阻/终端电阻（Termination Resistance，RTT）；

模式寄存器（Mode Register，MR）；

命令（CMD）；

数据（Data，DQ）；

预设时钟周期（tck）；

读（Read，RD）；

写（Write，WR）；

非目标读（Non-Target Write，NTWR）；

非目标写（Non-Target Read，NTRD）；

突发长度（Burst Length，BL）；

写延迟（Write Latency，WL）；

D型触发器（Data Flip-Flop或Delay Flip-Flop，DFF）；

置位/复位锁存器（Set/Reset Latch，SR锁存器）；

中央处理器（Central Processing Unit，CPU）；

模式寄存器设置（Mode Register Setting，MRS）。

随着半导体工艺的快速发展，信号的传输速率越来越快，导致信号的完整性问题日益突出。在高速信号的传播过程中，由于阻抗的不连续性导致信号反射，因此会产生符号间干扰（Inter Symbol Interference，ISI）误差。为了更好地提高数据的信号完整性，在DDR3、DDR4和DDR5的设计中，针对WR/NTRD/NTWR模式，可以在DQ管脚处增加ODT电阻。这里，通过使用ODT电阻对传输线进行阻抗匹配的方式，以将终端电阻设置为一个合适值，能够减小信号在传输过程中的反射和能量损耗，从而可以保证DQ端接收到的信号完整性。

以DDR5 DRAM为例，DDR5 DRAM支持ODT功能，该功能可以通过ODT引脚控制、写命令或者模式寄存器设置默认阻值来调整每一设备的DQ、DQS_t/c、DM_n和TDQS_t/c端口的终端电阻（又可称为“终结电阻”）。另外，ODT功能的目的是减少反射，通过控制器独立的控制所有或任何一个DRAM的终端电阻来有效提高存储器接口上的信号完整性。如图1所示，其示出了一种ODT功能电路的结构示意图。在图1中，该ODT功能电路至少可以包括开关S1、终端电阻RTT和电源VDDQ。其中，开关S1的一端与终端电阻RTT的一端连接，终端电阻RTT的另一端与电源VDDQ连接，开关S1的另一端与其他电路、以及DQ、DQS、DM、TDQS端口连接。需要注意的是，DQS可以是一对差分数据选通信号DQS_t和DQS_c，TDQS可以是一对差分数据选通信号TDQS_t和TDQS_c。

另外，图1中的开关S1是受控于ODT控制逻辑的。ODT控制逻辑包含外部ODT引脚输入、模式寄存器配置以及其他控制信息。RTT的值是受控于模式寄存器内的配置信息。另外，如果在自刷新模式或模式寄存器配置将RTT_NOM禁用之后，ODT引脚的控制就被忽略。

具体来说，当MR1{A10,A9,A8}或MR2{A10:A9}或MR5{A8:A6}这些配置位不为全零时，ODT功能开启。在这种情况下，ODT电阻的实际阻值则是由这些配置位来确定的。在进入自刷新模式后，DDR5 DRAM自动的将ODT功能禁用，这时候终端电阻设置为高阻态（Hi-Z）以抛弃所有的模式寄存器设置。

示例性地，图2示出了一种ODT功能的信号时序示意图，具体为一种DDR5中写操作时ODT功能的控制时序示意图。如图2所示，当DDR5接收到命令（CMD）时，需要将该命令传输到DQ端，去控制RTT的阻值变化。而当DDR5接收到写（Write）命令时，RTT的阻值需要从RTT_PARK切换到RTT_WR，也就是说，在RTT的阻值处于RTT_PARK阶段时，DQ端不接收数据，当Write命令传输到DQ端时，此时RTT的阻值切换到RTT_WR阶段，DQ端接收并写入数据；RTT的阻值切换的时间用tODTLon_WR表示。也就是说，RTT的阻值从RTT_PARK切换到RTT_WR时，这时候需要等待tODTLon_WR个预设时钟周期，其中，tODTLon_WR=WL+ODTLon_WR_offset，ODTLon_WR_offset为控制器发出的对tODTLon_WR参数的调整值，ODTLon_WR_offset的值可以根据模式寄存器设置为-3、-2、-1、0或者1个预设时钟周期。另外，RTT的阻值切换并不是立刻发生，而是需要时间去变化，将RTT的阻值切换的时间用tADC表示，这里可以设置tADC的最大值和最小值，分别表示为：tADC.Max和tADC.Min。

当DDR5接收到Write命令时，如果要控制RTT的阻值变化，那么需要将Write命令转化为内部的ODT命令去控制RTT的阻值变化，如图2所示，数据的宽度等于突发长度（BurstLength，BL），那么ODT命令的脉冲宽度至少要等于预设时钟周期的BL倍，即ODT_width1=BL。另外，在DQ端接收数据之前，RTT的阻值需要从RTT_PARK切换到RTT_WR，在DQ端接收数据结束后，RTT的阻值再从RTT_WR切换到RTT_PARK，也就是说，在实际过程中，ODT命令的脉冲宽度需要有额外的补偿量（ODT_offset），从而可以满足RTT的阻值切换时的时序要求，即ODT_width1=BL+ ODT_offset，其中ODT_offset是根据CPU发出的指令确定的，用于进一步拓宽ODT命令的脉冲宽度。

表1示出了DDR5关于BL的相关规定，具体如下所示。表1

功能（Function）	寄存器类型（Register Type）	操作数（Operand）	数据（Data）
				BL	R/W	OP[1:0]	<![CDATA[00<sub>B</sub>：BL1601<sub>B</sub>：BC8 OTF10<sub>B</sub>：BL32（Optional）11<sub>B</sub>：BL32 OTF（Optional）]]>

可以理解，上述内容是DDR5的技术规范中对于ODT功能的相关规定。简单来说，终端电阻的阻值是可以切换的，但是如何切换需要遵循一定的时序要求。当DRAM处于WR/NTRD/NTWR模式时，DQ管脚处可以设置合适的终端电阻以提高信号完整性。

还可以理解，DDR5的技术规范中要求数据突发长度可以支持BL8、BL16、BL32等。相应的，对于不同的数据突发长度，ODT命令需要支持不同的脉冲宽度，以便根据最终产生的ODT脉冲来控制终端电阻的阻值切换。

在本申请实施例中，对于ODT电路来说，当连续的两个ODT命令到来时，如果两个ODT命令之间的时间间隔为特定的时钟周期，并且ODT命令的移位长度也恰好为特定的时钟周期时，这时候可能出现第二个ODT命令无输出现象，从而影响了存储器的ODT功能。

基于此，本公开实施例提供了一种命令产生电路，在该命令产生电路中，首先通过第一采样电路对第一命令信号进行采样处理，可以得到第一中间信号；然后通过基础延时电路，根据第一控制信号、第一时钟信号对第一中间信号进行采样及移位处理，得到第二中间信号；再将第一中间信号作为第二采样电路的置位信号，并根据第一时钟信号对第二中间信号进行采样处理，可以得到第三中间信号；最后通过命令调整电路，根据第一中间信号和第三中间信号对第一命令信号进行脉宽调整处理，生成第二命令信号，且第二命令信号的脉冲宽度大于第一命令信号的脉冲宽度。这样，通过基础延时电路所得到的第二中间信号与第一中间信号之间的移位长度受第一控制信号的影响，同时第一控制信号的取值与BL之间具有关联关系，也即第二中间信号与第一中间信号之间的移位长度与BL具有关联关系；另外，由于第一中间信号作为第二采样电路的置位信号，能够在第一中间信号处于低电平时，使得采样得到的第三中间信号保持为高电平，从而当存在连续的两个ODT命令时，不仅可以避免第二个ODT命令出现无输出现象，而且第二命令信号的脉冲宽度等于第三中间信号与第一中间信号之间的移位长度，即第二命令信号的脉冲宽度也受BL的影响，根据BL的长度大小，可以适应性调整第二命令信号的脉冲宽度;另外，考虑到控制器设置的片内终结补偿值，还可以继续对第二命令信号进行脉宽调整处理，以使得根据最终产生的ODT脉冲来控制终端电阻的阻值切换，还能够减小信号在传输过程中的能量损耗和反射，提高了信号完整性，进而提高了存储器性能。

下面将结合附图对本公开各实施例进行详细说明。

本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种命令产生电路的组成结构示意图一。如图3所示，该命令产生电路30可以包括第一采样电路301、基础延时电路302、第二采样电路303和命令调整电路304。第一采样电路301的输出端与基础延时电路302的输入端连接，基础延时电路302的输出端与第二采样电路303的输入端连接，且第一采样电路301的输出端和第二采样电路303的输出端均与命令调整电路304连接，其中：

第一采样电路301，用于接收第一命令信号和第一时钟信号，根据第一时钟信号对第一命令信号进行采样处理，得到第一中间信号；

基础延时电路302，用于接收第一中间信号、第一时钟信号和第一控制信号，根据第一控制信号、第一时钟信号对第一中间信号进行采样及移位处理，得到第二中间信号；其中，第二中间信号与第一中间信号之间的移位长度与第一控制信号具有关联关系；

第二采样电路303，用于接收第一时钟信号、第一中间信号和第二中间信号，根据第一中间信号对第二采样电路进行置位处理，以及根据第一时钟信号对第二中间信号进行采样处理，得到第三中间信号；

命令调整电路304，用于接收第一中间信号和第三中间信号，根据第一中间信号和第三中间信号对第一命令信号进行脉宽调整处理，生成第二命令信号，且第二命令信号的脉冲宽度大于第一命令信号的脉冲宽度。

需要说明的是，在本公开实施例中，命令产生电路30可以应用于存储器。其中，存储器可以是诸如静态随机存取存储器（Static Random Access Memory，SRAM）、动态随机存取存储器（Dynamic Random Access Memory，DRAM）、同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）、双倍数据速率同步动态随机存取存储器（Double Data Rate SDRAM，DDR SDRAM）等等，这里对此并不作具体限定。

还需要说明的是，在本公开实施例中，对于命令产生电路30而言，具体是一种用于产生ODT命令的电路，可以支持DDR5中引入的ODT功能。在这里，将第一中间信号作为第二采样电路303的置位信号，从而在第二采样电路303中，当第一中间信号处于低电平时，此时采样得到的第三中间信号保持为高电平；这样，当存在连续的两个ODT命令时，有效避免了第二个ODT命令出现无输出的现象。

需要说明的是，在本公开实施例中，根据第一控制信号的取值不同，可以对应不同的BL。其中，BL的取值可以为8、16、32等，在此不作具体限定。

还需要说明的是，在本公开实施例中，第一控制信号的取值可以是通过模式寄存器来设置。其中，如果第一控制信号的取值为第一值，那么BL的取值可以为8；如果第一控制信号的取值为第二值，那么BL的取值可以为16；如果第一控制信号的取值为第三值，那么BL的取值可以为32。

在这里，第一值、第二值与第三值均不相同。以第一控制信号包括第一子控制信号SEL1和第二子控制信号SEL0为例，针对第一控制信号的取值，示例性地，第一值可以设置为01，即SEL1的取值为0，SEL0的取值为1；第二值可以设置为10，即SEL1的取值为1，SEL0的取值为0；第三值可以设置为00，即SEL1的取值为0，SEL0的取值为0；这里对此均不作具体限定。

还需要说明的是，在本公开实施例中，第二中间信号与第一中间信号之间的移位长度与第一控制信号具有关联关系，即第二中间信号与第一中间信号之间的移位长度与BL也具有关联关系。示例性地，如果BL的取值越大，那么第二中间信号与第一中间信号之间的移位长度越长；如果BL的取值越小，那么第二中间信号与第一中间信号之间的移位长度越短。

在一些实施例中，第二命令信号的脉冲宽度等于第三中间信号与第一中间信号之间的移位长度，且第二命令信号的脉冲宽度与数据突发长度BL具有关联关系。

进一步地，在一些实施例中，在BL增大时，根据第一控制信号控制第二中间信号与第一中间信号之间的移位长度增加，以使得第二命令信号的脉冲宽度增宽；在BL减小时，根据第一控制信号控制第二中间信号与第一中间信号之间的移位长度减小，以使得第二命令信号的脉冲宽度减窄。

需要说明的是，在本公开实施例中，假定第三中间信号与第一中间信号之间的移位长度为A，第二中间信号与第一中间信号之间的移位长度为B，第三中间信号与第二中间信号之间的移位长度为C，那么A=B+C，而且C等于第一时钟信号的一个时钟周期。由于B的长度受到BL的影响，那么A的长度也相应受到BL的影响，也就是说，第三中间信号与第一中间信号之间的移位长度（即第二命令信号的脉冲宽度）会受到BL的影响。

示例性地，如果BL的取值越大，那么根据第一控制信号所控制的第二中间信号与第一中间信号之间的移位长度越长，此时第三中间信号与第一中间信号之间的移位长度也越长，相应地，第二命令信号的脉冲宽度越宽；反之，如果BL的取值越小，那么根据第一控制信号所控制的第二中间信号与第一中间信号之间的移位长度越短，此时第三中间信号与第一中间信号之间的移位长度也越短，相应地，第二命令信号的脉冲宽度越窄。

简单来说，在本公开实施例中，根据第一控制信号的不同取值，可以对应不同的BL。另外，BL的取值越大，基础延时电路302所产生的移位长度越长，这时候生成的第二命令信号的脉冲宽度越宽，以使得最终产生的ODT脉冲的宽度能够覆盖整个DQ数据写入的过程。

在一些实施例中，在图3所示命令产生电路30的基础上，参见图4，命令产生电路30还可以包括时钟处理电路305，其中：

时钟处理电路305，用于接收时钟门控信号和第二时钟信号，根据时钟门控信号对第二时钟信号进行控制处理，生成第一时钟信号。

在本公开实施例中，在时钟门控信号处于第一电平状态时，第一时钟信号与第二时钟信号的频率相同；在时钟门控信号处于第二电平状态时，第一时钟信号处于低电平状态。

在本公开实施例中，第一电平状态可以为高电平，如逻辑1；第二电平状态可以为低电平，如逻辑0，但是对此不作具体限定。

这样，如果时钟门控信号处于高电平，这时候输出的第一时钟信号即为第二时钟信号；如果时钟门控信号处于低电平，这时候屏蔽第二时钟信号，使得输出的第一时钟信号处于低电平，不再具有时钟功能。

在一些实施例中，在图4所示命令产生电路30的基础上，参见图5，时钟处理电路305可以包括第一与非门A1和第一反相模块A2，其中：

第一与非门A1的第一输入端用于接收时钟门控信号，第一与非门A1的第二输入端用于接收第二时钟信号，第一与非门A1的输出端与第一反相模块A2的输入端连接，第一反相模块A2的输出端用于输出第一时钟信号。

需要说明的是，在本公开实施例中，第一反相模块A2可以是由第一非门组成，而且第一非门的数量为奇数个。其中，第一非门的数量越多，第一时钟信号与第二时钟信号之间的延迟时间越长；因此，在本公开实施例中，第一非门的数量可以设置为1个，但是并不作具体限定。

进一步地，在一些实施例中，如图5所示，第一采样电路301可以包括第一触发器A3，其中：

第一触发器A3的输入端用于接收第一命令信号，第一触发器A3的时钟端用于接收第一时钟信号，第一触发器A3的第一输出端用于输出第一中间信号；其中，第一触发器A3的第一输出端用于反映被第一时钟信号进行采样后的第一触发器A3的输入端的值。

需要说明的是，在本公开实施例中，第一触发器A3可以为D型触发器（Data Flip-Flop或Delay Flip-Flop，DFF）。其中，D型触发器是一个具有记忆功能的、具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。这里，D型触发器具有两个稳定状态，即“0”和“1”，在时钟端接收到的信号的作用下，可以从一个稳定状态翻转到另一个稳定状态。

还需要说明的是，在本公开实施例中，对于第一触发器A3而言，这里可以包括时钟端（CK）、输入端（D）、第一输出端（Q）和第二输出端（），而且第一输出端（Q）与第二输出端（）之间为反相关系。除此之外，第一触发器A3也可以包括置位端（SET）和复位端（RST）等，但是图中未示出。

也就是说，在第一采样电路301中，通过第一触发器A3可以实现第一时钟信号对第一命令信号的采样处理，从而能够输出第一中间信号，而且该第一中间信号可以作为后续第二采样电路303的置位信号。

在一些实施例中，对于基础延时电路302而言，参见图6，基础延时电路302可以包括M个第二触发器（U1，U2，…UM）和N个选择单元（D1，D2，…DN），且M个第二触发器的时钟端均用于接收第一时钟信号，第一控制信号中的每一个子控制信号分别与N个选择单元的控制端连接；其中：

第一个第二触发器U1的输入端用于接收第一中间信号，第一个第二触发器U1的第一输出端与第二个第二触发器U2的输入端、N个选择单元的第一输入端分别连接；

第k个第二触发器Uk的第一输出端与下一个第二触发器的输入端连接，直至第j个第二触发器Uj的第一输出端与第i个选择单元Di的第二输入端连接，第i个选择单元Di的输出端与第j+1个第二触发器Uj+1的输入端连接，第j+1个第二触发器Uj+1的第一输出端与下一个第二触发器的输入端连接；

第M个第二触发器UM的第一输出端与第N个选择单元DN的第二输入端连接，第N个选择单元DN的输出端用于输出第二中间信号；

在本公开实施例中，第一控制信号可以包括N个子控制信号（SEL0、SEL1、…、SELN-1），这N个子控制信号分别与N个选择单元的控制端连接。具体地，第一选择单元D1的控制端与第一子控制信号SELN-1连接，第二选择单元D2的控制端与第二子控制信号SELN-2连接，第i选择单元Di的控制端与第i子控制信号SELN-i连接，第N选择单元DN的控制端与第N子控制信号SEL0连接。这样，根据这N个子控制信号的取值，可以确定出对第一中间信号真正起到移位作用的第二触发器的数量，进而可以确定出第二中间信号与第一中间信号之间的移位长度。示例性地，根据这N个子控制信号的取值，如果对第一中间信号真正起到移位作用的第二触发器的数量越多，那么第二中间信号与第一中间信号之间的移位长度越长；反之，如果对第一中间信号真正起到移位作用的第二触发器的数量越少，那么第二中间信号与第一中间信号之间的移位长度越短。

进一步地，在本公开实施例中，M的取值可以等于7，N的取值可以等于2，这时候第一控制信号可以包括第一子控制信号SEL1和第二子控制信号SEL0。在一些实施例中，参见图7，基础延时电路302可以包括七个第二触发器（U1，U2，…U7）和2个选择单元（D1，D2），且七个第二触发器的时钟端均用于接收第一时钟信号；其中：

第一个选择单元D1的控制端与第一子控制信号SEL1连接，第二个选择单元D2的控制端与第二子控制信号SEL0连接；

第一个第二触发器U1的输入端用于接收第一中间信号，第一个第二触发器U1的第一输出端分别与第二个第二触发器U2的输入端、第一个选择单元D1的第一输入端和第二个选择单元D2的第一输入端连接；

第二个第二触发器U2的第一输出端与第三个第二触发器U3的输入端连接，第三个第二触发器U3的第一输出端与第四个第二触发器U4的输入端连接，第四个第二触发器U4的第一输出端与第五个第二触发器U5的输入端连接，第五个第二触发器U5的第一输出端与第一个选择单元D1的第二输入端连接，第一个选择单元D1的输出端与第六个第二触发器U6的输入端连接，第六个第二触发器U6的第一输出端与第七个第二触发器U7的输入端连接，第七个第二触发器U7的第一输出端与第二个选择单元D2的第二输入端连接，第二个选择单元D2的输出端用于输出第二中间信号。

还需要说明的是，在本公开实施例中，根据第一子控制信号SEL1和第二子控制信号SEL0的取值，可以确定基础延时电路302中对第一中间信号真正起到移位作用的第二触发器的数量，进而可以确定出第二中间信号与第一中间信号之间的移位长度。在这里，如果第一子控制信号和第二子控制信号均处于第二电平状态（例如SEL1的取值等于0，SEL0的取值等于0），那么基础延时电路302中对第一中间信号真正起到移位作用的有七个第二触发器，具体是第二触发器U1~U7，此时第二中间信号与第一中间信号之间的移位长度等于7个预设时钟周期；如果第一子控制信号处于第一电平状态，且第二子控制信号处于第二电平状态（例如SEL1的取值等于1，SEL0的取值等于0），那么基础延时电路302中对第一中间信号真正起到移位作用的有三个第二触发器，具体是第二触发器U1、U6和U7，此时第二中间信号与第一中间信号之间的移位长度等于3个预设时钟周期；如果第一子控制信号处于第二电平状态，且第二子控制信号处于第一电平状态（例如SEL1的取值等于0，SEL0的取值等于1），那么基础延时电路302中对第一中间信号真正起到移位作用的只有一个第二触发器，具体是第二触发器U1，此时第二中间信号与第一中间信号之间的移位长度等于1个预设时钟周期。其中，预设时钟周期可以为第一时钟信号的时钟周期。

在一些实施例中，在图7所示基础延时电路302的基础上，参见图8，第二采样电路303可以包括第三触发器U8，其中：

第三触发器U8的输入端用于接收第二中间信号，第三触发器U8的时钟端用于接收第一时钟信号，第三触发器U8的置位端用于接收第一中间信号，第三触发器U8的第一输出端用于输出第三中间信号；其中，第三触发器U8的第一输出端用于反映被第一时钟信号进行采样后的第三触发器的输入端的值。

需要说明的是，在本公开实施例中，无论是第二触发器还是第三触发器，这里均可以为D型触发器。

还需要说明的是，在本公开实施例中，通过第三触发器U8可以实现第一时钟信号对第二中间信号的采样处理，从而能够输出第三中间信号，而且第三中间信号与第二中间信号之间的移位长度等于1个预设时钟周期。

进一步地，在一些实施例中，在第一子控制信号和第二子控制信号均处于第二电平状态时，第三中间信号与第一中间信号之间的移位长度等于8个预设时钟周期；

在第一子控制信号处于第二电平状态，且第二子控制信号处于第一电平状态时，第三中间信号与第一中间信号之间的移位长度等于2个预设时钟周期。

其中，预设时钟周期等于第一时钟信号的时钟周期。

需要说明的是，在本公开实施例中，在第一子控制信号和第二子控制信号均处于第二电平状态（例如SEL1的取值等于0，SEL0的取值等于0）时，由于第二中间信号与第一中间信号之间的移位长度等于7个预设时钟周期，第三中间信号与第二中间信号之间的移位长度等于1个预设时钟周期；因此，第三中间信号与第一中间信号之间的移位长度等于8个预设时钟周期。

还需要说明的是，在本公开实施例中，在第一子控制信号处于第一电平状态，且第二子控制信号处于第二电平状态（例如SEL1的取值等于1，SEL0的取值等于0）时，由于第二中间信号与第一中间信号之间的移位长度等于3个预设时钟周期，第三中间信号与第二中间信号之间的移位长度等于1个预设时钟周期；因此，第三中间信号与第一中间信号之间的移位长度等于4个预设时钟周期。

还需要说明的是，在本公开实施例中，在第一子控制信号处于第二电平状态，且第二子控制信号处于第一电平状态（例如SEL1的取值等于0，SEL0的取值等于1）时，由于第二中间信号与第一中间信号之间的移位长度等于1个预设时钟周期，第三中间信号与第二中间信号之间的移位长度等于1个预设时钟周期；因此，第三中间信号与第一中间信号之间的移位长度等于2个预设时钟周期。

简单来说，在本公开实施例中，第三中间信号与第一中间信号之间的移位长度与第一控制信号的取值有关，或者也可以说第三中间信号与第一中间信号之间的移位长度与BL的取值有关。

进一步地，在一些实施例中，第三触发器U8，用于在第一中间信号处于第二电平状态时，控制第三中间信号处于第一电平状态。

在本公开实施例中，第一电平状态可以为高电平，第二电平状态可以为低电平。或者，第一电平状态可以为逻辑1，第二电平状态可以为逻辑0。

在本公开实施例中，对于第三触发器U8而言，由于将第一中间信号作为第三触发器U8的置位信号，根据置位信号的作用，在置位信号处于低电平时，这时候第三触发器U8输出的第三中间信号始终为高电平；这样，当存在连续的两个ODT命令时，可以有效避免第二个ODT命令出现无输出现象。

需要注意的是，对于第三触发器U8的置位端，如果额外增加一些反相器，那么这里的逻辑也可以是：在第一中间信号处于高电平时，第三触发器U8输出的第三中间信号始终为高电平。也就是说，在本公开实施例中，第一电平状态也可以为低电平（即逻辑0），第二电平状态也可以为高电平（即逻辑1）。其中，针对不同的运算逻辑，这里可以考虑增加一些反相器，那么后续的逻辑则需进行相应调整，从而也可以达到相同效果。

在一些实施例中，对于命令调整电路304而言，参见图9，命令调整电路304可以包括SR锁存器401和第二反相模块402，SR锁存器401包括第二与非门B1和第三与非门B2；其中：

第二与非门B1的第一输入端用于接收第一中间信号，第二与非门B1的第二输入端与第三与非门B2的输出端连接；

第三与非门B2的第二输入端用于接收第三中间信号，第三与非门B2的第一输入端与第二与非门B1的输出端连接，且第二与非门B1的输出端还与第二反相模块402的输入端连接，第二反相模块402的输出端用于输出第二命令信号。

需要说明的是，在本公开实施例中，SR锁存器401的输出端用于输出第四中间信号，然后第二反相模块402的输入端用于接收第四中间信号，第二反相模块402的输出端用于输出第二命令信号。在这里，第四中间信号与第二命令信号之间具有延迟以及反相关系。

还需要说明的是，在本公开实施例中，对于SR锁存器401来说，第四中间信号的上升沿可以是根据第一中间信号的电平翻转时刻（具体是由高电平翻转为低电平）产生的，第四中间信号的下降沿可以是根据第三中间信号的电平翻转时刻（具体是由高电平翻转到低电平）产生的。另外，又因为第三中间信号相比第一中间信号延迟预设移位长度，那么在经过SR锁存器401对第一中间信号和第三中间信号的逻辑处理后，所得到的第四中间信号是一个高电平有效的脉冲信号，并且脉冲宽度被拓宽为预设移位长度。

也就是说，SR锁存器401是用来产生相比第一命令信号的脉冲宽度进行拓宽后的第四中间信号，而且第四中间信号的脉冲宽度为预设移位长度。示例性地，对于第一控制信号来说，如果SEL1的取值等于0，SEL0的取值等于0，那么预设移位长度可以等于8个预设时钟周期；如果SEL1的取值等于1，SEL0的取值等于0，那么预设移位长度可以等于4个预设时钟周期；如果SEL1的取值等于0，SEL0的取值等于1，那么预设移位长度可以等于2个预设时钟周期。

另外，在本公开实施例中，第二反相模块402可以是由第二非门B3组成，第二非门B3的数量可以为奇数个。因为第二反相模块402包括有奇数个第二非门，所以针对SR锁存器401的输出信号不仅进行了延迟处理，而且相比该输出信号的电平状态也发生改变。在这里，第二反相模块402可以由一个第二非门B3组成，也可以由三个、五个、或者更多个第二非门B3串联而成。示例性地，第二非门B3的数量可以设置为1个，但是对此不作具体限定。

还需要说明的是，在本公开实施例中，第二非门的数量越多，SR锁存器401的输出信号与第二命令信号之间的延迟时间越长。换句话说，根据第二反相模块402中第二非门的数量不同，SR锁存器401的输出信号与第二命令信号之间的延迟时间也相应存在不同。这样，本公开实施例可以根据需要的延迟时间来确定第二反相模块402中第二非门的具体数量。

在一些实施例中，在图4所示命令产生电路30的基础上，参见图10，命令产生电路30还可以包括延迟移位电路306，其中：

延迟移位电路306，用于接收第一时钟信号和第二命令信号，根据第一时钟信号对第二命令信号进行采样及移位处理，得到第三命令信号；其中，第三命令信号用于控制终端电阻的阻值切换。

需要说明的是，在本公开实施例中，第三命令信号与第二命令信号之间的脉宽差值与控制器设置的片内终结补偿值具有关联关系。

还需要说明的是，在本公开实施例中，为了保证在接收DQ数据时降低DQ管脚的反射，这时候延迟移位电路306可以根据CPU要求的ODT_offset来进一步拓宽ODT命令的脉宽，以生成DQ管脚处的最终ODT脉冲，即这里的第三命令信号。在这里，第三命令信号与第二命令信号之间的脉宽差值可以表示为ODT_offset，可以通过控制器来设置不同的片内终结补偿值；另外，ODT_offset可以有0~8tck等九种可能，这里对此不作具体限定。

另外，在本公开实施例中，对于第三命令信号而言，第三命令信号的脉宽不仅与BL的取值有关，而且还与ODT_offset有关，以使得最终在接收DQ数据时能够很好降低DQ管脚的反射。

本实施例提供了一种命令产生电路，该命令产生电路包括第一采样电路、基础延时电路、第二采样电路和命令调整电路。其中，由于第一中间信号作为第二采样电路的置位信号，能够在第一中间信号处于低电平时，使得采样得到的第三中间信号保持为高电平，从而当存在连续的两个ODT命令时，可以有效避免第二个ODT命令出现无输出现象；另外，第二命令信号的脉冲宽度等于第三中间信号与第一中间信号之间的移位长度，而且第三中间信号与第一中间信号之间的移位长度与BL有关，即第二命令信号的脉冲宽度会受BL的影响，根据BL的长度大小，可以适应性调整第二命令信号的脉冲宽度;另外，考虑到控制器设置的片内终结补偿值，还可以继续对第二命令信号进行脉宽调整处理，以使得根据最终产生的ODT脉冲来控制终端电阻的阻值切换，还能够减小信号在传输过程中的能量损耗和反射，提高了信号完整性，进而提高了存储器性能。

本公开的另一实施例中，基于前述实施例所述的命令产生电路30，参见图11，其示出了本申请实施例提供的一种命令产生电路的详细结构示意图。如图11所示，命令产生电路30可以包括第一与非门501、第一非门502、第一触发器503、第二触发器504、第三触发器505、第四触发器506、第五触发器507、第六触发器508、第七触发器509、第八触发器510、第九触发器511、第一选择单元512、第二选择单元513、SR锁存器514和第二非门515，具体连接关系参见图11。

在图11中，第一子控制信号可以用SEL1表示，第二子控制信号可以用SEL0表示；第一命令信号用CMD_IN表示，第一时钟信号用CLK1表示，时钟门控信号用CLK_Gating表示，第二时钟信号用CLK表示，第一中间信号可以用Q1表示，第二中间信号可以用Q2表示，第三中间信号可以用CMD_shift表示；第一延迟信号可以用CMD_delay表示；第二命令信号可以用OUTPUT表示。需要注意的是，第一中间信号Q1与第一延迟信号CMD_delay之间存在由于传输路径带来的略微延迟。通常情况下，这点延迟可以忽略不计，此时第一中间信号Q1与第一延迟信号CMD_delay可以看作是一个信号。

需要说明的是，对于图11而言，在第一命令信号CMD_IN包括单个命令，以及第一子控制信号SEL1的取值为1，第二子控制信号SEL0的取值为0时，此时对应的信号时序如图12所示。其中，通过第一触发器503对第一命令信号CMD_IN的采样处理，可以得到第一中间信号Q1和第一延迟信号CMD_delay，这里的第一中间信号Q1与第一延迟信号CMD_delay之间的延迟时间为t₁，t₁是由传输路径产生的，故t₁比较小，通常可以忽略不计。

进一步地，通过第二触发器504对第一中间信号Q1进行采样处理，可以得到第五中间信号Q3，而且第五中间信号Q3与第一中间信号Q1之间的延迟时间为1tck（即一个预设时钟周期）。另外，由于第一子控制信号SEL1的取值为1，第二子控制信号SEL0的取值为0，那么第五中间信号Q3需要继续经过第七触发器509、第八触发器510以及第九触发器511的采样处理，可以得到第三中间信号CMD_shift，而且第三中间信号CMD_shift与第一中间信号Q1之间的延迟时间为4tck（即四个预设时钟周期）。最后，通过SR锁存器514和第二非门515，可以是由第一延迟信号CMD_delay和第三中间信号CMD_shift分别产生第二命令信号OUTPUT的下降沿和上升沿，而且第二命令信号OUTPUT的脉冲宽度等于第三中间信号CMD_shift与第一中间信号Q1之间的延迟时间（即为4tck）。

还需要说明的是，对于图11而言，在第一命令信号CMD_IN包括连续的两个命令，且两个命令之间的时间间隔为4tck；以及第一子控制信号SEL1的取值为1，第二子控制信号SEL0的取值为0时，此时对应的信号时序如图13所示。其中，通过第一触发器503对第一命令信号CMD_IN的采样处理，可以得到第一中间信号Q1和第一延迟信号CMD_delay；其中，这里的第一延迟信号CMD_delay与第一命令信号CMD_IN之间的延迟时间为t₂，t₂可以是由第一触发器503的器件延迟以及传输路径延迟共同产生的。在这里，第一触发器503的器件延迟主要表现为第一命令信号CMD_IN与第一中间信号Q1之间的延迟时间，传输路径延迟主要表现为第一中间信号Q1与第一延迟信号CMD_delay之间的延迟时间，传输路径的延迟时间较小，通常可以忽略不计。

进一步地，由于第一子控制信号SEL1的取值为1，第二子控制信号SEL0的取值为0，那么对于第一中间信号Q1来说，依次经过第二触发器504、第七触发器509、第八触发器510以及第九触发器511的采样处理，从而能够生成第三中间信号CMD_shift。在这里，考虑到第二触发器504、第七触发器509、第八触发器510以及第九触发器511等器件延迟以及传输路径的延迟，将这些延迟所带来的延迟时间设置为t₃；那么第三中间信号CMD_shift与第一延迟信号CMD_delay之间的延迟时间为4tck与t₃之和。在理想情况下，t₃可以忽略不计，也就是说，第三中间信号CMD_shift与第一延迟信号CMD_delay之间的延迟时间可以看作为4tck。

对于图11所示的命令产生电路30，如果在接收到连续的两个命令，且两个命令之间的时间间隔为4tck，并且第三中间信号CMD_shift与第一延迟信号CMD_delay之间的延迟时间也为4tck时，这时候第一命令信号CMD_IN中的第二个命令没有通过第二命令信号OUTPUT输出正确的电平，导致DQ端无法设置正确的终端电阻的阻值。从图13可以看出，对于第一命令信号CMD_IN中的第二个命令，第二个命令对应的CMD_delay处于低电平的时候，正好第三中间信号CMD_shift也是处于低电平（这是因为两个命令之间的时间间隔为4tck，而信号移位也恰好为4tck），所以在CMD_delay的第二个脉冲结束时刻，第二命令信号OUTPUT由低电平变为高电平；但是此时第三中间信号CMD_shift仍为低电平，根据SR锁存器514和第二非门515的逻辑处理，最终输出的第二命令信号OUTPUT仍为高电平，并且之后也没有发生第二命令信号OUTPUT变为低电平的情况，即第二个命令对应的OUTPUT保持高电平。也就是说，在第二命令信号OUTPUT中，仅对应第一个命令输出为低电平有效的脉冲并且拓宽脉冲宽度，以覆盖第一个命令对应的DQ数据写入的过程；但是第二个命令没有通过第二命令信号OUTPUT输出正确的电平，导致DQ端无法设置正确的终端电阻的阻值。

综上可知，在本申请实施例中，当连续的两个ODT命令到来时，如果两个ODT命令之间的时间间隔为特定数量的预设时钟周期，并且ODT命令的移位长度也恰好为特定数量的预设时钟周期，例如特定数量为4；那么对于该命令产生电路，最终输出的ODT脉冲中会出现第二个ODT命令无输出现象。

基于此，针对前述实施例所述的命令产生电路30，图14为本申请实施例提供的另一种命令产生电路30的详细结构示意图。如图14所示，命令产生电路30可以包括第一与非门601、第一非门602、第一触发器603、第二触发器604、第三触发器605、第四触发器606、第五触发器607、第六触发器608、第七触发器609、第八触发器610、第九触发器611、第一选择单元612、第二选择单元613、SR锁存器614和第二非门615，具体连接关系参见图14。

在图14中，第一子控制信号可以用SEL1表示，第二子控制信号可以用SEL0表示；第一命令信号用CMD_IN表示，第一时钟信号用CLK1表示，时钟门控信号用CLK_Gating表示，第二时钟信号用CLK表示，第一中间信号可以用Q1表示，第二中间信号可以用Q2表示，第三中间信号可以用CMD_shift表示；第一延迟信号可以用CMD_delay表示；第二命令信号可以用OUTPUT表示。另外，与图11所示的命令产生电路30相比，在图14中，第九触发器611的置位端（SET）用于接收第一延迟信号CMD_delay。

此外，还需要注意的是，第一中间信号Q1与第一延迟信号CMD_delay之间存在由于传输路径带来的略微延迟。通常情况下，这点延迟可以忽略不计，也就是说，在本公开实施例中，第一中间信号Q1与第一延迟信号CMD_delay可以看作是一个信号。

还需要说明的是，对于图14而言，在第一命令信号CMD_IN为连续的两个命令，且两个命令之间的时间间隔为4tck；以及第一子控制信号SEL1的取值为1，第二子控制信号SEL0的取值为0时，此时对应的信号时序如图15所示。其中，通过第一触发器603对第一命令信号CMD_IN的采样处理，可以得到第一延迟信号CMD_delay，这里的第一延迟信号CMD_delay与第一命令信号CMD_IN之间存在延迟，该延迟时间可以是由第一触发器603的器件延迟以及传输路径延迟共同产生的。

进一步地，由于第一子控制信号SEL1的取值为1，第二子控制信号SEL0的取值为0，那么对于第一中间信号Q1来说，在经过第二触发器604的采样处理后，可以得到第五中间信号Q3；然后第五中间信号Q3继续经过第七触发器609、第八触发器610以及第九触发器611的采样处理，从而能够生成第三中间信号CMD_shift。紧接着，通过SR锁存器614和第二非门615对第一命令信号进行脉冲拓宽处理，具体可以是由第一延迟信号CMD_delay的第一个下降沿产生第二命令信号OUTPUT的下降沿，由第三中间信号CMD_shift的下降沿产生第二命令信号OUTPUT的上升沿，而且第二命令信号OUTPUT的脉冲宽度等于8tck（即八个预设时钟周期）。其中，这里的下降沿是指由高电平变为低电平的时候，上升沿是指由低电平变为高电平的时候。

另外，基于图14所示的命令产生电路30，如果在接收到连续的两个命令，且两个命令之间的时间间隔为4tck，并且第三中间信号CMD_shift与第一延迟信号CMD_delay之间的延迟时间也为4tck时，从图15可以看出，对于第一命令信号CMD_IN中的第二个命令，第二个命令对应的第一延迟信号CMD_delay处于低电平的时候，第三中间信号CMD_shift保持为高电平（这是因为CMD_delay作为第九触发器611的置位信号导致的），所以在CMD_delay的第二个脉冲结束时刻，第二命令信号OUTPUT仍然保持低电平；根据SR锁存器614和第二非门615的逻辑处理，最终输出的第二命令信号OUTPUT为低电平，直至在第三中间信号CMD_shift的下降沿时刻，第二命令信号OUTPUT由低电平变为高电平，这时候第二命令信号OUTPUT的低电平有效的脉冲宽度为8tck。

在本公开实施例中，由于第一延迟信号CMD_delay作为第九触发器611的置位信号，可以在第一延迟信号CMD_delay处于低电平时，能够保持第三中间信号CMD_shift始终为高电平。这样，通过第一延迟信号CMD_delay来对第三中间信号CMD_shift进行设置，可以有效防止通过SR锁存器和第二非门之后输出的第二命令信号OUTPUT被重置为高电平，使得第二命令信号OUTPUT处于低电平时的脉冲宽度等于8tck，从而能够避免存在连续的两个ODT命令时第二个ODT命令无输出现象，从而能够正确的设置终端电阻的阻值。

本实施例提供了一种命令产生电路，该命令产生电路可以支持BL8、BL16、BL32等数据突发长度；以及在处于WR/NTRD/NTWR模式时，DQ管脚处可以设置合适的终端电阻。如此，当存在连续的两个ODT命令时，不仅可以避免第二个ODT命令无输出现象，而且还能够减小信号在传输过程中的能量损耗和反射，提高了信号完整性，进而提高了存储器性能。

本公开的又一实施例中，参见图16，其示出了本公开实施例提供的一种存储器的组成结构示意图。如图16所示，存储器160至少包括如前述实施例所述的命令产生电路30。

在一些实施例中，存储器160可以包括DRAM芯片。其中，对于DRAM芯片来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5、DDR6等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5、LPDDR6等内存规格，这里对此也不作具体限定。

在本公开实施例中，对于该存储器160而言，将第一中间信号作为置位信号，能够在第一中间信号处于低电平时，使得采样得到的第三中间信号保持为高电平，从而当存在连续的两个ODT命令时，可以有效避免第二个ODT命令出现无输出现象；另外，第二命令信号的脉冲宽度等于第三中间信号与第一中间信号之间的移位长度，而第二命令信号的脉冲宽度会受BL的影响，根据BL的长度大小，可以适应性调整第二命令信号的脉冲宽度;另外，考虑到控制器设置的片内终结补偿值，还可以继续对第二命令信号进行脉宽调整处理，以使得根据最终产生的ODT脉冲来控制终端电阻的阻值切换，如此还能够减小信号在传输过程中的能量损耗和反射，提高了信号完整性，进而提高了存储器性能。

以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims

1.一种命令产生电路，其特征在于，所述命令产生电路包括第一采样电路、基础延时电路、第二采样电路和命令调整电路，所述第一采样电路的输出端与所述基础延时电路的输入端连接，所述基础延时电路的输出端与所述第二采样电路的输入端连接，且所述第一采样电路的输出端和所述第二采样电路的输出端均与所述命令调整电路连接，其中：

所述第一采样电路，用于接收第一命令信号和第一时钟信号，根据所述第一时钟信号对所述第一命令信号进行采样处理，得到第一中间信号；

所述基础延时电路，用于接收所述第一中间信号、所述第一时钟信号和第一控制信号，根据所述第一控制信号、所述第一时钟信号对所述第一中间信号进行采样及移位处理，得到第二中间信号；其中，所述第二中间信号与所述第一中间信号之间的移位长度与所述第一控制信号具有关联关系；

所述第二采样电路，用于接收所述第一时钟信号、所述第一中间信号和所述第二中间信号，根据所述第一中间信号对所述第二采样电路进行置位处理，以及根据所述第一时钟信号对所述第二中间信号进行采样处理，得到第三中间信号；

所述命令调整电路，用于接收所述第一中间信号和所述第三中间信号，根据所述第一中间信号和所述第三中间信号对所述第一命令信号进行脉宽调整处理，生成第二命令信号，且所述第二命令信号的脉冲宽度大于所述第一命令信号的脉冲宽度。

2.根据权利要求1所述的命令产生电路，其特征在于，所述第一控制信号的取值与数据突发长度BL具有关联关系。

3.根据权利要求1所述的命令产生电路，其特征在于，所述第二命令信号的脉冲宽度等于所述第三中间信号与所述第一中间信号之间的移位长度，且所述第二命令信号的脉冲宽度与数据突发长度BL具有关联关系；其中：

在所述数据突发长度BL增大时，根据所述第一控制信号控制所述第二中间信号与所述第一中间信号之间的移位长度增加，以使得所述第二命令信号的脉冲宽度增宽；

在所述数据突发长度BL减小时，根据所述第一控制信号控制所述第二中间信号与所述第一中间信号之间的移位长度减小，以使得所述第二命令信号的脉冲宽度减窄。

4.根据权利要求1所述的命令产生电路，其特征在于，所述命令产生电路还包括时钟处理电路，其中：

所述时钟处理电路，用于接收时钟门控信号和第二时钟信号，根据所述时钟门控信号对所述第二时钟信号进行控制处理，生成所述第一时钟信号；

其中，在所述时钟门控信号处于第一电平状态时，所述第一时钟信号与所述第二时钟信号的频率相同；在所述时钟门控信号处于第二电平状态时，所述第一时钟信号处于低电平状态。

5.根据权利要求4所述的命令产生电路，其特征在于，所述时钟处理电路包括第一与非门和第一反相模块，其中：

所述第一与非门的第一输入端用于接收所述时钟门控信号，所述第一与非门的第二输入端用于接收所述第二时钟信号，所述第一与非门的输出端与所述第一反相模块的输入端连接，所述第一反相模块的输出端用于输出所述第一时钟信号。

6.根据权利要求1所述的命令产生电路，其特征在于，所述第一采样电路包括第一触发器，其中：

所述第一触发器的输入端用于接收所述第一命令信号，所述第一触发器的时钟端用于接收所述第一时钟信号，所述第一触发器的第一输出端用于输出所述第一中间信号；其中，所述第一触发器的第一输出端用于反映被所述第一时钟信号进行采样后的所述第一触发器的输入端的值。

7.根据权利要求1所述的命令产生电路，其特征在于，所述基础延时电路包括M个第二触发器和N个选择单元，且M个所述第二触发器的时钟端均用于接收所述第一时钟信号，所述第一控制信号中的每一个子控制信号分别与N个所述选择单元的控制端连接；其中：

第一个所述第二触发器的输入端用于接收所述第一中间信号，第一个所述第二触发器的第一输出端与第二个所述第二触发器的输入端、N个所述选择单元的第一输入端分别连接；

第k个所述第二触发器的第一输出端与下一个所述第二触发器的输入端连接，直至第j个所述第二触发器的第一输出端与第i个所述选择单元的第二输入端连接，第i个所述选择单元的输出端与第j+1个所述第二触发器的输入端连接，第j+1个所述第二触发器的第一输出端与下一个所述第二触发器的输入端连接；

第M个所述第二触发器的第一输出端与第N个所述选择单元的第二输入端连接，第N个所述选择单元的输出端用于输出所述第二中间信号；

其中，i为大于或等于1且小于N的整数，k为大于1且小于j的整数，j为大于k且小于M的整数；每一个所述第二触发器的第一输出端用于反映被所述第一时钟信号进行采样后的所述第二触发器的输入端的值。

8.根据权利要求7所述的命令产生电路，其特征在于，在M的取值等于7，N的取值等于2时，所述第一控制信号包括第一子控制信号和第二子控制信号，且七个所述第二触发器的时钟端均用于接收所述第一时钟信号；其中：

第一个所述选择单元的控制端与所述第一子控制信号连接，第二个所述选择单元的控制端与所述第二子控制信号连接；

第一个所述第二触发器的输入端用于接收所述第一中间信号，第一个所述第二触发器的第一输出端分别与第二个所述第二触发器的输入端、第一个所述选择单元的第一输入端和第二个所述选择单元的第一输入端连接；

第二个所述第二触发器的第一输出端与第三个所述第二触发器的输入端连接，第三个所述第二触发器的第一输出端与第四个所述第二触发器的输入端连接，第四个所述第二触发器的第一输出端与第五个所述第二触发器的输入端连接，第五个所述第二触发器的第一输出端与第一个所述选择单元的第二输入端连接，第一个所述选择单元的输出端与第六个所述第二触发器的输入端连接，第六个所述第二触发器的第一输出端与第七个所述第二触发器的输入端连接，第七个所述第二触发器的第一输出端与第二个所述选择单元的第二输入端连接，第二个所述选择单元的输出端用于输出所述第二中间信号。

9.根据权利要求8所述的命令产生电路，其特征在于，所述第二采样电路包括第三触发器，其中：

所述第三触发器的输入端用于接收所述第二中间信号，所述第三触发器的时钟端用于接收所述第一时钟信号，所述第三触发器的置位端用于接收所述第一中间信号，所述第三触发器的第一输出端用于输出所述第三中间信号；其中，所述第三触发器的第一输出端用于反映被所述第一时钟信号进行采样后的所述第三触发器的输入端的值。

10.根据权利要求9所述的命令产生电路，其特征在于，

在所述第一子控制信号和所述第二子控制信号均处于第二电平状态时，所述第三中间信号与所述第一中间信号之间的移位长度等于8个预设时钟周期；

在所述第一子控制信号处于第一电平状态，且所述第二子控制信号处于第二电平状态时，所述第三中间信号与所述第一中间信号之间的移位长度等于4个预设时钟周期；

在所述第一子控制信号处于第二电平状态，且所述第二子控制信号处于第一电平状态时，所述第三中间信号与所述第一中间信号之间的移位长度等于2个预设时钟周期；

其中，所述预设时钟周期等于所述第一时钟信号的时钟周期。

11.根据权利要求9所述的命令产生电路，其特征在于，

所述第三触发器，用于在所述第一中间信号处于第二电平状态时，控制所述第三中间信号处于第一电平状态。

12.根据权利要求4、10或11所述的命令产生电路，其特征在于，所述第一电平状态为高电平，所述第二电平状态为低电平。

13.根据权利要求1所述的命令产生电路，其特征在于，所述命令调整电路包括SR锁存器和第二反相模块，所述SR锁存器包括第二与非门和第三与非门；其中：

所述第二与非门的第一输入端用于接收所述第一中间信号，所述第二与非门的第二输入端与所述第三与非门的输出端连接；

所述第三与非门的第二输入端用于接收所述第三中间信号，所述第三与非门的第一输入端与所述第二与非门的输出端连接，且所述第二与非门的输出端还与所述第二反相模块的输入端连接，所述第二反相模块的输出端用于输出所述第二命令信号。

14.根据权利要求1所述的命令产生电路，其特征在于，所述命令产生电路还包括延迟移位电路，其中：

所述延迟移位电路，用于接收所述第一时钟信号和所述第二命令信号，根据所述第一时钟信号对所述第二命令信号进行采样及移位处理，得到第三命令信号；其中，所述第三命令信号用于控制终端电阻的阻值切换。

15.一种存储器，其特征在于，所述存储器至少包括如权利要求1至14中任一项所述的命令产生电路。