JP2001093292A

JP2001093292A - 半導体制御装置

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Publication number: JP2001093292A
Application number: JP2000203346A
Authority: JP
Inventors: Hiroya Ueno; 博也上野; Junji Nakatsuka; 淳二中塚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-07-21
Filing date: 2000-07-05
Publication date: 2001-04-06
Anticipated expiration: 2020-07-05
Also published as: JP3703372B2

Abstract

(57)【要約】【課題】スイッチを内蔵するサンプルホールド回路を
複数備える場合に、データのサンプルホールドを前記複
数のサンプルホールド回路を用いて順番に行う場合に、
何れか１個のサンプルホールド回路でのデータのサンプ
ルホールド回路中は、他のサンプルホールド回路のスイ
ッチの開動作に伴うスイッチング雑音が正しいデータの
サンプルホールドを誤らせることを防止する。【解決手段】スイッチ制御回路２０は複数のサンプル
ホールド回路１〜３に対し順次スイッチ制御信号ＳＨ１
〜ＳＨ３を出力する。例えば、第１のスイッチ開閉回路
２１は、サンプルホールド回路１でのデータのサンプル
ホールド終了に合わせて、信号線３１を経て第２のスイ
ッチ開閉回路２２に閉信号を出力する。第２のスイッチ
開閉回路２２は、前記閉信号を受けるまでは、スイッチ
制御回路２０からのスイッチ制御信号ＳＨ２をサンプル
ホールド回路２に出力しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個のサンプル
ホールド回路を備えた半導体制御装置に関し、特に、携
帯電話などの移動体通信装置に利用して有効なものに関
する。

【０００２】

【従来の技術】近年、Ｖｅｒｉｌｏｇ等のハードウェア
記述言語を用いて半導体制御装置のレイアウトを自動配
置、配線することが多く行われてきている。

【０００３】携帯電話などの移動体通信装置では、デー
タ信号を保持するためにサンプルホールド回路が利用さ
れており、そのサンプルホールド回路を備えた半導体制
御装置のレイアウト設計にも、自動配置、配線技術が多
く利用されている。

【０００４】図１２は、サンプルホールド回路を備えた
従来の半導体制御装置の全体構成を示す。同図におい
て、１００はスイッチ制御回路、１１０、１２０、１３
０は各々サンプルホールド回路である。前記スイッチ制
御回路１００は各サンプルホールド回路と各々信号線１
４０、１５０、１６０と接続されていて、この信号線を
介して各サンプルホールド回路１１０〜１３０にスイッ
チ制御信号ＳＨ１、ＳＨ２、ＳＨ３を順番に出力する。

【０００５】図１３は、図１２に示した従来の半導体制
御装置の具体的回路図である。スイッチ制御回路１００
からのスイッチ制御信号ＳＨ１、ＳＨ２、ＳＨ２によ
り、各々サンプルホールド回路１１０〜１３０のＣＭＯ
Ｓスイッチ１１２、１２２、１３２が開動作して、デー
タ入力端子ＤＡＴＡＩＮからのデータが前記スイッチ制
御信号ＳＨ１〜ＳＨ３に同期して容量１１１、１２１、
１３１に順番にサンプルされる。この時のタイミングチ
ャートを図１４に示す。

【０００６】図１４において、タイミングＴ１において
スイッチ制御信号ＳＨ１の立上りに同期してサンプルホ
ールド回路１１０のＣＭＯＳスイッチ１１２が開き、容
量１１１にデータが取り込まれ始める。その後、タイミ
ングＴ２でのスイッチ制御信号ＳＨ１の立下りに同期し
てデータがサンプルホールドされ、ＣＭＯＳスイッチ１
１２が閉じる。

【０００７】次に、タイミングＴ３でのスイッチ制御信
号ＳＨ２の立上りに同期してサンプルホールド回路１２
０のＣＭＯＳスイッチ１２２が開き、容量１２１にデー
タが取り込まれ始める。その後、タイミングＴ４でのス
イッチ制御信号ＳＨ２の立下りに同期して前記データが
サンプルホールドされ、ＣＭＯＳスイッチ１２２が閉じ
る。

【０００８】同様にして、タイミングＴ５でのスイッチ
制御信号ＳＨ３の立上りに同期してサンプルホールド回
路１３０のＣＭＯＳスイッチ１３２が開き、容量１３１
にデータが取り込まれ始める。その後、タイミングＴ６
でのスイッチ制御信号ＳＨ３の立下りに同期してデータ
がサンプルホールドされ、ＣＭＯＳスイッチ１３２が閉
じる。このようにして、複数個のＣＭＯＳスイッチ１１
２〜１３２が順番に開閉して、入力端子ＤＡＴＡＩＮの
データが順番に各サンプルホールド回路１１０〜１３０
に取り込まれて行く。

【０００９】

【発明が解決しようとする課題】近年、半導体装置のレ
イアウトの自動配置配線技術が利用されるようになり、
その技術により信号線の配線長は従来よりも正確に制御
できるようになってきた。しかし、実際には、チップの
製造バラツキ等によって、配線の抵抗値や容量にバラツ
キが生じ、その結果、信号の伝達速度にバラツキが生
じ、信号遅延を生じる。

【００１０】信号遅延を生じた場合のタイミングチャー
トを図１５に示す。同図において、入力端子ＤＡＴＡＩ
Ｎのデータには、ＣＭＯＳスイッチ１１２、１２２、１
３２のスイッチングによるデジタル信号のクロストーク
や基板を介しての回り込み雑音によるスイッチング雑音
が現れている。

【００１１】今、信号遅延により、スイッチ制御信号Ｓ
Ｈ１が遅れた場合を考える。スイッチ制御信号ＳＨ１の
立下りが遅れ、タイミングＴ３でＬレベルになる以前
に、タイミングＴ２で次のスイッチ制御信号ＳＨ２がＨ
レベルとなると、ＣＭＯＳスイッチ１２２が開く。この
時、入力端子ＤＡＴＡＩＮのデータにはスイッチング雑
音が生じる。そして、タイミングＴ３においてスイッチ
制御信号ＳＨ１の立下り、この立下りに同期して入力端
子ＤＡＴＡＩＮのデータが容量１１１にサンプルホール
ドされる。この時、前記ＣＭＯＳスイッチ１２２のスイ
ッチングに起因して生じた前記スイッチング雑音ΔＶ
が、誤った値として容量１１１にサンプルホールドされ
る。

【００１２】次に、同様にして、信号遅延により、スイ
ッチ制御信号ＳＨ２の立下りが遅れた場合を考えると、
スイッチ制御信号ＳＨ２の立下りが遅れ、タイミングＴ
５でＬレベルになる以前に、タイミングＴ４で次のスイ
ッチ制御信号ＳＨ３がＨレベルとなると、ＣＭＯＳスイ
ッチ１３２が開いてスイッチング雑音が生じる。そし
て、タイミングＴ５において前記スイッチ制御信号ＳＨ
２の立下りに同期して、入力端子ＤＡＴＡＩＮのデータ
が容量１２１にサンプルホールドされる。この時、ＣＭ
ＯＳスイッチ１３２のスイッチングに起因して生じた前
記スイッチング雑音ΔＶが、誤った値として容量１２１
にサンプルホールドされる。従って、従来では、スイッ
チング雑音がサンプルホールドの性能を低下させるとい
う問題点があった。

【００１３】本発明は前記従来の問題点を解決するもの
であり、その目的は、スイッチ制御回路から複数個のサ
ンプルホールド回路までの各信号配線長の長短に拘わら
ず、何れかのサンプルホールド回路でのデータのサンプ
ルホールド中に、次のサンプルホールド回路においてス
イッチが開動作することを確実に防止して、スイッチン
グ雑音を含まない正しいデータをサンプルホールドし、
サンプルホールド性能の向上を図ることにある。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、何れか１個のサンプルホールド回路で
データを保持し終わるまでは、次にデータを保持するサ
ンプルホールド回路においてスイッチを開動作させない
ように制御する。

【００１５】すなわち、請求項１記載の発明の半導体制
御装置は、内部にデータ取り込み用のスイッチを備え、
外部からのデータを保持する複数個のサンプルホールド
回路と、前記複数個のサンプルホールド回路と各々信号
線で接続され、前記複数個のサンプルホールド回路に対
して、順番に、データを保持させるためのスイッチ制御
信号を出力する制御回路と、前記サンプルホールド回路
と同数設けられ、前記各信号線に配置されたスイッチ開
閉回路とを備え、前記各スイッチ開閉回路は、前記制御
回路のスイッチ制御信号を対応する信号線から受けると
共に、このスイッチ制御信号の１回前に出力されるスイ
ッチ制御信号を受けるスイッチ開閉回路から状態信号を
受け、前記１回前に出力されるスイッチ制御信号を受け
たサンプルホールド回路の前記スイッチが開状態にある
ときには、対応するサンプルホールド回路に対する前記
スイッチ制御信号の出力を禁止することを特徴とする。

【００１６】請求項２記載の発明は、前記請求項１記載
の半導体制御装置において、各スイッチ開閉回路は、前
記１回前に出力されるスイッチ制御信号を受けるスイッ
チ開閉回路から前記状態信号として閉信号を受けて、初
めて、対応するサンプルホールド回路に対して前記スイ
ッチ制御信号を出力することを特徴とする。

【００１７】請求項３記載の発明は、前記請求項１記載
の半導体制御装置において、各スイッチ開閉回路は、第
１及び第２のＮＡＮＤ回路と、第１及び第２のインバー
タとを備え、前記第１のＮＡＮＤ回路は、前記１回前に
出力されるスイッチ制御信号を受けるスイッチ開閉回路
からの信号と、前記第２のインバータの出力とを受け、
前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の
出力と、前記スイッチ制御回路のスイッチ制御信号とを
受け、前記第１のインバータは前記第２のＮＡＮＤ回路
の出力を受け、前記第２のインバータは前記第１のイン
バータの出力を受け、前記第１及び第２のインバータの
１組の出力が、前記スイッチ制御信号として、対応する
サンプルホールド回路に出力され、前記第１のインバー
タの出力が前記状態信号として出力されることを特徴と
する。

【００１８】請求項４記載の発明は、前記請求項１記載
の半導体制御装置において、各スイッチ開閉回路は、第
１及び第２のＮＡＮＤ回路と、１個のインバータとを備
え、前記第１のＮＡＮＤ回路は、前記１回前に出力され
るスイッチ制御信号を受けるスイッチ開閉回路からの信
号と、前記第２のＮＡＮＤ回路の出力とを受け、前記第
２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の出力
と、前記スイッチ制御回路のスイッチ制御信号とを受
け、前記インバータは前記第２のＮＡＮＤ回路の出力を
受け、前記第２のＮＡＮＤ回路の出力及び前記インバー
タの出力との１組の出力が、前記スイッチ制御信号とし
て、対応するサンプルホールド回路に出力され、前記イ
ンバータの出力が前記状態信号として出力されることを
特徴とする。

【００１９】請求項５記載の発明は、前記請求項１記載
の半導体制御装置において、各スイッチ開閉回路は、第
１及び第２のＮＯＲ回路と、第１及び第２のインバータ
とを備え、前記第１のＮＯＲ回路は、前記１回前に出力
されるスイッチ制御信号を受けるスイッチ開閉回路から
の信号と、前記第２のインバータの出力とを受け、前記
第２のＮＯＲ回路は、前記第１のＮＯＲ回路の出力と、
前記スイッチ制御回路のスイッチ制御信号とを受け、前
記第１のインバータは前記第２のＮＯＲ回路の出力を受
け、前記第２のインバータは前記第１のインバータの出
力を受け、前記第１及び第２のインバータの１組の出力
が、前記スイッチ制御信号として、対応するサンプルホ
ールド回路に出力され、前記第１のインバータの出力が
前記状態信号として出力されることを特徴とする。

【００２０】請求項６記載の発明は、前記請求項１又は
２記載の半導体制御装置において、各サンプルホールド
回路は、データ保持用の容量と、データの入力端子と前
記容量との間に配置され、前記スイッチとしてのＣＭＯ
Ｓスイッチとを備えることを特徴とする。

【００２１】請求項７記載の発明は、前記請求項１又は
２記載の半導体制御装置において、各サンプルホールド
回路は、データ保持用の容量と、データの入力端子と前
記容量との間に配置され、前記スイッチとしてのＰＭＯ
Ｓスイッチとを備えることを特徴とする。

【００２２】請求項８記載の発明は、前記請求項１又は
２記載の半導体制御装置において、各サンプルホールド
回路は、データ保持用の容量と、データの入力端子と前
記容量との間に配置され、前記スイッチとしてのＮＭＯ
Ｓスイッチとを備えることを特徴とする。

【００２３】請求項９記載の発明は、前記請求項１又は
２記載の半導体制御装置において、前記複数個のスイッ
チ開閉回路は、各々、隣りのスイッチ開閉回路と相互に
近接していることを特徴とする。

【００２４】請求項１０記載の発明は、前記請求項１又
は２記載の半導体制御装置において、前記複数個のサン
プルホールド回路の多くは、対応するスイッチ開閉回路
と、このスイッチ開閉回路から前記状態信号を受けるス
イッチ開閉回路との間に配置されることを特徴とする。

【００２５】請求項１１記載の発明は、前記請求項１又
は２記載の半導体制御装置において、前記複数個のスイ
ッチ開閉回路は、各スイッチ開閉回路とこの各スイッチ
開閉回路から前記状態信号を受けるスイッチ開閉回路と
の距離が、相互にほぼ等距離になる位置に配置されてい
ることを特徴とする。

【００２６】請求項１２記載の発明は、前記請求項１記
載の半導体制御装置において、前記複数個のサンプルホ
ールド回路は、マッチドフィルタ回路に備える複数個の
サンプルホールド回路として使用され、前記複数個のサ
ンプルホールド回路の出力は、前記マッチドフィルタ回
路に備える複数個の乗算器に各々入力されることを特徴
とする。

【００２７】以上により、請求項１〜請求項１２記載の
発明では、スイッチ制御回路が複数のスイッチ開閉回路
を介して複数のサンプルホールド回路に対してスイッチ
制御信号を順番に出力する。例えば、最初に第１のサン
プルホールド回路が前記スイッチ制御信号を受けてデー
タをサンプルホールドする場合を考えると、前記第１の
サンプルホールド回路がデータのサンプルホールドを終
了する際には、第１のスイッチ開閉回路が状態信号とし
て閉信号を第２のスイッチ開閉回路に出力する。第２の
スイッチ開閉回路は、前記閉信号を受ける以前に前記ス
イッチ制御回路からスイッチ制御信号を受けていた場合
であっても、前記閉信号を受けなければ、前記スイッチ
制御信号を第２のサンプルホールド回路には出力しな
い。従って、第１のサンプルホールド回路がデータのサ
ンプルホールドを終了した後に、初めて、第２のサンプ
ルホールド回路はそのスイッチを開動作させて、データ
のサンプルホールドを開始するので、第１のサンプルホ
ールド回路は、第２のサンプルホールド回路のスイッチ
の開動作に伴うスイッチング雑音の影響を受けることが
なく、正しい値のデータをサンプルホールドする。

【００２８】特に、請求項９記載の発明では、相い隣る
２個のスイッチ開閉回路が相互に近接するので、状態信
号の伝達が短時間で行われる。従って、前記スイッチン
グ雑音の影響を受けない正しい値のデータのサンプルホ
ールドの繰り返しを高速で実現することができる。

【００２９】また、請求項１０記載の発明では、例え
ば、第１及び第２のスイッチ開閉回路の間に第１のサン
プルホールド回路が配置されるので、第１のスイッチ開
閉回路からのスイッチ制御信号が第１のサンプルホール
ド回路に伝達された後に、第１のスイッチ開閉回路から
の状態信号（閉信号）が第２のスイッチ開閉回路に伝達
される。従って、第１のサンプルホールド回路による正
しい値のデータのサンプルホールドを確保しながら、前
記状態信号（閉信号）の伝播を短時間で行うことができ
る。

【００３０】更に、請求項１１記載の発明では、複数の
スイッチ開閉回路相互の距離が等距離であるので、各ス
イッチ開閉回路からの状態信号（閉信号）の伝播時間が
相互に等しくなる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。

【００３２】（第１の実施の形態）図１は本発明の第１
の実施の形態におけるＷ−ＣＤＭＡ用マッチドフィルタ
に用いられているサンプルホールド回路を備えた半導体
制御装置のブロック図を示す。

【００３３】図１において、ＤＡＴＡＩＮは外部からデ
ータが入力されるデータ入力端子、Ａはｎ個のサンプル
ホールド回路１、２、３、４…ｎを備えた本願発明の半
導体制御装置であって、前記各サンプルホールド回路１
〜ｎは、前記データ入力端子ＤＡＴＡＩＮに入力された
データを順次保持する。５、６、７、８…ｍは、前記ｎ
個のサンプルホールド回路１〜ｎと同数の乗算器であっ
て、これら乗算器５〜ｍは、各々、対応するサンプルホ
ールド回路でサンプルホールドされたデータと拡散符号
（ｐｓｅｕｄｏ−ｒａｎｄｏｍｎｏｉｓｅ、（Ｐ
Ｎ））（自己の鍵）とを乗算する。また、９は加算器で
あって、前記ｎ個の乗算器５〜ｍの乗算結果を加算す
る。前記加算器９の出力は、入力端子ＤＡＴＡＩＮに入
力されたデータと拡散符号とが一致する場合には、所定
の値の相関出力となる。

【００３４】尚、本願発明の前記半導体制御装置Ａは、
本実施の形態では、携帯電話のＷ−ＣＤＭＡ用マッチド
フィルタに使用されるが、本願発明はこれに限定され
ず、例えば図２に示すように、入力端子ＤＡＴＡＩＮに
入力されたアナログ信号を、複数個のサンプルホールド
回路１〜ｎで順次サンプルホールドした後、複数個のＡ
／Ｄ変換回路１１、１２、１３、１４…ｐで各々デジタ
ル信号に変換する構成に適用したり、ＣＣＤ装置などに
適用することが可能である。

【００３５】次に、前記半導体制御装置Ａの内部構成を
図３に基づいて説明する。同図の半導体制御装置Ａに
は、複数個（同図では同装置Ａの構成及びその動作の説
明を簡単にするために３個とした）のサンプルホールド
回路１、２、３と、スイッチ制御回路２０と、前記サン
プルホールド回路１〜３に対応してこれらサンプルホー
ルド回路１〜３と同数備えられたスイッチ開閉回路２
１、２２、２３とが備えられる。

【００３６】前記スイッチ制御回路２０は、前記３個の
サンプルホールド回路１〜３と各々信号線２５、２６、
２７で接続されていて、クロック信号としてデータを保
持させるためのスイッチ制御信号ＳＨ１、ＳＨ２、ＳＨ
３をデータを保持させる周期で各々信号線２５〜２７を
経てサンプルホールド回路１〜３に出力する。スイッチ
制御信号ＳＨ１〜ＳＨ３の出力順序は、第１に制御信号
ＳＨ１、第２に制御信号ＳＨ２、第３に制御信号ＳＨ３
であり、次に制御信号ＳＨ１に戻ることを繰り返す。前
記３個のスイッチ開閉回路２１〜２３は、前記各信号線
２５、２６、２７に各々配置されていると共に、第１及
び第２のスイッチ開閉回路２１、２２は相互に信号線３
１で接続され、第２及び第３のスイッチ開閉回路２２、
２３は相互に信号線３２で接続され、第３及び第１のス
イッチ開閉回路２３、２１は相互に信号線３３で接続さ
れている。

【００３７】図４は前記サンプルホールド回路１〜３及
びスイッチ開閉回路２１〜２３の内部構成を示す。同図
において、３個のサンプルホールド回路１〜３は、並列
に並べられた容量結合型である。第１のサンプルホール
ド回路１は、データを保持するための容量１ａと、ＰＭ
ＯＳトランジスタＴｐ及びＮＭＯＳトランジスタＴｎを
並列接続したＣＭＯＳスイッチ１ｂとを備え、前記ＣＭ
ＯＳスイッチ１ｂは、前記入力端子ＤＡＴＡＩＮと前記
容量１ａとの間に配置される。同様に、第２及び第３の
サンプルホールド回路２、３も、各々、容量２ａ及びＣ
ＭＯＳスイッチ２ｂ、容量３ａ及びＣＭＯＳスイッチ３
ｂを備える。各回路１〜３の容量１ａ、２ａ、３ａでサ
ンプルホールドされたデータは、各回路１〜３の出力端
子ＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を通じて図示し
ないデータ処理回路に出力され、この処理回路によって
データ処理される。このデータ処理の詳細は本願発明と
関係しないので、省略する。

【００３８】また、前記第１、第２及び第３のスイッチ
開閉回路２１〜２３は、同一の内部構成を持つ。以下、
第１のスイッチ開閉回路２１の内部構成を説明し、他の
スイッチ開閉回路２２、２３については同一部分に同一
符号を付してその説明を省略する。

【００３９】第１のスイッチ開閉回路２１において、４
１は第１のＮＡＮＤ回路、４２は第２のＮＡＮＤ回路、
４３は第１のインバータ、４４は第２のインバータであ
る。前記第１のＮＡＮＤ回路４１は、スイッチ開閉回路
２３から信号線３３を経て入力される信号と、前記第２
のインバータ４４の出力とを受ける。前記第２のＮＡＮ
Ｄ回路４２は、前記第１のＮＡＮＤ回路４１の出力と、
前記スイッチ制御回路２０のスイッチ制御信号ＳＨ１と
を受ける。また、前記第１のインバータ４３は前記第２
のＮＡＮＤ回路４２の出力を受け、前記第２のインバー
タ４４は前記第１のインバータ４３の出力を受ける。従
って、前記第１及び第２のＮＡＮＤ回路４１、４２は、
その一方の出力が他方の入力に接続されているＳｅｔ−
Ｒｅｓｅｔラッチ回路を構成する。前記第１及び第２の
インバータ４３、４４の出力ＳＷ１、ＸＳＷ１は、前記
スイッチ制御信号ＳＨ１に代わる差動のスイッチ制御信
号として、対応するサンプルホールド回路１のＣＭＯＳ
スイッチ１ｂに出力される。また、前記第１のインバー
タ４３の出力、特にＬレベルの出力（閉信号）は、サン
プルホールド回路１のＣＭＯＳスイッチ１ｂの閉状態を
示す状態信号として、前記信号線３１を経てスイッチ制
御回路２２の第１のＮＡＮＤ回路４１に出力される。

【００４０】ここで、スイッチ開閉回路２１とその隣り
のスイッチ開閉回路２２とは相互に近接して配置されて
いて、この両者を接続する信号線３１の配線長はできる
限り短く設定される。同様に、隣りに位置する２個のス
イッチ開閉回路２２、２３も相互に近接して配置されて
いて、この両者を接続する信号線３２の配線長はできる
限り短く設定される。

【００４１】以上のように構成された本実施の形態の半
導体制御装置の動作を説明する。

【００４２】入力端子ＤＡＴＡＩＮにはデータ信号が入
力される。スイッチ制御回路２０からは、スイッチ制御
信号ＳＨ１、ＳＨ２、ＳＨ３のうち、データをサンプル
ホールドすべきサンプルホールド回路に対するスイッチ
制御信号がＨレベルとなる。今、一例としてスイッチ制
御信号ＳＨ１がＨレベルとなった時を考える。この時の
タイミングチャートを図５に示す。

【００４３】スイッチ制御信号ＳＨ１がＨレベルとなっ
たタイミングＴ１では、第３のスイッチ開閉回路２３か
らのスイッチ制御信号ＳＷ３がＬレベルであるので、第
１のスイッチ開閉回路２１のＳｅｔ−Ｒｅｓｅｔラッチ
回路の動作により、スイッチ制御信号ＳＷ１はＨレベル
となる。その結果、第１のサンプルホールド回路１のＣ
ＭＯＳスイッチ１ｂが開き、その内部の容量１ａに入力
端子ＤＡＴＡＩＮのデータが取り込まれる始める。

【００４４】次に、タイミングＴ２では、前記スイッチ
制御信号ＳＨ１がＬレベルに立下る以前に、次のスイッ
チ制御信号ＳＨ２がＨレベルに立上る。しかし、スイッ
チ制御信号ＳＷ１がＨレベルのままであるために、第２
のスイッチ開閉回路２２ではスイッチ制御信号ＳＷ２は
Ｌレベルに維持される。従って、第２のサンプルホール
ド回路２のＣＭＯＳスイッチ２ｂは開動作しない。

【００４５】そして、タイミングＴ３において、前記ス
イッチ制御信号ＳＨ１が立下ってＬレベルとなると、こ
の立下りに同期して、第１のスイッチ開閉回路２１から
スイッチ制御信号ＳＷ１がＬレベルとなって、入力端子
ＤＡＴＡＩＮのデータが第１のサンプルホールド回路１
の容量１ａにサンプルホールドされ、その内部のＣＭＯ
Ｓスイッチ１ｂが閉じる。この時、前記第２のサンプル
ホールド回路２のＣＭＯＳスイッチ２ｂは既述の通り未
だ開動作していないので、そのスイッチング雑音はない
（図中において、スイッチング雑音ΔＶ＝０と記す）。

【００４６】前記タイミングＴ３と同時に、前記第１の
スイッチ開閉回路２１のＬレベルのスイッチ制御信号
（閉信号）ＳＷ１は、信号線３１を経て第２のスイッチ
開閉回路２２に入力される。この入力により、第２のス
イッチ開閉回路２２では、タイミングＴ４においてスイ
ッチ制御信号ＳＷ２がＨレベルとなる。その結果、第２
のサンプルホールド回路２のＣＭＯＳスイッチ２ｂが初
めて開動作して、容量２ａに入力端子ＤＡＴＡＩＮのデ
ータが取り込まれ始める。この時点では、ＣＭＯＳスイ
ッチ２ｂの開動作に伴いスイッチング雑音が生じるもの
の、既に第１のサンプルホールド回路１ではデータのサ
ンプルホールドが終了しているので、問題はない。

【００４７】同様にして、タイミングＴ５において、次
のスイッチ制御信号ＳＨ３がＨレベルになるが、第２の
スイッチ開閉回路２２のスイッチ制御信号ＳＷ２がＨレ
ベルを維持しているので、この制御信号ＳＷ２を受けた
第３のスイッチ開閉回路２３では、スイッチ制御信号Ｓ
Ｗ３はＬレベルに維持される。従って、第３のサンプル
ホールド回路３のＣＭＯＳスイッチ３ｂは開動作しな
い。そして、タイミングＴ６においてスイッチ制御信号
ＳＨ２が立下ってＬレベルとなると、第２のスイッチ開
閉回路２２のスイッチ制御信号ＳＷ２がＬレベルに立下
って、入力端子ＤＡＴＡＩＮのデータが第２のサンプル
ホールド回路２の容量２ａにサンプルホールドされると
共に、ＣＭＯＳスイッチ２ｂが閉動作する。この時、前
記第３のサンプルホールド回路３のＣＭＯＳスイッチ３
ｂは既述の通り未だ開動作していないので、そのスイッ
チング雑音はない（図中において、スイッチング雑音Δ
Ｖ＝０と記す）。

【００４８】前記タイミングＴ６と同時に、第２のスイ
ッチ開閉回路２２のＬレベルのスイッチ制御信号（閉信
号）ＳＷ２は、信号線３２を経て第３のスイッチ開閉回
路２３に入力される。これにより、前記第３のスイッチ
開閉回路２３では、タイミングＴ７において初めてスイ
ッチ制御信号ＳＷ３がＨレベルに立上って、第３のサン
プルホールド回路３のＣＭＯＳスイッチ３ｂが開動作
し、入力端子ＤＡＴＡＩＮのデータが容量３ａに取り込
まれ始める。この時点では、ＣＭＯＳスイッチ３ｂの開
動作に伴いスイッチング雑音が生じるものの、既に第２
のサンプルホールド回路２ではデータのサンプルホール
ドが終了しているので、問題はない。

【００４９】以上説明したように、１個のサンプルホー
ルド回路のＣＭＯＳスイッチが開動作してデータのサン
プルホールドが行われる期間では、他のサンプルホール
ド回路のＣＭＯＳスイッチは開動作を禁止されるので、
スイッチング雑音が正しいデータのサンプルホールドを
阻害することを確実に防止できる。

【００５０】また、第１のスイッチ開閉回路２１には第
２のインバータ４４が備えられる分、対応する第１のサ
ンプルホールド回路１へのスイッチ制御信号ＸＳＷ１の
伝播に遅延が生じるが、第１のサンプルホールド回路１
においてＣＭＯＳスイッチ１ｂが閉じた後に第２のスイ
ッチ開閉回路２２において差動のスイッチ制御信号ＳＷ
２、ＸＳＷ２を第２のサンプルホールド回路２に出力す
ることができる。従って、第１のサンプルホールド回路
１でデータを保持した後に第２のサンプルホールド回路
２のＣＭＯＳスイッチ２ｂを開動作させることを保証す
ることができる。

【００５１】（第２の実施の形態）次に、本発明の第２
の実施の形態の半導体制御装置を図６に基づいて説明す
る。本実施の形態では、前記第１の実施の形態の図４と
比較して、サンプルホールド回路１、２、３の内部構成
のみが異なる。即ち、本実施の形態では、図６に示すよ
うに、各サンプルホールド回路１’、２’、３’は、Ｐ
ＭＯＳトランジスタＴｐのみで構成されたスイッチ１
ｂ’、２ｂ’、３ｂ’を有する。各スイッチ開閉回路２
１〜２３は同一構成であって、その各第２のインバータ
４４の出力ＸＳＷ１、ＸＳＷ２、ＸＳＷ３が、スイッチ
制御信号として、対応するサンプルホールド回路１’〜
３’のスイッチ１ｂ’、２ｂ’、３ｂ’に出力される。
本実施の形態の半導体制御装置の動作は前記第１の実施
の形態と同一であるので、その説明を省略する。

【００５２】（第３の実施の形態）続いて、本発明の第
３の実施の形態の半導体制御装置を図７に基づいて説明
する。本実施の形態では、図７に示すように、各サンプ
ルホールド回路１''、２''、３''は、ＮＭＯＳトランジ
スタＴｎのみで構成されたスイッチ１ｂ''、２ｂ''、３
ｂ''を有する。各スイッチ開閉回路２１〜２３は同一構
成であって、その各第１のインバータ４３の出力ＳＷ
１、ＳＷ２、ＳＷ３が、スイッチ制御信号として、対応
するサンプルホールド回路１''〜３''のスイッチ１
ｂ''、２ｂ''、３ｂ''に出力される。本実施の形態の半
導体制御装置の動作も前記第１の実施の形態と同一であ
るので、その説明を省略する。

【００５３】（第４の実施の形態）更に、本発明の第４
の実施の形態の半導体制御装置を図８に基づいて説明す
る。本実施の形態では、スイッチ開閉回路の構成を変更
している。即ち、図８では、各スイッチ開閉回路２
１’、２２’、２３’は１個のインバータ４３を備え、
前記第１の実施の形態の図４のように第２のインバータ
４４は備えられない。各スイッチ開閉回路２１’、２
２’、２３’内の第２のＮＡＮＤ回路４２の出力ＸＳＷ
１、ＸＳＷ２、ＸＳＷ３が、スイッチ制御信号として、
対応するサンプルホールド回路１〜３に出力される。

【００５４】従って、本実施の形態では、前記第１の実
施の形態の図４の半導体制御装置と比較すると、各スイ
ッチ開閉回路２１’〜２３’においてインバータが１個
減る分、各回路２１’〜２３’の面積を縮小することが
可能である。

【００５５】（第５の実施の形態）次に、本発明の第５
の実施の形態の半導体制御装置を図９に基づいて説明す
る。本実施の形態では、スイッチ開閉回路の構成を変更
している。即ち、図９において、スイッチ開閉回路２
１''、２２''、２３''は各々第１及び第２のＮＯＲ回路
４５、４６を備え、前記第１の実施の形態の図４のよう
に２個のＮＡＮＤ回路４１、４２を有しない。本実施の
形態は、Ｌレベルのスイッチ制御信号ＳＨ１〜ＳＨ３に
より、各サンプルホールド回路１〜３のＣＭＯＳスイッ
チ１ｂ〜３ｂの開制御を指示する場合に有効である。前
記ＮＯＲ回路４５、４６の使用に伴い、スイッチ開閉回
路２１''〜２３''の第１のインバータ４３の出力は、各
々、サンプルホールド回路１〜３のＰＭＯＳトランジス
タＴｐに入力され、第２のインバータ４４の出力は各々
サンプルホールド回路１〜３のＮＭＯＳトランジスタＴ
ｎに入力される。

【００５６】（第６の実施の形態）次に、本発明の第６
の実施の形態の半導体制御装置を図１０に基づいて説明
する。本実施の形態では、サンプルホールド回路の配置
位置をスイッチ開閉回路との関係で特定したものであ
る。即ち、図１０に示すように、第１のサンプルホール
ド回路１は、対応する第１のスイッチ開閉回路２１と、
この回路２１に信号線３１で接続される第２のスイッチ
開閉回路２２との間に配置される。同様に、第２のサン
プルホールド回路２は、信号線３２で接続される第２及
び第３のスイッチ開閉回路２２、２３の間に配置されて
いる。

【００５７】従って、本実施の形態では、第１及び第２
のスイッチ開閉回路２１、２２から対応するサンプルホ
ールド回路１、２への各閉信号の伝播経路と、第１及び
第２のスイッチ開閉回路２１、２２から各々信号線３
１、３２を経て第２及び第３のスイッチ開閉回路２２、
２３に閉信号（状態信号）の伝播経路とを一部共用でき
るので、サンプルホールド回路１、２でスイッチが閉じ
た後、素早くその閉状態を信号線３１、３２を経て第２
及び第３のスイッチ開閉回路２２、２３に伝達すること
が可能である。

【００５８】尚、本実施の形態では、サンプルホールド
回路１〜３及びスイッチ開閉回路２１〜２３の内部構成
を図示していないが、例えば前記図４、図６〜図９に示
した内部構成を採用することが可能であるが、特に限定
されない。

【００５９】（第７の実施の形態）次に、本発明の第７
の実施の形態の半導体制御装置を図１１に基づいて説明
する。本実施の形態は前記第６の実施の形態を更に改良
したものである。

【００６０】即ち、図１１において、３個のスイッチ開
閉回路２１〜２３は、スイッチ制御回路２０を中心とし
た円周上に配置される。３個のサンプルホールド回路１
〜３も同様に、スイッチ制御回路２０を中心とした他の
円周上に配置される。従って、３個のスイッチ開閉回路
２１〜２３相互間の離隔は、ほぼ等距離になる。その結
果、これら３個のスイッチ開閉回路を接続する３本の信
号線３１、３２、３３の配線長は相互に等しくなる。即
ち、第１のスイッチ開閉回路２１からの閉信号（状態信
号）が信号線３１を経て第２のスイッチ開閉回路２２に
伝播されるに要する時間と、第２のスイッチ開閉回路２
２からの閉信号が信号線３２を経て第３のスイッチ開閉
回路２３に伝播されるに要する時間と、第３のスイッチ
開閉回路２３からの閉信号が信号線３３を経て第１のス
イッチ開閉回路２１に伝播されるに要する時間とが相互
に等しくなる。

【００６１】尚、以上の説明では、サンプルホールド回
路及びスイッチ開閉回路は３個づつ配置したが、４個以
上複数個、例えば６４個又は１２８個を並列に配置して
も良いのは勿論である。

【００６２】また、前記スイッチ制御回路２０及び信号
線２５〜２７、３１〜３３のレイアウトは、ハードウェ
ア記述言語を用いて自動配置及び配線することが好まし
い。

【００６３】

【発明の効果】以上説明したように、請求項１〜請求項
１２記載の発明によれば、１個のサンプルホールド回路
でのデータのサンプルホールドが終了するまでは、他の
サンプルホールド回路でのスイッチの開動作を禁止した
ので、スイッチング雑音がデータのサンプルホールドに
影響することを防止でき、正しい値のデータをサンプル
ホールドできる。

【００６４】特に、請求項９記載の発明によれば、相い
隣る２個のスイッチ開閉回路が相互に近接させて、状態
信号の伝達を短時間で行わせたので、スイッチング雑音
の影響を受けない正しい値のデータのサンプルホールド
の繰り返しを高速で実現することができる。

【００６５】また、請求項１０記載の発明によれば、サ
ンプルホールド回路による正しい値のデータのサンプル
ホールドを確保しながら、スイッチ開閉回路から他のス
イッチ開閉回路への状態信号（閉信号）の伝播を短時間
で行うことができる。

【００６６】更に、請求項１１記載の発明によれば、複
数のスイッチ開閉回路相互の距離を等距離に設定したの
で、各スイッチ開閉回路からの状態信号（閉信号）の伝
播時間を相互に等しくできる。

【図面の簡単な説明】

【図１】本発明の半導体制御装置をマッチドフィルタに
適用した場合の全体概略構成図である。

【図２】本発明の半導体制御装置を他の回路に適用した
場合の全体概略構成を示す図である。

【図３】本発明の第１の実施の形態における半導体制御
装置の全体構成を示すブロック図である。

【図４】同半導体制御装置に備えるサンプルホールド回
路及びスイッチ開閉回路の内部構成を示す図である。

【図５】同半導体制御装置の動作を示すタイミングチャ
ート図である。

【図６】本発明の第２の実施の形態の半導体制御装置の
全体構成を示す図である。

【図７】本発明の第３の実施の形態の半導体制御装置の
全体構成を示す図である。

【図８】本発明の第４の実施の形態の半導体制御装置の
全体構成を示す図である。

【図９】本発明の第５の実施の形態の半導体制御装置の
全体構成を示す図である。

【図１０】本発明の第６の実施の形態の半導体制御装置
の全体構成を示す図である。

【図１１】本発明の第７の実施の形態の半導体制御装置
の全体構成を示す図である。

【図１２】サンプルホールド回路を備えた従来の半導体
制御装置の構成を示すブロック図である。

【図１３】同半導体制御装置に備えるサンプルホールド
回路の内部構成を示す回路図である。

【図１４】同半導体制御装置の動作を示すタイミングチ
ャート図である。

【図１５】同半導体制御装置において信号の伝播遅延が
生じた場合の動作のタイミングチャートを示す図であ
る。

【符号の説明】

Ａ半導体制御装置１、２、３サンプルホールド回路１ａ、２ａ、３ａ容量１ｂ、２ｂ、３ｂＣＭＯＳスイッチＴｐＰＭＯＳトランジスタＴｎＮＭＯＳトランジスタ５、６、７、８…ｍ乗算器９加算器１１〜１４…ｐＡ／Ｄ変換器２０スイッチ制御回路２１、２２、２３スイッチ開閉回路２５〜２７信号線３０〜３２信号線ＳＨ１〜ＳＨ３スイッチ制御信号４１第１のＮＡＮＤ回路４２第２のＮＡＮＤ回路４３第１のインバータ４４第２のインバータ４５第１のＮＯＲ回路４６第２のＮＯＲ回路

Claims

【特許請求の範囲】

【請求項１】内部にデータ取り込み用のスイッチを備
え、外部からのデータを保持する複数個のサンプルホー
ルド回路と、前記複数個のサンプルホールド回路と各々信号線で接続
され、前記複数個のサンプルホールド回路に対して、順
番に、データを保持させるためのスイッチ制御信号を出
力する制御回路と、前記サンプルホールド回路と同数設けられ、前記各信号
線に配置されたスイッチ開閉回路とを備え、前記各スイッチ開閉回路は、前記制御回路のスイッチ制
御信号を対応する信号線から受けると共に、このスイッ
チ制御信号の１回前に出力されるスイッチ制御信号を受
けるスイッチ開閉回路から状態信号を受け、前記１回前
に出力されるスイッチ制御信号を受けたサンプルホール
ド回路の前記スイッチが開状態にあるときには、対応す
るサンプルホールド回路に対する前記スイッチ制御信号
の出力を禁止することを特徴とする半導体制御装置。
【請求項２】各スイッチ開閉回路は、前記１回前に出
力されるスイッチ制御信号を受けるスイッチ開閉回路か
ら前記状態信号として閉信号を受けて、初めて、対応す
るサンプルホールド回路に対して前記スイッチ制御信号
を出力することを特徴とする請求項１記載の半導体制御
装置。
【請求項３】各スイッチ開閉回路は、第１及び第２の
ＮＡＮＤ回路と、第１及び第２のインバータとを備え、前記第１のＮＡＮＤ回路は、前記１回前に出力されるス
イッチ制御信号を受けるスイッチ開閉回路からの信号
と、前記第２のインバータの出力とを受け、前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の
出力と、前記スイッチ制御回路のスイッチ制御信号とを
受け、前記第１のインバータは前記第２のＮＡＮＤ回路の出力
を受け、前記第２のインバータは前記第１のインバータの出力を
受け、前記第１及び第２のインバータの１組の出力が、前記ス
イッチ制御信号として、対応するサンプルホールド回路
に出力され、前記第１のインバータの出力が前記状態信号として出力
されることを特徴とする請求項１記載の半導体制御装
置。
【請求項４】各スイッチ開閉回路は、第１及び第２の
ＮＡＮＤ回路と、１個のインバータとを備え、前記第１のＮＡＮＤ回路は、前記１回前に出力されるス
イッチ制御信号を受けるスイッチ開閉回路からの信号
と、前記第２のＮＡＮＤ回路の出力とを受け、前記第２のＮＡＮＤ回路は、前記第１のＮＡＮＤ回路の
出力と、前記スイッチ制御回路のスイッチ制御信号とを
受け、前記インバータは前記第２のＮＡＮＤ回路の出力を受
け、前記第２のＮＡＮＤ回路の出力及び前記インバータの出
力との１組の出力が、前記スイッチ制御信号として、対
応するサンプルホールド回路に出力され、前記インバータの出力が前記状態信号として出力される
ことを特徴とする請求項１記載の半導体制御装置。
【請求項５】各スイッチ開閉回路は、第１及び第２の
ＮＯＲ回路と、第１及び第２のインバータとを備え、前記第１のＮＯＲ回路は、前記１回前に出力されるスイ
ッチ制御信号を受けるスイッチ開閉回路からの信号と、
前記第２のインバータの出力とを受け、前記第２のＮＯＲ回路は、前記第１のＮＯＲ回路の出力
と、前記スイッチ制御回路のスイッチ制御信号とを受
け、前記第１のインバータは前記第２のＮＯＲ回路の出力を
受け、前記第２のインバータは前記第１のインバータの出力を
受け、前記第１及び第２のインバータの１組の出力が、前記ス
イッチ制御信号として、対応するサンプルホールド回路
に出力され、前記第１のインバータの出力が前記状態信号として出力
されることを特徴とする請求項１記載の半導体制御装
置。
【請求項６】各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記ス
イッチとしてのＣＭＯＳスイッチとを備えることを特徴
とする請求項１又は２記載の半導体制御装置。
【請求項７】各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記ス
イッチとしてのＰＭＯＳスイッチとを備えることを特徴
とする請求項１又は２記載の半導体制御装置。
【請求項８】各サンプルホールド回路は、データ保持用の容量と、データの入力端子と前記容量との間に配置され、前記ス
イッチとしてのＮＭＯＳスイッチとを備えることを特徴
とする請求項１又は２記載の半導体制御装置。
【請求項９】前記複数個のスイッチ開閉回路は、各
々、隣りのスイッチ開閉回路と相互に近接していること
を特徴とする請求項１又は２記載の半導体制御装置。
【請求項１０】前記複数個のサンプルホールド回路の
多くは、対応するスイッチ開閉回路と、このスイッチ開
閉回路から前記状態信号を受けるスイッチ開閉回路との
間に配置されることを特徴とする請求項１又は２記載の
半導体制御装置。
【請求項１１】前記複数個のスイッチ開閉回路は、各
スイッチ開閉回路とこの各スイッチ開閉回路から前記状
態信号を受けるスイッチ開閉回路との距離が、相互にほ
ぼ等距離になる位置に配置されていることを特徴とする
請求項１又は２記載の半導体制御装置。
【請求項１２】前記複数個のサンプルホールド回路
は、マッチドフィルタ回路に備える複数個のサンプルホ
ールド回路として使用され、前記複数個のサンプルホールド回路の出力は、前記マッ
チドフィルタ回路に備える複数個の乗算器に各々入力さ
れることを特徴とする請求項１記載の半導体制御装置。