JPH0758609A - グリッチ抑制回路及び方法 - Google Patents
グリッチ抑制回路及び方法Info
- Publication number
- JPH0758609A JPH0758609A JP6146769A JP14676994A JPH0758609A JP H0758609 A JPH0758609 A JP H0758609A JP 6146769 A JP6146769 A JP 6146769A JP 14676994 A JP14676994 A JP 14676994A JP H0758609 A JPH0758609 A JP H0758609A
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- JP
- Japan
- Prior art keywords
- control signal
- output signal
- signal
- suppression circuit
- glitch suppression
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Credit Cards Or The Like (AREA)
Abstract
(57)【要約】
【目的】 グリッチ抑制回路を選択的にバイパスする新
たな回路及び方法を提供する。 【構成】 半導体チップの各入力制御ライン内に集積さ
れたグリッチ抑制回路は、グリッチ抑制回路が動作する
か否か、もしするなら何時か、に関して各制御ラインに
柔軟性を提供する。
たな回路及び方法を提供する。 【構成】 半導体チップの各入力制御ライン内に集積さ
れたグリッチ抑制回路は、グリッチ抑制回路が動作する
か否か、もしするなら何時か、に関して各制御ラインに
柔軟性を提供する。
Description
【０００１】
【産業上の利用分野】本発明は「グリッチ」、すなわち
接点の跳ね返り、種々の型の干渉及び／又はノイズから
生じた制御信号の望ましくない変動の抑制に係わる。
接点の跳ね返り、種々の型の干渉及び／又はノイズから
生じた制御信号の望ましくない変動の抑制に係わる。
【０００２】
【従来の技術】低電圧制御信号は種々の理由により半導
体装置に印加され、その様な制御信号の望ましくない変
動はしばしば回路の動作に、容易でない有害な影響を有
する。これらの一時的変動を抑制するためには、それが
望ましくない過渡現象でなく望ましい制御信号として認
識される前に制御信号のいかなる変動も所定の有限時間
期間に出現することが必要とされることが知られてい
る。例えば、過渡現象抑制回路として、二つの異なる時
間において制御信号をサンプルするのに用いられ、二安
定装置の一致が制御信号の回路内への伝搬に対して必要
とされる二つの二安定装置を用いることがアメリカ特許
明細書第４、５２５、６３５号に開示されている。この
ようにして、制御信号の二状態は制御信号として認識さ
れた信号の二つのサンプルに対して一定のままであらね
ばならず、グリッチ抑制回路は二つのサンプルよりもよ
り少ない持続時間を有する過渡現象に対するフィルター
として作用する。
体装置に印加され、その様な制御信号の望ましくない変
動はしばしば回路の動作に、容易でない有害な影響を有
する。これらの一時的変動を抑制するためには、それが
望ましくない過渡現象でなく望ましい制御信号として認
識される前に制御信号のいかなる変動も所定の有限時間
期間に出現することが必要とされることが知られてい
る。例えば、過渡現象抑制回路として、二つの異なる時
間において制御信号をサンプルするのに用いられ、二安
定装置の一致が制御信号の回路内への伝搬に対して必要
とされる二つの二安定装置を用いることがアメリカ特許
明細書第４、５２５、６３５号に開示されている。この
ようにして、制御信号の二状態は制御信号として認識さ
れた信号の二つのサンプルに対して一定のままであらね
ばならず、グリッチ抑制回路は二つのサンプルよりもよ
り少ない持続時間を有する過渡現象に対するフィルター
として作用する。
【０００３】しかしながら、グリッチ抑制回路をバイパ
スし、制御信号を回路内へ直接伝搬することが必要とさ
れる場合がある。
スし、制御信号を回路内へ直接伝搬することが必要とさ
れる場合がある。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、グリッチ抑制回路を選択的にバイパスする新たな回
路及び方法を提供することにある。本発明の他の目的
は、動作回路に対して制御ライン内に集積しうる新たな
選択的バイパス可能なグリッチ抑制回路を提供すること
にある。
は、グリッチ抑制回路を選択的にバイパスする新たな回
路及び方法を提供することにある。本発明の他の目的
は、動作回路に対して制御ライン内に集積しうる新たな
選択的バイパス可能なグリッチ抑制回路を提供すること
にある。
【０００５】本発明の更なる目的は、新たな選択的動作
可能な過渡現象フィルター回路及び方法を提供すること
にある。本発明の更に他の目的は、集積回路へ応用され
たグリッチ抑制回路の望ましさに関係せずに半導体装置
の設計に集積しうる新たな回路及び方法を提供すること
にある。
可能な過渡現象フィルター回路及び方法を提供すること
にある。本発明の更に他の目的は、集積回路へ応用され
たグリッチ抑制回路の望ましさに関係せずに半導体装置
の設計に集積しうる新たな回路及び方法を提供すること
にある。
【０００６】本発明の更にまた他の目的は、全ての入力
ライン内にグリッチ抑制回路を含み、斯くして動作回路
上の温度又はプロセスパラメータのいずれからのどのよ
うな付加的な束縛も回避する新たな集積回路及び方法を
提供することにある。
ライン内にグリッチ抑制回路を含み、斯くして動作回路
上の温度又はプロセスパラメータのいずれからのどのよ
うな付加的な束縛も回避する新たな集積回路及び方法を
提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、グリッ
チ抑制回路は、二又はそれ以上のクロック周期にわたり
二進制御信号を受け、該制御信号を二又はそれ以上のク
ロック周期の間同じ状態のままにせずに二進出力信号の
状態を変化させない複数の二安定装置と、該制御信号を
一クロック周期中にグリッチ抑制回路を介して選択的に
伝搬するために動作上二安定装置に接続された選択的バ
イパスからなる手段とを含む。
チ抑制回路は、二又はそれ以上のクロック周期にわたり
二進制御信号を受け、該制御信号を二又はそれ以上のク
ロック周期の間同じ状態のままにせずに二進出力信号の
状態を変化させない複数の二安定装置と、該制御信号を
一クロック周期中にグリッチ抑制回路を介して選択的に
伝搬するために動作上二安定装置に接続された選択的バ
イパスからなる手段とを含む。
【０００８】
【実施例】以下に図を参照して実施例により、本発明を
説明する。図１に二つの異なるクロック間隔において制
御信号の状態をサンプル及び格納する典型的な２つの二
安定装置又はフリップフロップを含む従来技術のグリッ
チ抑制回路を示す。制御信号の状態が必要な時間間隔で
不変のままである場合、論理回路は動作回路に出力信号
を供給する。
説明する。図１に二つの異なるクロック間隔において制
御信号の状態をサンプル及び格納する典型的な２つの二
安定装置又はフリップフロップを含む従来技術のグリッ
チ抑制回路を示す。制御信号の状態が必要な時間間隔で
不変のままである場合、論理回路は動作回路に出力信号
を供給する。
【０００９】図２に制御信号を受け、入力端末１４から
クロック信号の印加により時間Ｔ１でサンプルされる第
一の二安定装置１２の入力端末に接続される入力端末１
０を含む本発明によるグリッチ抑制回路を示す。時間Ｔ
２においてクロック信号によりトグルされた場合、、二
安定装置１２は時間Ｔ１における制御信号の状態を反映
した出力信号を供給する。この信号は第二の二安定装置
１６の入力端末に印加される。時間Ｔ３において、クロ
ック信号は時間Ｔ２における制御信号の出力状態を二安
定装置１２の出力信号として反映されるようにし、二安
定装置１６からの出力信号を時間Ｔ１における制御信号
の状態を反映するようにする。
クロック信号の印加により時間Ｔ１でサンプルされる第
一の二安定装置１２の入力端末に接続される入力端末１
０を含む本発明によるグリッチ抑制回路を示す。時間Ｔ
２においてクロック信号によりトグルされた場合、、二
安定装置１２は時間Ｔ１における制御信号の状態を反映
した出力信号を供給する。この信号は第二の二安定装置
１６の入力端末に印加される。時間Ｔ３において、クロ
ック信号は時間Ｔ２における制御信号の出力状態を二安
定装置１２の出力信号として反映されるようにし、二安
定装置１６からの出力信号を時間Ｔ１における制御信号
の状態を反映するようにする。
【００１０】従来技術では、二つのフリップフロップか
らの出力信号に応答する論理回路はグリッチ抑制回路の
出力を供給する。このようにして、グリッチ抑制回路は
制御信号の状態が二つの連続するクロック周期に対して
不変のままである場合にのみ出力信号を供給する。図２
に、二安定装置１２と１６からの出力信号が、第三のフ
リップフロップ２０の「クリアー」入力端末ＣＬに信号
を供給する排他的ＯＲ（「ＸＯＲ」）ゲート１８の二つ
の入力端末に印加される。第三のフリップフロップ２０
は、（ａ）二安定装置１６からの負の出力信号及び
（ｂ）フリップフロップの負のＱ端末からの（インバー
ター２６を介した）出力信号に対する掛け算器としての
機能に接続され、掛け算された信号をフリップフロップ
の端末Ｄへの入力信号として扱う。
らの出力信号に応答する論理回路はグリッチ抑制回路の
出力を供給する。このようにして、グリッチ抑制回路は
制御信号の状態が二つの連続するクロック周期に対して
不変のままである場合にのみ出力信号を供給する。図２
に、二安定装置１２と１６からの出力信号が、第三のフ
リップフロップ２０の「クリアー」入力端末ＣＬに信号
を供給する排他的ＯＲ（「ＸＯＲ」）ゲート１８の二つ
の入力端末に印加される。第三のフリップフロップ２０
は、（ａ）二安定装置１６からの負の出力信号及び
（ｂ）フリップフロップの負のＱ端末からの（インバー
ター２６を介した）出力信号に対する掛け算器としての
機能に接続され、掛け算された信号をフリップフロップ
の端末Ｄへの入力信号として扱う。
【００１１】ＯＲゲート２２からの出力信号はＣＬ入力
端末に印加され、ＯＲゲート２４からの出力信号はフリ
ップフロップ２０の
端末に印加され、ＯＲゲート２４からの出力信号はフリ
ップフロップ２０の
【外１】 「プリセット」端末ＰＲに印加される。図２で、端末Ｃ
Ｌ及びＰＲは作図に便利なように逆にされている。正の
Ｑ出力端末からの出力信号はインバーター２８を介し、
グリッチ抑制回路の出力信号として印加される。
Ｌ及びＰＲは作図に便利なように逆にされている。正の
Ｑ出力端末からの出力信号はインバーター２８を介し、
グリッチ抑制回路の出力信号として印加される。
【００１２】このようにして、本発明によるグリッチ抑
制回路は制御信号の状態が二つの連続するクロック周期
に対して不変のままである場合にのみ出力信号を供給す
る。グリッチ抑制器が望ましくないような制御ラインが
あり、制御ラインに対しグリッチ抑制器が望ましくない
場合がある故に、本発明による回路は選択的バイパスを
提供する。
制回路は制御信号の状態が二つの連続するクロック周期
に対して不変のままである場合にのみ出力信号を供給す
る。グリッチ抑制器が望ましくないような制御ラインが
あり、制御ラインに対しグリッチ抑制器が望ましくない
場合がある故に、本発明による回路は選択的バイパスを
提供する。
【００１３】図２に、入力端末１９を介してＯＲゲート
２２、２４の二つの入力端末の、二つのうちの一方の入
力端末に選択的に印加されるリセット信号を示す。制御
信号は、ＯＲゲート２２の場合インバーター２６を介
し、二つのＯＲゲート２２、２４の他方の入力端末に印
加される。このようにして、ＯＲゲート２２は二進ロウ
制御信号又は二進ハイリセット信号のどちらかに応答し
て出力信号を供給し、ＯＲゲート２４は二進ハイ制御信
号又は二進ハイリセット信号のどちらかに応答して出力
信号を供給する。結果として、二つのＯＲゲート２２、
２４のうちの一つからの出力信号は、リセット信号の入
力端末１９への印加の結果と同様に制御信号の各遷移に
対して供給される。
２２、２４の二つの入力端末の、二つのうちの一方の入
力端末に選択的に印加されるリセット信号を示す。制御
信号は、ＯＲゲート２２の場合インバーター２６を介
し、二つのＯＲゲート２２、２４の他方の入力端末に印
加される。このようにして、ＯＲゲート２２は二進ロウ
制御信号又は二進ハイリセット信号のどちらかに応答し
て出力信号を供給し、ＯＲゲート２４は二進ハイ制御信
号又は二進ハイリセット信号のどちらかに応答して出力
信号を供給する。結果として、二つのＯＲゲート２２、
２４のうちの一つからの出力信号は、リセット信号の入
力端末１９への印加の結果と同様に制御信号の各遷移に
対して供給される。
【００１４】ＯＲゲート２２及び２４の出力信号は二安
定装置１２と１６の両方及びフリップフロップ２０の相
補的リセット端末（すなわち、ＣＬとＰＲ）に印加さ
れ、それにより３つ全てはリセットされる。グリッチ抑
制回路は、リセット信号が入力端末１８に現れる場合、
斯くして制御信号に対して透過的になり、連続したクロ
ック周期中にサンプルされた制御信号は制御信号の状態
が二クロック周期間同じままである必要なしにこれを介
して伝搬される。
定装置１２と１６の両方及びフリップフロップ２０の相
補的リセット端末（すなわち、ＣＬとＰＲ）に印加さ
れ、それにより３つ全てはリセットされる。グリッチ抑
制回路は、リセット信号が入力端末１８に現れる場合、
斯くして制御信号に対して透過的になり、連続したクロ
ック周期中にサンプルされた制御信号は制御信号の状態
が二クロック周期間同じままである必要なしにこれを介
して伝搬される。
【００１５】二安定装置の幾つかはどの所定のクロック
信号も、制御信号の状態がそのように識別されるように
一定のままでなければならない時間期間を拡張するため
に増加される。ここで参照された二安定装置及びゲート
は示された機能を達成しうるどのような従来技術の回路
でも適切である。加えて、他の機能的に等価な回路も用
いうる。同じ回路要素が用いられているとしても、接続
は変更でき、正及び負のなくなった出力信号の使用と釣
り合わせるために、インバーターを追加又は削除する等
々である。
信号も、制御信号の状態がそのように識別されるように
一定のままでなければならない時間期間を拡張するため
に増加される。ここで参照された二安定装置及びゲート
は示された機能を達成しうるどのような従来技術の回路
でも適切である。加えて、他の機能的に等価な回路も用
いうる。同じ回路要素が用いられているとしても、接続
は変更でき、正及び負のなくなった出力信号の使用と釣
り合わせるために、インバーターを追加又は削除する等
々である。
【００１６】集積回路の設計及び製造で、そのようなＩ
Ｃに対して制御ライン上にそのような抑制器がいったい
必要なのかどうかに関する決定と、もしそうだとしても
何時そのような抑制器が望まれるのかという両方につい
ての柔軟性が必要であるため、今まで実際に制御ライン
でグリッチ抑制回路は用いられなかった。図３に示すよ
うに、本発明により、そのような思考に関係せず、含む
かどうか、何時含むかに関する決定は単純なリセット信
号の選択的印加により後で解決しうるという知識と共
に、各制御ライン３２で本発明によるグリッチ抑制回路
３０の集積が可能になる。グリッチ抑制回路をＩＣ３４
の各制御ライン３２内に設計することにより、グリッチ
抑制回路のコストは著しく減少する。
Ｃに対して制御ライン上にそのような抑制器がいったい
必要なのかどうかに関する決定と、もしそうだとしても
何時そのような抑制器が望まれるのかという両方につい
ての柔軟性が必要であるため、今まで実際に制御ライン
でグリッチ抑制回路は用いられなかった。図３に示すよ
うに、本発明により、そのような思考に関係せず、含む
かどうか、何時含むかに関する決定は単純なリセット信
号の選択的印加により後で解決しうるという知識と共
に、各制御ライン３２で本発明によるグリッチ抑制回路
３０の集積が可能になる。グリッチ抑制回路をＩＣ３４
の各制御ライン３２内に設計することにより、グリッチ
抑制回路のコストは著しく減少する。
【００１７】図３に示すように、三つの入力ラインが各
グリッチ抑制回路、すなわち各一つが制御信号、クロッ
ク及びリセット信号に供給される。、もちろん、クロッ
ク信号はＩＣ３４の内部の一又は多くの源から供給さ
れ、第三の外部接続の必要性をなくせる。ＩＣ内に設計
された場合、本発明によるグリッチ抑制回路は、回路の
ノイズ感受性を減少し、このようにＩＣに直接接続でき
ることでスイッチ接点を跳ね返らせず、クロックと制御
信号間の同期をロックすることにより制御信号の遷移中
のサンプルリングの影響を抑制するためにフィルターと
して用いられる。
グリッチ抑制回路、すなわち各一つが制御信号、クロッ
ク及びリセット信号に供給される。、もちろん、クロッ
ク信号はＩＣ３４の内部の一又は多くの源から供給さ
れ、第三の外部接続の必要性をなくせる。ＩＣ内に設計
された場合、本発明によるグリッチ抑制回路は、回路の
ノイズ感受性を減少し、このようにＩＣに直接接続でき
ることでスイッチ接点を跳ね返らせず、クロックと制御
信号間の同期をロックすることにより制御信号の遷移中
のサンプルリングの影響を抑制するためにフィルターと
して用いられる。
【００１８】更に、グリッチ抑制回路をＩＣ内に集積す
ることにより、それを製造中に同じプロセスパラメータ
に従属させ、、それを動作中に同じ温度条件に従属させ
る。斯くして、グリッチ抑制回路はＩＣに何の拘束も与
えない。半導体チップの各入力制御ライン内に集積され
たグリッチ抑制回路は、グリッチ抑制回路が動作するか
否か、もしするなら何時か、に関して各制御ラインに柔
軟性を提供する。
ることにより、それを製造中に同じプロセスパラメータ
に従属させ、、それを動作中に同じ温度条件に従属させ
る。斯くして、グリッチ抑制回路はＩＣに何の拘束も与
えない。半導体チップの各入力制御ライン内に集積され
たグリッチ抑制回路は、グリッチ抑制回路が動作するか
否か、もしするなら何時か、に関して各制御ラインに柔
軟性を提供する。
【図１】従来技術のグリッチ抑制回路の概略回路図であ
る。
る。
【図２】選択的バイパスグリッチ抑制回路の概略回路図
である。
である。
【図３】半導体チップ内に集積された本発明によるバイ
パスグリッチ抑制回路の機能概略ブロック図である。
パスグリッチ抑制回路の機能概略ブロック図である。
１０、１４、１９ 入力端末 １２、１６ 二安定装置 １８ 排他的ＯＲゲート ２０ フリップフロップ ２２、２４ ＯＲゲート ２６、２８ インバーター ３０ グリッチ抑制回路 ３２ 制御ライン ３４ ＩＣ
Claims (6)
- 【請求項１】 二又はそれ以上のクロック周期にわたり
二進制御信号を受け、該制御信号を二又はそれ以上のク
ロック周期の間同じ状態のままにせずに二進出力信号の
状態を変化させない複数の二安定装置と、該制御信号を
一クロック周期中にグリッチ抑制回路を介して選択的に
伝搬するために動作上二安定装置に接続された選択的バ
イパスからなる手段とを含むグリッチ抑制回路。 - 【請求項２】 該選択的に制御信号を伝搬する手段は一
クロック周期中に該各二安定装置を選択的にリセットす
る手段を含む請求項１記載のグリッチ抑制回路。 - 【請求項３】 該グリッチ抑制回路は三又はそれ以上の
リセット可能な二安定装置を含む請求項１又は２記載の
グリッチ抑制回路。 - 【請求項４】 制御信号を受け、時間Ｔ２からの状態に
関する第一の出力信号を供給する第一の二安定装置と、
該第一の出力信号を受け、時間Ｔ１における該第一の出
力信号の状態に関する第二の出力信号を供給する第二の
二安定装置と、該第一、該第二、及び第三の二安定装置
に連続したクロック周期を印加する手段と、該第一、該
第二の出力信号の状態が時間Ｔ１とＴ２間で変化する場
合に第三の二安定装置に印加する第三の出力信号を供給
する手段と、該制御信号の状態と独立に動作し、各クロ
ック周期中にサンプルされた場合に制御信号の状態はそ
れを介して伝搬するように該第一、第二、及び第三の二
安定装置を所定の状態に設定するリセット手段からなる
第三の二安定装置を含む請求項１記載のグリッチ抑制回
路。 - 【請求項５】 制御信号の状態が連なって接続された二
安定装置の数と等しいクロック周期の数に対して不変の
ままである場合にのみ出力信号を供給するために互いに
論理的に接続された複数の連なって接続された第一の二
安定装置に印加された制御信号と、連続したクロック周
期中に二進装置の最後からの出力信号が連続したクロッ
ク周期中の制御信号の状態を表す各クロック周期中に各
二安定装置を選択的にリセットするステップを含む回路
の機能を選択的にバイパスする手段とを含む請求項４記
載のグリッチ抑制回路。 - 【請求項６】 一又はそれ以上の制御信号ラインを各々
有する一又はそれ以上の動作回路と、該各制御ライン内
に位置し、各々がバイパス手段及び信号の制御ラインへ
の印加に応答してグリッチ抑制機能を選択的にバイパス
するバイパス制御ラインを含むグリッチ抑制回路とから
なる集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/083,517 US5386159A (en) | 1993-06-30 | 1993-06-30 | Glitch suppressor circuit and method |
| US083517 | 1993-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758609A true JPH0758609A (ja) | 1995-03-03 |
Family
ID=22178842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146769A Pending JPH0758609A (ja) | 1993-06-30 | 1994-06-28 | グリッチ抑制回路及び方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5386159A (ja) |
| EP (1) | EP0632590B1 (ja) |
| JP (1) | JPH0758609A (ja) |
| CN (1) | CN1091552C (ja) |
| CA (1) | CA2126615C (ja) |
| DE (1) | DE69417297T2 (ja) |
| MY (1) | MY111002A (ja) |
| NO (1) | NO942407L (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19812420A1 (de) * | 1998-03-20 | 1999-09-23 | Moeller Gmbh | Umstellbare Entprellung |
| CN1077453C (zh) * | 1998-12-25 | 2002-01-09 | 华南理工大学 | 碱木素羟甲基化多相反应催化剂及其制备方法 |
| KR100343139B1 (ko) * | 1999-11-22 | 2002-07-05 | 윤종용 | 데이터 동기화 회로 |
| DE19960785A1 (de) * | 1999-12-16 | 2001-06-21 | Thomson Brandt Gmbh | Eingangsfilterstufe für einen Datenstrom und Verfahren zum Filtern eines Datenstroms |
| US6914951B2 (en) * | 2001-07-24 | 2005-07-05 | Hewlett-Packard Development Company, L.P. | Method and apparatus for a digital logic input signal noise filter |
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| ITTO20090334A1 (it) | 2009-04-28 | 2010-10-29 | St Microelectronics Srl | Dispositivo e metodo di protezione da disturbi per un segnale digitale |
| US10277213B1 (en) * | 2017-10-26 | 2019-04-30 | Nxp Usa, Inc. | Glitch detection in input/output bus |
| CN108365841A (zh) * | 2018-01-11 | 2018-08-03 | 北京国睿中数科技股份有限公司 | 门控时钟的控制系统和控制方法 |
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