CN100419623C - 抗杂讯干扰的系统及其方法 - Google Patents

Abstract

一种抗杂讯干扰的系统及其方法，是用于数字晶片避免因接收的讯号出现杂讯时的误判，包括：步骤A：以数字逻辑运算的方式检查目前所接收的目前讯号以及n个从前讯号是否相同一致，其中n个从前讯号是指接收到目前讯号之前的第1个到第n个讯号，且1≤n≤5；步骤B：根据前一次确认后的讯号以及步骤A以数字逻辑运算的方式决定一新的确认后的讯号，其中方式如下：状况一：当步骤A的结果为目前所接收的目前讯号以及n个从前讯号都相同一致，则新的确认后的讯号设定为目前讯号；以及状况二：当步骤A的结果为目前所接收的目前讯号以及n个从前讯号不相同一致，则新的确认后的讯号设定为前一次确认后的讯号。

Description

抗杂讯干扰的系统及其方法

技术领域

本发明是关于一种抗杂讯干扰的方法，尤其是应用于数字电路当中，譬如应用于电脑中。

背景技术

一般电子产品如电脑内部的电子讯号常常会产生杂讯(signal bounce)问题，为了确保讯号的正确性，一种处理的方式是针对可能出现杂讯的状态时予以延迟处理，譬如当数字讯号改变时(如从1改变为0时)即是杂讯产生可能的时机。请参见图1，在时间为t0与t1时，所接受到的数字讯号D0及D1分别为1；到了t2时，D2＝0，此时为讯号改变的状态；因此在t3，t4的时间点这时不管D3或D4的讯号为何，都先假设所接收到的讯号仍为D1，等到t5的时间点若D5仍为0，则确认讯号是由1改变为0。

此种处理杂讯的方法通常应用于遵循通用输入/输出(GPIO，General PurposeInput Output)的较慢速的讯号，但亦可应用于高速讯号，如电脑的中央处理器与南桥晶片之间的讯号传递。

请参见图2，显示了三个接脚P1、P2、P3的讯号改变时间点的示意图，图2显示上述传统的作法，当讯号改变时，会一段延迟时间的忽略时段，过了一段延迟时间后再进行确认讯号。图2显示三个接脚的讯号改变时间点常常是不一致的，因此传统的作法必须分别针对接脚P1、P2、P3进行延迟时间的计数，因此会占用计数器(timer)的硬体资源以及软体计数的资源。在如笔记型电脑中，遵循GPIO的接脚有上百个，因此笔记型电脑中必须耗费资源针对上百个GPIO接脚进行延迟时间的计数；且当每次改设计时，每增加一个GPIO接脚就会增加不少的程序码，不但没有效率，而且常容易出错。

发明内容

本发明的主要目的是要解决传统的缺点，提供一种抗杂讯干扰的系统及其方法，使得每次改设计时能够减少程序码的撰写。

本发明的另一主要目的是提供一种抗杂讯干扰的系统及其方法，可同步针对数个接脚进行讯号的确认。

为达成上述的目的，本发明的抗杂讯干扰的方法，是用于数字晶片避免因接收的讯号出现杂讯时的误判，该方法包括下列步骤：

步骤A：以数字逻辑运算的方式检查目前所接收的目前讯号以及n个从前讯号是否相同一致，其中n个从前讯号是指接收到目前讯号之前的第1个到第n个讯号，且1≤n≤5，在实施例中n＝2，意即共采用三个Samples(样本)。

步骤B：根据前一次确认后的讯号以及步骤A以数字逻辑运算的方式决定一新的确认后的讯号，其中方式如下：

状况一：当步骤A的结果为目前所接收的目前讯号以及n个从前讯号都相同一致，则新的确认后的讯号设定为目前讯号。以及

状况二：当步骤A的结果为目前所接收的目前讯号以及n个从前讯号不相同一致，则新的确认后的讯号设定为前一次确认后的讯号。

为达成步骤A与步骤B，并不一定需要有判断式(IF指令)，譬如在实施例中，针对目前所接收的目前讯号以及n个从前讯号进行AND以及OR逻辑运算等步骤亦可完成步骤A与步骤B。

本发明的效果：

本发明的抗杂讯干扰的系统及其方法使得每次改设计时能够减少程序码的撰写；可同步针对数个接脚进行讯号的确认；本发明使数字晶片避免因接收的讯号出现杂讯时的误判。本发明无论就目的、手段及功效，均显示其区别于现有技术的特征，对社会有益。

为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。

附图说明

图1是现有技术处理讯号的示意图。

图2是现有技术处理三个接脚时，需耗费资源的示意图。

图3是显示一电脑外观图。

图4是电脑内部的抗杂讯干扰的系统的第一实施例。

图5是本发明关于抗杂讯干扰的流程图。

图6是辅助解释本发明抗杂讯干扰的逻辑运算示意图。

图7是辅助解释本发明抗杂讯干扰的逻辑运算示意图。

图8是本发明的抗杂讯干扰的系统的第二实施例。

图9是本发明的抗杂讯干扰的系统的第三实施例。

图10是辅助解释本发明抗杂讯干扰可针对数接脚进行逻辑运算的示意图。

附图中元件代表符号的说明：

电脑10                       屏幕15

抗杂讯干扰的系统20           连线21

讯号产生元件30，30a，30b，30c

键盘装置31                   南桥晶片32

按钮33                       数字晶片40

键盘控制晶片41

具体实施方式

下面结合实施例的附图，对本发明的抗杂讯干扰的系统及其方法的实施方式进行详细说明。请参考图3，一般电脑10具有屏幕15、键盘装置31、一些功能性按钮33，以及主机板(图未示)、记忆体(图未示)等等。图4显示电脑10内部的抗杂讯干扰的系统20的第一实施例，抗杂讯干扰的系统20包括一讯号产生元件30以及一数字晶片40。讯号产生元件30如键盘装置31与按钮33等是与至少一数字晶片40(如键盘控制晶片41)电性连接(基本上为GPIO的接脚)。

请参考图5，是本发明关于抗杂讯干扰的流程图，此流程图针对讯号产生元件30与数字晶片40其中之一的连线21进行讯号处理的说明。图5流程图内所谓的Sample(样本)代表讯号产生元件30所产生的讯号，Sample 1代表第1个讯号，Sample 2代表第2个讯号，以此类推。DebounceHigh、DebounceLow以及StableSignal为逻辑运算中的变数，其中StableSignal代表的意义为数字晶片40确认后的讯号，亦即数字晶片40认为稳定的讯号，以下请一并参考图6及图7以更详细了解本发明的技术。

步骤301：

针对目前所接收的目前讯号以及n个从前讯号进行AND逻辑运算，在本实施例中，n＝2，亦即取3个Sample，公式为：

DebounceHigh＝

(Sample 1)AND(Sample 2)AND(Sample 3)

请参考图6，譬如针对Sample 1，Sample 2，Sample 3运算，由于Sample 1，Sample 2，Sample 3都为”1”，因此DebounceHigh(3)＝1。

又譬如针对Sample 2，Sample 3，Sample 4运算，由于Sample 4＝0，所以DebounceHigh(4)＝0。

步骤301的意义为只有当所有Sample都为”1”，DebounceHigh才为”1”，其他状况DebounceHigh为”0”。

需注意的是，上述n可以为其他数目，但n最好在1到5之间。譬如当n＝1时，公式为：

DebounceHigh＝(Sample 1)AND(Sample 2)

步骤302：

针对目前所接收的目前讯号以及n个从前讯号进行OR逻辑运算，公式为：

DebounceLow＝

(Sample 1)0R(Sample 2)OR(Sample 3)

请参考图6，譬如针对Sample 1，Sample 2，Sample 3运算，由于Sample 1，Sample 2，Sample 3都为”1”，因此DebounceLow(3)＝1。

又譬如针对Sample 4，Sample 5，Sample 6运算，由于Sample 4，Sample 5，Sample 6都为”0”，所以DebounceLow(6)＝0。

步骤302的意义为只有当所有Sample都为”0”，DebounceLow才为”0”，其他状况DebounceLow为”1”。

步骤303：

根据前一次确认后的讯号以及步骤301的结果进行OR数字逻辑运算，接着再与步骤302的结果进行AND数字逻辑运算，公式为：

StableSignal＝

(StableSignal OR DebounceHigh)AND(DebounceLow)

请参考图6，譬如想计算StableSignal(3)为多少？假设StableSignal(2)＝1时(意即前一次确认后的讯号为”1”)，此时StableSignal(3)＝(1 OR 1)AND(1)＝1，亦即新的确认后的讯号为1。

又譬如StableSignal(6)＝(1 OR 0)AND(0)＝0，意即前一次确认后的讯号为”1”，而新的确认后的讯号为0。

以上步骤的公式的背后是有其意义的，现说明如下：

其实步骤301及步骤302的代表意义为：

以数字逻辑运算的方式检查目前所接收的目前讯号以及n个从前讯号是否相同一致。

DebounceHigh主要在检查是否所有的Sample都为1，而DebounceLow主要在检查是否所有的Sample都为0。当所有的Sample都为1(讯号相同一致的状况)，DebounceHigh＝1，DebounceLow＝1；当所有的Sample都为0(讯号相同一致的状况)，DebounceHigh＝0，DebounceLow＝0。

当讯号不一致的状况(有的Sample为”1”，有的Sample为”0”)，此时DebounceHigh＝0，DebounceLow＝1。

而步骤303的意义则是根据前一次确认后的讯号以及步骤301及步骤302的结果决定新的确认后的讯号，此时分为两种状况：

第一种状况：步骤301及步骤302找出讯号相同一致的状况，则新的确认后的讯号设定为目前讯号，亦即采用讯号相同一致的讯号，而不管前一次确认后的讯号。

譬如当所有的Sample都为1时(DebounceHigh＝1，DebounceLow＝1)

StableSignal＝

(StableSignal OR DebounceHigh)AND(DebounceLow)

＝(StableSignal OR 1)AND 1＝1

此时不管StableSignal(前一次确认后的讯号)为”1”还是”0”，新的确认后的讯号为”1”。

当所有的Sample都为0时

(DebounceHigh＝0，DebounceLow＝0)

StableSignal＝

(StableSignal OR 0)AND 0＝0

此时不管StableSignal(前一次确认后的讯号)为”1”还是”0”，新的确认后的讯号为”0”。

第二种状况：步骤301及步骤302找出讯号不一致的状况，此时新的确认后的讯号设定为前一次确认后的讯号。

StableSignal＝

(StableSignal OR DebounceHigh)AND(DebounceLow)

＝(StableSignal OR 0)AND 1＝StableSignal

(注，此处的讯号不一致，是以DebounceHigh＝0，DebounceLow＝1为例作说明)

又，请参考图6，当讯号不一致时，Sample 2＝1，Sample 3＝1，Sample 4＝0：StableSignal(4)＝StableSignal(3)＝1

请参考图7，当讯号不一致时，Sample 2＝0，Sample 3＝0，Sample 4＝1：StableSignal(4)＝StableSignal(3)＝0

请见图8，是本发明的抗杂讯干扰的系统的第二实施例，与第一实施例主要不同处在于讯号产生元件不只一个，譬如有三个讯号产生元件30a，30b，30c都接到同一数字晶片40。

请见图9，是本发明的抗杂讯干扰的系统的第三实施例，与第一实施例主要不同处在于讯号产生元件30可为南桥晶片32(北桥晶片亦可)，亦即非GPIO的接脚亦可应用本发明的技术。

图10是辅助解释本发明抗杂讯干扰可针对数接脚进行逻辑运算的示意图，譬如处理p1-p8八个接脚，而每一接脚计算StableSignal时可同步运算。譬如8位系统则一次可计算8个接脚，而16位系统则一次可计算16个接脚，此为本发明技术的另外一个优点，而不是像图2(传统的方法)所示，每一个接脚的确认讯号需分别确认。

上述实施例中所述的逻辑运算，可以由数字晶片40执行的。

本发明的方法重点在于检查最近几个接收的目前讯号是否相同一致，若一致则采用稳定的讯号，若不一致则采用前一次确认后的讯号。

应注意的是，上述诸多实施例仅是为了便于说明而举例而已，譬如可以有其他公式或流程图能表达本发明的技术，如当DebounceHigh＝1时，根本不用再去计算DebounceLow等于多少，而直接将StableSignal设定为”1”；又如DebounceLow＝0时，可直接将StableSignal设定为”0”，当然加入判断式(IF指令)实际上会比较没有效率，因此本发明的实施例不采用具有判断式的实施例。

本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (10)

1. 一种抗杂讯干扰的方法，是用于数字晶片避免因接收的讯号出现杂讯时的误判，该方法的特征在于包括下列步骤：

步骤A：以数字逻辑运算的方式检查目前所接收的目前讯号以及n个从前讯号是否相同一致，其中n个从前讯号是指接收到目前讯号之前的第1个到第n个讯号，且1≤n≤5；

步骤B：根据前一次确认后的讯号以及步骤A以数字逻辑运算的方式决定一新的确认后的讯号，其中方式如下：

状况一：当所述步骤A的结果为目前所接收的目前讯号以及n个从前讯号都相同一致，则新的确认后的讯号设定为目前讯号；以及

状况二：当所述步骤A的结果为目前所接收的目前讯号以及n个从前讯号不相同一致，则新的确认后的讯号设定为前一次确认后的讯号。

2. 如权利要求1所述的抗杂讯干扰的方法，其特征在于所述步骤A的数字逻辑运算的方式包括以下两个数字逻辑运算：

逻辑运算A1：针对目前所接收的目前讯号以及n个从前讯号进行AND逻辑运算，以及

逻辑运算A2：针对目前所接收的目前讯号以及n个从前讯号进行OR逻辑运算。

3. 如权利要求2所述的抗杂讯干扰的方法，其特征在于所述步骤B的数字逻辑运算的方式包括：

逻辑运算B1：针对前一次确认后的讯号以及逻辑运算A1的结果进行OR逻辑运算，以及

逻辑运算B2：针对逻辑运算B1的结果以及逻辑运算A2的结果进行AND逻辑运算。

4. 如权利要求1所述的抗杂讯干扰的方法，该方法由一系统执行，其中该系统包括：

至少一数字晶片；

至少一讯号产生元件，其中该至少一讯号产生元件是与该至少一数字晶片电性连接并传送讯号至该至少一数字晶片；

其特征在于该至少一数字晶片为避免因接收的讯号出现杂讯时的误判而采用一抗杂讯干扰的方法，该方法包括下列步骤：

步骤A：以数字逻辑运算的方式检查目前所接收的目前讯号以及n个从前讯号是否相同一致，其中n个从前讯号是指接收到目前讯号之前的第1个到第n个讯号，且1≤n≤5；

步骤B：根据前一次确认后的讯号以及步骤A以数字逻辑运算的方式决定一新的确认后的讯号，其中方式如下：

状况一：当所述步骤A的结果为目前所接收的目前讯号以及n个从前讯号都相同一致，则新的确认后的讯号设定为目前讯号；以及

状况二：当所述步骤A的结果为目前所接收的目前讯号以及n个从前讯号不相同一致，则新的确认后的讯号设定为前一次确认后的讯号。

5. 如权利要求4所述的抗杂讯干扰的方法，其特征在于所述步骤A的数字逻辑运算的方式包括以下两个数字逻辑运算：

逻辑运算A1：针对目前所接收的目前讯号以及n个从前讯号进行AND逻辑运算，以及

逻辑运算A2：针对目前所接收的目前讯号以及n个从前讯号进行OR逻辑运算。

6. 如权利要求5所述的抗杂讯干扰的方法，其特征在于步骤B的数字逻辑运算的方式包括：

逻辑运算B1：针对前一次确认后的讯号以及逻辑运算A1的结果进行OR逻辑运算，以及

逻辑运算B2：针对逻辑运算B1的结果以及逻辑运算A2的结果进行AND逻辑运算。

7. 如权利要求1所述的抗杂讯干扰的方法，该方法由一电脑执行，其中该电脑包括数个数字晶片以及数个讯号产生元件，其中至少一讯号产生元件与至少一数字晶片电性连接并传送讯号至该至少一数字晶片，其特征在于包括：

该至少一数字晶片为避免因接收的讯号出现杂讯时的误判而采用一抗杂讯干扰的方法，该方法包括下列步骤：

步骤A：以数字逻辑运算的方式检查目前所接收的目前讯号以及n个从前讯号是否相同一致，其中n个从前讯号是指接收到目前讯号之前的第1个到第n个讯号，且1≤n≤5；

步骤B：根据前一次确认后的讯号以及步骤A以数字逻辑运算的方式决定一新的确认后的讯号，其中方式如下：

状况一：当所述步骤A的结果为目前所接收的目前讯号以及n个从前讯号都相同一致，则新的确认后的讯号设定为目前讯号；以及

状况二：当所述步骤A的结果为目前所接收的目前讯号以及n个从前讯号不相同一致，则新的确认后的讯号设定为前一次确认后的讯号。

8. 如权利要求7所述的抗杂讯干扰的方法，其特征在于所述步骤A的数字逻辑运算的方式包括以下两个数字逻辑运算：

逻辑运算A1：针对目前所接收的目前讯号以及n个从前讯号进行AND逻辑运算，以及

逻辑运算A2：针对目前所接收的目前讯号以及n个从前讯号进行OR逻辑运算。

9. 如权利要求8所述的抗杂讯干扰的方法，其特征在于所述步骤B的数字逻辑运算的方式包括：

逻辑运算B1：针对前一次确认后的讯号以及逻辑运算A1的结果进行OR逻辑运算，以及

逻辑运算B2：针对逻辑运算B1的结果以及逻辑运算A2的结果进行AND逻辑运算。

10. 如权利要求7所述的抗杂讯干扰的方法，其特征在于该至少一讯号产生元件为键盘装置，而该至少一数字晶片为键盘控制晶片。

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