CN1188787C - 包含以不同频率操作的子电路的集成电路及其方法 - Google Patents

Abstract

一种集成电路含有在其中构造有集成电路的半导体基片。按照本发明，集成电路包括多个子电路，多个子电路中包括分别以不同的第一和第二频率并发地操作的第一和第二子电路。根据一个实施例，集成电路有一个时钟信号，它按第三频率交替处于活动状态和不活动状态，并向所有子电路广播。在该实施例中，多个子电路中至少有一个子电路，例如一个处理器，根据按第三频率的时钟信号进行操作，该第三频率高于第一频率。根据另一个实施例，各子电路通过锁存器至锁存器接口与至少另一个子电路通信。

Description

包含以不同频率操作的子电路的集成电路及其方法

本申请是申请系列号08/829567的部分继续申请。该申请的提交日为1997年3月31日，标题为“在有可选择频率定时信号的数据处理系统中通信数据的方法和系统”，申请人为Ravi K.Arimilli和Jerry D.Lewis。

本发明一般涉及集成电路，具体来说涉及一种改进的集成电路设计，以允许集成电路内部的子电路能以不同的频率并发操作。更具体来说，本发明涉及一种能使时钟偏移的影响最小化的集成电路设计。

在集成电路发展历史的各个阶段，为了达到更高的效能基准，集成电路设计要克服各种问题。当前，最新技术水平的大型集成电路，例如可容纳二百万个二极管的微处理器，其操作频率可达300Hz、400Hz甚至更高。然而，要制造规模数量的时钟速度在1GHz的大型复杂集成电路，必须克服许多问题。这类问题之一就是时钟偏移。

当通过大型半导体基片广播时钟信号时会产生时钟偏移。由于传输延时，集成电路某些部分接收的时钟信号会比集成电路其它部分接收的时钟信号滞后或超前。时钟偏移有问题的理由在于，按照集成电路的一般设计，半导体基片内的所有电路要根据广播时钟信号同步操作。因此，当在集成电路的两个部分传输信号时，电路可能会捕获不到信号，也可能错误地侦测到信号的出现。有些时钟偏移是不可避免的，可能也不会危害操作频率较低的集成电路的正常操作，但是，随着时钟频率的提高，由于定时误差余量减少，所以时钟偏移成为一种关键的设计限制因素。此外，由于集成电路规模的增大，也使减少时钟偏移的努力遭受挫折。因此，开发一种能在集成电路内远距离各部分传输数据时不发生时钟偏移导致的错误的芯片的“平面”，就是一个具于挑战性的任务。

当今集成电路设计者面临的第二个有关问题是，在一个半导体基片内部的所有集成电路要求以共同的时钟频率操作。由于电路逻辑的复杂性，要将某集成电路的某些部分改造成以高频率操作，存在一定的技术难度。要保留整个集成电路以单一频率操作这个要求，就要使逻辑操作并行化，所需开发时间之长和/或附加逻辑数量之大令人难接受。

为了克服这些障碍，实现大型的、高时钟速度的(例如1GHz)集成电路，需要一种新的集成电路范例，它要允许集成电路的各部分以不同的频率独立操作，使时钟偏移的不良影响最小化。

因此，本发明的一个目的是提供一种改进的集成电路。

本发明的另一个目的是提供一种改进的集成电路设计，它允许集成电路内部的子电路能以不同的频率并发操作。

本发明的再一个目的是提供一种改进的集成电路设计，它能使时钟偏移的影响最小化。

现在说明上述目的的实现方法。提供一种集成电路，它包括一个其中构造了集成电路的半导体基片。根据本发明，集成电路包括多个子电路，其中的第一和第二子电路分别以不同的第一和第二频率并发操作。根据一个实施例，该集成电路含有一个时钟信号，该时钟信号以第三频率交替处于活动状态和不活动状态，并被广播到所有子电路。在该实施例中，多个子电路中至少有一个子电路，例如处理器，要根据第三频率的时钟信号进行操作，其中第三频率高于第一频率。根据另一个实施例，每个子电路通过锁存器至锁存器接口至少与另一个子电路通信。

本发明的以上目的以及其它目的、特点和优点，显见于以下的详细说明中。

附后的权利要求中陈述了本发明特有的新颖特点。然而，要透彻理解本发明本身、其优选的运用方式以及其它目的和优点，就应结合附图参阅以下对示例性实施例的说明。附图简介如下：

图1是表示按照本发明的第一个数据处理系统的示意性实施例的框图。

图2详细地表示了图1表示的通信逻辑的框图。

图3表示了图2中主控控制逻辑内部的锁存-保持电路的示意性实施例。

图4A和4B是定时图，表示以处理器时钟频率有选择地操作几个通信逻辑部分导致的通信效率。

图5是表示第二个数据处理系统的概念图，根据本发明，该系统中的一个处理器含有能以不同频率独立操作的子电路。

图6更详细地表示了图5中处理器内部两个子电路。

现在参见各附图，首先看图1，该图表示一个有利于本发明使用的第一个数据处理系统。如图所示，数据处理系统10包括处理器12和14，以及图中未予表示、但用省略号代表的其它设备，它们都连接到通信网络30。处理器12和14都按固定频率的时钟50操作，各自有的处理逻辑16中包含着处理指令与数据的电路。指令与数据的本地存储由存储器18提供，它可以有一个或多个寄存器文件和一级或多级高速缓存。处理器12和14每个还包括通信逻辑20，后者与通信网络30相连，以便在处理器12和14与可以与通信网络30相连的其它设备之间，进行线程、中断、数据及其它信息的通信。

通信网络20的物理结构随特定应用而不同，其决定因素有很多，例如与通信网络30相连的设备数目、对通信带宽和效能要求。例如，在本发明的一个实施例中，数据处理系统10包含一个工作站，例如IBM公司的RS/6000，通信网络30中含有一个共享系统总线。在本发明的另一个实施例中，通信网络30中含有专用集成电路(ASIC)芯片集，用于连接各设备以进行点对点通信。

如图1所示，经过通信网络30的通信由通信控制器40管理。计算机领域的熟练人员明白，通信控制器40内部用于管理通信网络30上通信的逻辑必须根据具体的通信网络30而定，例如可能包括裁断逻辑或其它控制电路。无论通信网络30是如何实现的，通信控制器40中都要包括一个定时信号发生器42，用于生成定时信号44，其中4个定时信号连接到处理器12内的通信逻辑20，4个定时信号连接到处理器14内的通信逻辑20。定时信号44各自独立地有可选择频率和工作循环，它们由通信控制器40设定。根据本发明的一个重要内容一以下将会详细叙述，处理器12和14各个内部的通信逻辑20在通信网络30上执行通信事务的速率，由它们各自定时信号14的可选频率所决定。

现在参见图2，该图表示了处理器12和14各个内部的通信逻辑20的详细框图。如图所示，通信逻辑20包括主电路，主电路包含主控控制逻辑70、主控地址定序器72、主控数据定序器74。主控控制逻辑70按照选定的通讯协议，例如IBM公司开发的6xx总线协议，启动通信网络30上的事务。相应地，当主控控制逻辑70收到要求启动通信网络30上的通信事务的请求时，就发出适当的控制信号，表示启动一个总线事务。例如，在一个通信网络30包含共享系统总线的本发明实施例中，主控控制逻辑70当收到处理逻辑16的存储请求时，就设置地址和数据请求信号。然后，主控控制逻辑70将该通信事务相关的地址和数据(若有的话)分别传递给主控地址定序器72和主控数据定序器74。尽管主控控制逻辑70内部的个别逻辑门是由时钟50生成的时钟信号定时的(与处理器12和14中所有逻辑门一样)，但是由主控控制逻辑70实现的通讯协议状态机的诸状态之间的转换是根据评估信号76进行的。下文将结合图3、4A和4B更详细地予以说明。

当收到来自主控控制逻辑70的地址和数据时，主控地址和数据定序器72和74按定时信号44中的两个定时信号mA和mD分别将该通信事务相关的地址和数据驱动到通信网络30上。

图2进一步显示，通信逻辑20还包括一个含有窥探器逻辑80、窥探器地址定序器82、窥探器数据定序器84的窥探器。窥探器控制逻辑80监测通信网络30上的通信事务，识别向通信逻辑20所在处理器寻址的事务，识别方法例如是检查事务或处理器的标识符(ID)。如果检测到一个向有关处理器12或14寻址的通信事务，窥探器控制逻辑80就控制窥探器地址定序器82和窥探器地址定序器84锁存该通信事务相关的地址和数据。与主控地址和数据定序器72和74相似，窥探器地址和数据定序器82和84按定时信号44中的两个定时信号sA和sD分别锁存来自通信网络30的地址和数据。窥探器地址和数据定序器82和84锁存的来自通信网络30的地址和数据被传递到窥探器控制逻辑80，后者然后按照通讯协议来处理地址和数据。如上文讨论主控控制逻辑70时所述一样，窥探器80也按照评估信号86来对通讯协议中的状态进行转换。

如上所述，通信控制器40生成的定时信号44，每一个都能选择一个独立于所有其它定时信号44单独设定的频率。通信控制器40能够对处理器12和14各个内部的每个定序器72、74、82和84(以及其它连接到通信网络30的设备)进行个别控制的这种功能，与连接到共享系统总线的所有设备都要以与处理器时钟频率成固定比率的频率操作的现有技术水平的系统相比，具有很多优点。

其一，通信控制器40可以将向参与特定通信事务的设备传输的所有定时信号44的频率，设定为所有参与该通信事务的设备都支持的最高频率。这样，通信的速率就不受与通信网络30相连的最慢设备的约束，而是仅由参与个别事务处理的最慢设备来决定。

其二，通信控制器40能个别地将各个定时信号设定为其独有的频率。这样，通信控制器40就能使各处理器12和14内部的各定序器72、74、82和84以不同的速率操作。这种功能允许绝对地控制处理器12和14之一中的主控地址定序器72发出一个地址与另一个处理器12或14中的窥探器地址定序器82锁存该地址之间的间隔时间。与此类似，通信控制器40能完全控制处理器12和14之一中的主控数据定序器74发出数据与另一个处理器12或14中的窥探器数据定序器84锁存该数据之间的间隔时间。此外，通信控制器40还能控制主控地址和数据定序器72和74发出地址和数据的相对时间。

这种对每个通信事务内部的数据和地址的定时进行精确控制的功能，为设计通信网络30提供了很大的自由空间。例如，不是以常规共享系统总线来实现通信网络30，而是用ASIC芯片集来实现通信网络30，以允许点对点的通信。在这种点对点实现方式中，多个设备可同时向通信网络30上发出地址和数据，由此提高总体通信通量。重要的是，本发明通过控制通信事务的定时，无须对选定通讯协议作任何改动就能实现通信网络30的这类选择实施方案。

用通信控制器40控制通信事务的定时也提高了对通信事务赋予优先权的自由度。例如，本发明的一个实施例中，通信网络30含有一个共享系统总线，所有通信事务都用ID作标记，通信控制器40可以允许第一个设备开始第一个通信事务，然后允许优先权更高的设备用第二个通信事务“中断”第一个通信事务，然后允许第一个设备恢复第一个通信事务。通信控制器40这样暂停第一个通信事务的手段很简单，只要将适当的定时信号保持在不活动状态，直到第二个通信事务完成。

现在参见图3，该图表示了主控控制逻辑70内部一个锁存-保持电路的示意性实施例。如图所示，锁存-保持电路90包含多路转接器92和锁存器94。多路转接器92有数据输入端96和反馈输入端98，后者连接锁存器输出端100。如果评估信号76是活动的，则多路转接器92选择数据输入端96上的数据作为输出；如果评估信号76是不活动的，则多路转接器92选择反馈输入端98上的数据作为输出。窥探器控制逻辑80包括一个或多个类似配置的、按评估信号86操作的锁存-保持电路。

本发明的一个重要内容是，评估信号76和86的频率一般比时钟50的频率低，例如是2∶1的关系，这两个评估信号可以按照时钟50的频率交替地处于活动状态和不活动状态，如下文结合图4A和4B所述，有选择地评估主控控制逻辑70和窥探器控制逻辑80内的特定锁存器，允许当通信协议状态机中的状态独立于通信网络30上通信事务的定时时迅速遍历这些状态。

现在参见图4A，图中的定时图表示处理机时钟频率与通信逻辑评估信号频率之比是2∶1的常规处理器中一个存储操作的定时。如图所示，当存储请求(ST REQ)与地址和数据断言时，存储操作启动。当检测到存储请求时，处理器内的通信逻辑在存储请求断言后评估信号的下一个上升边沿取样该地址和数据。如图4A中所示，由处理逻辑驱动的对地址和数据的取样相应于由该通信逻辑实现的通讯协议的状态0。

取样地址和数据后，通信逻辑在评估信号的下一个上升边沿转换到状态1。在状态1时，通信逻辑断言一个地址总线请求(ABR)和一个数据总线请求(DBR)。通信逻辑然后响应收到的地址总线授权(ABG)和数据总线授权(SBG)信号在评估信号的下一个上升边沿从状态1转换到状态2。下一步，通信逻辑在评估信号的下一个上升边沿转换到状态3，并将收到的地址和数据驱动到共享系统总线上。然后，当收到应答信号时，该存储请求被撤销。

现在参见图4B，图中表示根据本发明的一个类似存储操作的定时图。根据本发明的一个重要方面，主控控制逻辑70和窥探器控制逻辑80内不影响通信网络30上事务处理的逻辑，可以有选择地按时钟50的频率进行操作，以便提高通信效能。这样，如图4B中所示，当收到处理逻辑16发出的存储请求时，可以选择将对由处理逻辑16驱动的数据进行取样的锁存-保持电路90的评估信号76设定到时钟50的频率。由处理逻辑16驱动的地址和数据被取样的时间，就比图4A所示的现有技术的存储操作中的提前整整一个处理器时钟周期。

然后，将评估信号76设定为按时钟50的频率一半的频率交替处于活动状态和不活动状态。这样，主控控制逻辑70在剩余的状态1、2、3中每个都占用4个时钟50周期，这与图4A所示的现有技术中的一样。然而，由于状态0不影响通信网络30上的事务处理，仅仅是主控控制逻辑70的内部状态，所以状态0在2个时钟50周期内完成，由此使完成该存储操作所需的处理器时钟周期减少了4个。

现在对上述内容作一小结。根据本发明，地址和数据被发送到数据处理系统的通信网络上后，从通信网络读取，进行读取所根据的定时信号可以个别地选择频率。这样本发明不对常规通讯协议作任何改动就可以完全控制对通信事务的定时。此外，由于可以对处理机的主控和窥探器电路进行独立定时，所以就不存在主控和窥探器操作的相对定时限制，从而赋予通信事务处理以更大的灵活性。此外，通过有选择地按处理器时钟频率操作不影响通信网络上事务处理的通信逻辑部分，也使通信效能得到改善。

根据本发明的第二个内容，可以将本文至此已说明的原则扩展应用到集成电路一例如处理机的设计上。现在结合图5说明本发明的第二个内容。图5是表示第二个多处理器数据处理系统110的概念图，该系统包括两个处理器112a和112b。如图所示，处理器112a～112b各连接到通信网络130。通信网络130的实现方法多种多样，这一点在叙述图1的通信网络30时已有讨论。数据处理系统110进一步包括系统存储器132以及一个高固定频率(例如1GHz)的系统时钟126，该时钟分别与处理器112a和112b内的时钟广播互连部件128a及128b相连。

处理器112a～112b中各有许多子电路114～122(图中只表示了其中的一部分)，子电路最好含有处理逻辑(例如一个复杂指令集计算(CISC)或精简指令集计算(RISC)处理器内核)、一级或多级高速缓存的高速缓存控制器、使各处理器与通信网络130结合的通信逻辑以及其它电路。每个子电路114～122都可被想象成是一个紧密结合逻辑的“岛屿”，尽管要互连到至少一个其它子电路，但却构成了一个分立的功能逻辑块。例如，子电路114a和114b可各自含有一个处理器内核。另一种可选方案是，子电路114a～114b只含有超标量处理器内核中多种执行单元中的某一种逻辑。重要的是，最好要画清子电路114～122之间的边界，使得系统时钟信号在任何特定子电路的对立边界之间的的偏移，小于一个如若超过就会发生错误的偏移阀值。

根据本发明的第二个方面，子电路114～122可以按不同的频率独立地并发操作。所以，在可能含有处理器内核的子电路114a以系统时钟126的频率(例如1GHz)操作的同时，子电路116a可以按第一个较低频率(例如500Hz)操作，子电路118a可以按第二个较低频率(例如250Hz)操作。

现在参见图6，该图更详细地表示了图5中处理器112a内的子电路114a和116a。如图所示，子电路114a和116a各包括一个执行其子电路逻辑功能的逻辑块150。例如，子电路114a内的逻辑块150可以是一个执行指令的处理器内核，子电路116a内的逻辑块150可以是一个第二级(L2)高速缓存控制器。此外，子电路114a和116a中都有一个输入锁存器152用于各子电路的输入，都有一个输出锁存器154用于各子电路的输出。输入锁存器152和输出锁存器154的选通输入各通过图中未予示出的线路连接时钟广播互连部件128a，这样锁存器152和154全部都以系统时钟126的频率锁存输入或锁存输出数据。

尽管逻辑块150周围的输入锁存器152和输出锁存器154都以系统时钟126的频率操作，但根据本发明的子电路114～122内的逻辑块150可以按不同的频率独立地并发操作。这是可以实现的，尽管系统时钟126是唯一在处理器112a中广播的时钟信号，但只要在设计按较低频率操作的各子电路(例如子电路116a)内安置一个或多个锁存-保持电路156即可。在一个最佳实施例中，锁存-保持电路156的配置如图3的锁存-保持电路90所示。在该最佳实施例中，逻辑块50的一个内部信号响应评估信号160被同步在各锁存-保持电路156的输入和输出之间，其中评估信号160是由可编程计数器162根据系统时钟126生成的时钟信号生成的。

将可编程计数器162的初始值设置成一个程序设定值，然后，可编程计数器162响应系统时钟126的各个周期进行计数(即递增或递减)。然而，由可编程计数器162生成的评估信号160只有在可编程计数器返回到其出发值时(即上溢或下溢时)才在活动状态与不活动状态之间进行转换。这样，通过提供多个有不同程序设定值的可编程计数器162，子电路114～122就可以按与系统时钟126频率任意比例的频率操作。

如图6中所示，子电路114a与116a之间信号的传输，要通过互连一个子电路的锁存子电路输出与另一个子电路的锁存子电路输入。用于在子电路之间传递信号的特定通讯协议是针对具体实现的，但是既可以是同步的也可以是异步的，并且可以既包括数据信号也包括握手信号(例如有效信号、就绪信号等等)。由于子电路114a和116a在处理器112a的平面中可能相隔较大距离，所以可以选择在连接子电路的各信号通路中安置一个或多个缓冲器/中继器170。如图中参考号180所示，处理器112a中任意两个子电路之间的距离，最好不要超过在一个系统时钟126周期内能够传输一个信号的距离。这尽管提出了对处理器112a的平面的一个额定约束，实际上集成电路设计者有很大的自由来布置子电路，因为由于子电路之间的锁存器至锁存器通信接口，子电路之间的时钟偏移约束得到缓解。

如以上所述，本发明提供了一种具有高频率操作功能的改进集成电路。为了解决由于时钟偏移而可能引起的问题，该集成电路被划分成许多紧密结合的子电路，广播时钟信号的偏移在子电路内部被最小化。由于子电路通过锁存器至锁存器接口进行通信，所以子电路之间即使有更大的偏移也允许。由此为集成电路设计者在安排芯片平面时提供了更大的自由度。由于允许集成电路内部的子电路按不同的频率并发操作，所以也提高了设计的灵活性。

以上结合最佳实施例对本发明作了具体表示和说明，然而本领域的熟练人员应当明白，可以对本发明的内容和形式作出各种各样的改变，而不偏离本发明的精神和范围。

Claims (24)

1.一种集成电路，包含：

一个半导体基片；

在半导体基片内构造的集成电路，集成电路有一个时钟信号；

集成电路包括多个子电路，其中多个子电路中的第一个子电路按第一频率操作，多个子电路中的第二个子电路按第二频率操作；和

所述时钟信号以第三频率交替处于活动状态和不活动状态。

2.权利要求1的集成电路，其特征在于：

多个子电路中的至少一个子电路根据时钟信号以第三频率操作。

3.权利要求2的集成电路，其特征在于包含：

至少一个子电路输入端和至少一个子电路输出端；

一个输入锁存器，它有一个选通输入与时钟信号相连，有一个数据输入端与所述至少一个子电路输入端相连，其中输入锁存器响应时钟信号锁存数据输入端出现的数据；

一个输出锁存器，它有一个选通输出与时钟信号相连，有一个数据输出端与所述至少一个子电路输出端相连，其中输出锁存器响应时钟信号向数据输出端输出该锁存器存储的数据。

4.权利要求3的集成电路，其特征在于第二子电路包含：

至少一个与第一子电路的至少一个子电路输出端相连的子电路输入端；

一个输入锁存器，它有一个选通输入与时钟信号相连，有一个数据输入端与第二子电路的至少一个子电路输入端相连，其中输入锁存器响应时钟信号锁存数据输入端出现的数据。

5.权利要求4的集成电路，其特征在于：

在第一子电路的子电路输出端与第二子电路的子电路输入端之间数据的通信是同步的。

6.权利要求4的集成电路，其特征在于第二子电路进一步包含：

一个与第一子电路的至少一个子电路输入端相连的子电路输出端；

一个输出锁存器，它有一个选通输入与时钟信号相连，有一个数据输出端与至少一个子电路输出端相连，其中，输出锁存器只有当在第二子电路处既收到时钟信号又收到来自第一子电路的输入时，才向数据输出端输出一个握手协议信号。

7.权利要求4的集成电路，其特征在于：

在第一子电路的子电路输出端与第二子电路的子电路输入端之间数据的通信是异步的。

8.权利要求2的集成电路，其特征在于第一子电路包含至少一个锁存-保持电路，它响应具有第一频率的一个评估信号而输出在其中保存的数据，其中第一频率低于时钟信号的第三频率。

9.权利要求8的集成电路，其特征在于进一步包含至少一个第一可编程计数器，它的一个计数器输入端连接时钟信号，一个计数器输出端连接锁存-保持电路，其中，第一可编程计数器响应计数器输入端上的时钟信号而在计数器输出端生成评估信号。

10.权利要求2的集成电路，其特征在于，按第三频率操作的至少一个子电路包含一个处理器。

11.权利要求2的集成电路，其特征在于，时钟信号被广播到多个子电路中的每个子电路，并且是向多个子电路广播的唯一时钟信号。

12.权利要求1的集成电路，其特征在于，多个子电路中的每个子电路与多个子电路中的至少另一个子电路通过锁存器至锁存器接口进行通信。

13.一种操作集成电路的方法，该集成电路包括一个半导体基片和在半导体基片内构造的集成电路，其中该集成电路包括多个子电路，该方法特征在于包含：

多个子电路中的第一子电路响应所述时钟信号以第一频率操作所述第一子电路；

多个子电路中的第二子电路响应所述时钟信号并发地以第二频率操作所述第二子电路；和

向子电路广播第三频率的时钟信号。

14.权利要求13的方法，其特征在于进一步包含：

响应所述时钟信号，以所述第三频率操作所述多个子电路中的至少一个子电路。

15.权利要求14的方法，其特征在于，第一子电路包括至少一个子电路输入端，至少一个子电路输出端，具有一个与时钟信号相连的选通输入和一个与至少一个子电路输入端相连的数据输入端的一个输入锁存器，具有一个与时钟信号相连的选通输入和一个与至少一个子电路输出端相连的数据输出端的一个输出锁存器，所述方法还包括：

响应时钟信号，把数据输入端上的数据锁存到输入锁存器；

响应时钟信号，利用输出锁存器向数据输出端输出数据。

16.权利要求15的方法，其特征在于，第二子电路包括至少一个与第一子电路的至少一个子电路输出端相连的子电路输入端，以及一个输入锁存器，其具有一个与时钟信号相连的选通输入和一个与第二子电路的至少一个子电路输入端相连的数据输入端，该方法进一步包含：

响应时钟信号，利用第二子电路的输入锁存器锁存数据输入端上的数据。

17.权利要求16的方法，其特征在于进一步包含在第一子电路的子电路输出端与第二子电路的子电路输入端之间同步地通信数据的步骤。

18.权利要求16的方法，其特征在于，第二子电路进一步包括一个与第一子电路的至少一个子电路输入端相连的子电路输出端，以及一个输出锁存器，其具有一个与时钟信号相连的选通输入和一个与至少一个子电路输出端相连的数据输出端，该方法进一步包含：

只有当在第二子电路接收到时钟信号和来自第一子电路的输入时，才用第二子电路的输出锁存器通过第二子电路的子电路输出端向第一子电路的子电路输入端传输一个握手协议信号。

19.权利要求16的方法，其特征在于进一步包含在第一子电路的子电路输出端与第二子电路的子电路输入端之间异步地通信数据的步骤。

20.权利要求14的方法，其特征在于进一步包含的步骤是，提供第一子电路至少一个锁存-保持电路，该锁存-保持电路响应一个具有第一频率的评估信号输出其中保存的数据，其中第一频率小于时钟信号具有的第三频率。

21.权利要求20的方法，其特征在于进一步包含的步骤是，利用一个可编程计数器来生成评估信号，可编程计数器有一个与时钟信号相连的计数器输入端和一个与锁存-保持电路相连的计数器输出端。

22.权利要求14的方法，其特征在于以第三频率操作至少一个子电路的步骤包含以第三频率操作一个处理器的步骤。

23.权利要求14的方法，其特征在于进一步包含的步骤是，将时钟信号广播到多个子电路中的每个子电路，其中时钟信号是唯一向多个子电路广播的时钟信号。

24.权利要求13的方法，其特征在于进一步包含通过一个锁存器至锁存器接口在多个子电路中的每个子电路与多个子电路中的至少另一个子电路之间通信信号的步骤。

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