JPH0529892A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0529892A JPH0529892A JP3178634A JP17863491A JPH0529892A JP H0529892 A JPH0529892 A JP H0529892A JP 3178634 A JP3178634 A JP 3178634A JP 17863491 A JP17863491 A JP 17863491A JP H0529892 A JPH0529892 A JP H0529892A
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- JP
- Japan
- Prior art keywords
- output
- input terminal
- selector circuit
- circuit
- flop
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】Ｄタイプフリップフロップ回路のクロック入力
端子に入力される信号に、論理値“１”の信号の間に
“０”のグリッチノイズが入力されても、Ｄタイプフリ
ップフロップがそのブリッチノイズによって誤動作する
ことを防止する。 【構成】ディレイゲート及び２対１セレクタから成るグ
リッチノイズ防止用の回路をＤタイプフリップフロップ
の入力側に付加してある。
端子に入力される信号に、論理値“１”の信号の間に
“０”のグリッチノイズが入力されても、Ｄタイプフリ
ップフロップがそのブリッチノイズによって誤動作する
ことを防止する。 【構成】ディレイゲート及び２対１セレクタから成るグ
リッチノイズ防止用の回路をＤタイプフリップフロップ
の入力側に付加してある。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特にＤ
タイプフリップフロップ機能をもつ論理回路に関する。
タイプフリップフロップ機能をもつ論理回路に関する。
【０００２】
【従来の技術】従来のこの種の論理回路は、図５に示す
ように、Ｄタイプフリップフロップ５のみで構成されて
いる。
ように、Ｄタイプフリップフロップ５のみで構成されて
いる。
【０００３】
【発明が解決しようとする課題】この従来の論理回路で
は、図６に示すように、クロック入力の信号２の論理値
“１”の信号の途中に“０”のグリッチノイズが入力さ
れた場合、グリッチノイズの立ち上がりエッジによって
誤ってデータをラッチし、誤動作する可能性がある。
は、図６に示すように、クロック入力の信号２の論理値
“１”の信号の途中に“０”のグリッチノイズが入力さ
れた場合、グリッチノイズの立ち上がりエッジによって
誤ってデータをラッチし、誤動作する可能性がある。
【０００４】
【課題を解決するための手段】本発明の論理回路は、第
１の入力端子を第１の２対１セレクタ回路の第１の入力
端に接続し、前記第１の２対１セレクタ回路の出力を前
記第１の２対１セレクタ回路の第２の入力端及び第２の
２対１セレクタ回路の第１の入力端に接続し、前記第２
の２対１セレクタ回路の出力を前記第２の２対１セレク
タ回路の第２の入力端及び第（Ｎ−１）のセレクタ回路
の第１の入力端に接続し、前記第（Ｎ−１）の２対１セ
レクタ回路の出力を前記第（Ｎ−１）の２対１セレクタ
回路の第２の入力端及び第Ｎの２対１セレクタ回路の第
１の入力端に接続し、前記第Ｎの２対１セレクタ回路の
出力を前記第Ｎの２対１セレクタ回路の第２の入力端及
びＤタイプフリップフロップ回路のデータ入力端に接続
し、第２の入力端子を前記Ｄタイプフリップフロップ回
路のクロック入力端及び第１のディレイゲートの入力端
に接続し、前記第１のディレイゲートの出力を前記第Ｎ
の２対１セレクタ回路のセレクト入力端及び第２のディ
レイゲートの入力端に接続し、前記第２のディレイゲー
トの出力を第（Ｎ−１）のディレイゲートの入力端及び
前記第（Ｎ−１）の第２対１セレクタ回路のセレクト入
力端に接続し、前記第（Ｎ−１）のディレイゲートの出
力を第Ｎのディレイゲートの入力端及び前記第２の２対
１セレクタ回路のセレクト入力に接続し、第Ｎのディレ
イゲートの出力を前記第１の２対１セレクタ回路のセレ
クト入力端に接続し、前記Ｄタイプフリップフロップ回
路の第１の出力端を出力端子に接続した構成を有してい
る。
１の入力端子を第１の２対１セレクタ回路の第１の入力
端に接続し、前記第１の２対１セレクタ回路の出力を前
記第１の２対１セレクタ回路の第２の入力端及び第２の
２対１セレクタ回路の第１の入力端に接続し、前記第２
の２対１セレクタ回路の出力を前記第２の２対１セレク
タ回路の第２の入力端及び第（Ｎ−１）のセレクタ回路
の第１の入力端に接続し、前記第（Ｎ−１）の２対１セ
レクタ回路の出力を前記第（Ｎ−１）の２対１セレクタ
回路の第２の入力端及び第Ｎの２対１セレクタ回路の第
１の入力端に接続し、前記第Ｎの２対１セレクタ回路の
出力を前記第Ｎの２対１セレクタ回路の第２の入力端及
びＤタイプフリップフロップ回路のデータ入力端に接続
し、第２の入力端子を前記Ｄタイプフリップフロップ回
路のクロック入力端及び第１のディレイゲートの入力端
に接続し、前記第１のディレイゲートの出力を前記第Ｎ
の２対１セレクタ回路のセレクト入力端及び第２のディ
レイゲートの入力端に接続し、前記第２のディレイゲー
トの出力を第（Ｎ−１）のディレイゲートの入力端及び
前記第（Ｎ−１）の第２対１セレクタ回路のセレクト入
力端に接続し、前記第（Ｎ−１）のディレイゲートの出
力を第Ｎのディレイゲートの入力端及び前記第２の２対
１セレクタ回路のセレクト入力に接続し、第Ｎのディレ
イゲートの出力を前記第１の２対１セレクタ回路のセレ
クト入力端に接続し、前記Ｄタイプフリップフロップ回
路の第１の出力端を出力端子に接続した構成を有してい
る。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。説明を容易にするために本発明の論理回路のクロッ
ク入力端子に論理値“１”が入力されている間“０”の
グリッチノイズが２個入力する場合について説明する。
る。説明を容易にするために本発明の論理回路のクロッ
ク入力端子に論理値“１”が入力されている間“０”の
グリッチノイズが２個入力する場合について説明する。
【０００６】図１はＮ≦２（Ｎはクロック入力端子に入
るグリッチノイズの数）の場合の本発明の一実施例を示
す回路図である。データ入力端子１、クロック入力端子
２と、Ｄタイプフロップフロップ回路５との間に、ディ
レイゲート６，７、及び２対１セレクタ回路３，４から
成る保護用の回路を設けてある。グリッチノイズのパル
ス幅をＴｎとすると、ディレイゲート６，７の各々の遅
延量ＴをＴ〉Ｔｎを満足するように設定しておく。
るグリッチノイズの数）の場合の本発明の一実施例を示
す回路図である。データ入力端子１、クロック入力端子
２と、Ｄタイプフロップフロップ回路５との間に、ディ
レイゲート６，７、及び２対１セレクタ回路３，４から
成る保護用の回路を設けてある。グリッチノイズのパル
ス幅をＴｎとすると、ディレイゲート６，７の各々の遅
延量ＴをＴ〉Ｔｎを満足するように設定しておく。
【０００７】図２は本実施例における動作を例示する信
号タイミング図である。ディレイゲート６の出力は入力
信号２よりＴだけ遅延し、ディレイゲート７の出力はデ
ィレイゲート６よりさらにＴだけ遅延する。２対１セレ
クタ回路３，４はセレクト信号が“０”でＤ０にきてい
る信号を出力しセレクト信号が“１”に変化すると出力
している値を保持する回路であるため、２対１セレクタ
回路３の出力信号は、ディレイゲート７の出力信号が
“０”のときは入力信号１のデータ“Ｄ１”となり、デ
ィレイゲート７の出力が“０”→“１”に変化するとデ
ータ“Ｄ１”を保持する。次に、ディレイゲート７の出
力が１番目のグリッチノイズによって“１→０”に変化
すると２対１セレクタ回路３の出力はデータ“Ｄ２”に
変化し、ディレイゲート７の出力が“０”→“１”に変
化するとデータ“Ｄ２”を保持する。次いで、ディレイ
ゲート７の出力が２番目のグリッチノイズによって“１
→０”に変化すると２対１セレクタ回路３の出力はデー
タ“Ｄ３”に変化し、ディレイゲート７の出力が“０”
→“１”に変化するとデータ“Ｄ３”を保持する。次
に、ディレイゲート７の出力が“１→０”に変化すると
２対１セレクタ回路３の出力はデータ“Ｄ４”に変化
し、ディレイゲート７の出力が“０”→“１”に変化す
るとデータ“Ｄ４”を保持する。２対１セレクタ回路４
の出力はディレイゲート６の出力が“０”のときは２対
１セレクタ回路３の出力と同じ“Ｄ１”となり、ディレ
イゲート６の出力が“０”→“１”に変化しても“Ｄ
１”を保持する。次にディレイゲート６が１番目のグリ
ッチノイズによって“１”→“０”に変化すると２対１
セレクタ回路４の出力は２対１セレクタ回路３の出力と
同じ“Ｄ１”となり、ディレイゲート６の出力が“０”
→“１”に変化しても２対１セレクタ回路３の出力が
“Ｄ２”に変化していないため“Ｄ１”を保持する。次
にディレイゲート６が２番目のグリッチノイズによって
“１”→“０”に変化すると２対１セレクタ回路４の出
力は２対１セレクタ回路３と同じ“Ｄ２”に変化し、デ
ィレイゲート６の出力が“０”→“１”に変化すると
“Ｄ２”を保持する。次にディレイゲート６の出力が
“１”→“０”に変化すると２対１セレクタ回路４の出
力は２対１セレクタ回路３の出力と同じ“Ｄ３”に変化
しまたすぐ“Ｄ４”に変化し、ディレイゲート６の出力
が“０”→“１”に変化するとデータ“Ｄ４”を保持す
る。
号タイミング図である。ディレイゲート６の出力は入力
信号２よりＴだけ遅延し、ディレイゲート７の出力はデ
ィレイゲート６よりさらにＴだけ遅延する。２対１セレ
クタ回路３，４はセレクト信号が“０”でＤ０にきてい
る信号を出力しセレクト信号が“１”に変化すると出力
している値を保持する回路であるため、２対１セレクタ
回路３の出力信号は、ディレイゲート７の出力信号が
“０”のときは入力信号１のデータ“Ｄ１”となり、デ
ィレイゲート７の出力が“０”→“１”に変化するとデ
ータ“Ｄ１”を保持する。次に、ディレイゲート７の出
力が１番目のグリッチノイズによって“１→０”に変化
すると２対１セレクタ回路３の出力はデータ“Ｄ２”に
変化し、ディレイゲート７の出力が“０”→“１”に変
化するとデータ“Ｄ２”を保持する。次いで、ディレイ
ゲート７の出力が２番目のグリッチノイズによって“１
→０”に変化すると２対１セレクタ回路３の出力はデー
タ“Ｄ３”に変化し、ディレイゲート７の出力が“０”
→“１”に変化するとデータ“Ｄ３”を保持する。次
に、ディレイゲート７の出力が“１→０”に変化すると
２対１セレクタ回路３の出力はデータ“Ｄ４”に変化
し、ディレイゲート７の出力が“０”→“１”に変化す
るとデータ“Ｄ４”を保持する。２対１セレクタ回路４
の出力はディレイゲート６の出力が“０”のときは２対
１セレクタ回路３の出力と同じ“Ｄ１”となり、ディレ
イゲート６の出力が“０”→“１”に変化しても“Ｄ
１”を保持する。次にディレイゲート６が１番目のグリ
ッチノイズによって“１”→“０”に変化すると２対１
セレクタ回路４の出力は２対１セレクタ回路３の出力と
同じ“Ｄ１”となり、ディレイゲート６の出力が“０”
→“１”に変化しても２対１セレクタ回路３の出力が
“Ｄ２”に変化していないため“Ｄ１”を保持する。次
にディレイゲート６が２番目のグリッチノイズによって
“１”→“０”に変化すると２対１セレクタ回路４の出
力は２対１セレクタ回路３と同じ“Ｄ２”に変化し、デ
ィレイゲート６の出力が“０”→“１”に変化すると
“Ｄ２”を保持する。次にディレイゲート６の出力が
“１”→“０”に変化すると２対１セレクタ回路４の出
力は２対１セレクタ回路３の出力と同じ“Ｄ３”に変化
しまたすぐ“Ｄ４”に変化し、ディレイゲート６の出力
が“０”→“１”に変化するとデータ“Ｄ４”を保持す
る。
【０００８】出力端子８は入力端子２が“０”→“１”
に変化するとＤタイプフリップフロップ５で“Ｄ１”を
ラッチし“Ｄ１”に変化する。次にＤタイプフリップフ
ロップ５のクロック入力端子２の１番目のグリッチノイ
ズが入力されたＤタイプフリップフロップ５が２対１セ
レクタ回路の出力値をラッチしても、２対１セレクタ回
路４の出力は“Ｄ１”を保持しているため、出力端子８
は“Ｄ１”の値を保持する。次にＤタイプフリップフロ
ップ５のクロック入力端子２の２番目のグリッチノイズ
が入力されてＤタイプフリップフロップ５が２対１セレ
クタ回路４の出力値をラッチしても２対１セレクタ回路
４の出力は“Ｄ１”を保持しているため、出力端子８は
“Ｄ１”の値を保持する。次に入力端子２が“０”→
“１”に変化するとＤタイプフリップフロップ５は２対
１セレクタ回路４の出力値をラッチし、出力端子８は
“Ｄ４”に変化する。
に変化するとＤタイプフリップフロップ５で“Ｄ１”を
ラッチし“Ｄ１”に変化する。次にＤタイプフリップフ
ロップ５のクロック入力端子２の１番目のグリッチノイ
ズが入力されたＤタイプフリップフロップ５が２対１セ
レクタ回路の出力値をラッチしても、２対１セレクタ回
路４の出力は“Ｄ１”を保持しているため、出力端子８
は“Ｄ１”の値を保持する。次にＤタイプフリップフロ
ップ５のクロック入力端子２の２番目のグリッチノイズ
が入力されてＤタイプフリップフロップ５が２対１セレ
クタ回路４の出力値をラッチしても２対１セレクタ回路
４の出力は“Ｄ１”を保持しているため、出力端子８は
“Ｄ１”の値を保持する。次に入力端子２が“０”→
“１”に変化するとＤタイプフリップフロップ５は２対
１セレクタ回路４の出力値をラッチし、出力端子８は
“Ｄ４”に変化する。
【０００９】グリッチノイズはプロセスばらつきや使用
環境条件等によって消えてしまう場合もある。そのよう
な動作例を図３，図４を用いて説明する。図３は、図１
の２対１セレクタ回路３のセレクト入力にグリッチノイ
ズは入力されず、２対１セレクタ回路４のセレクト入力
およびＤタイプフリップフロップ５のクロック入力にグ
リッチノイズが入力された場合の動作の説明図である。
図４は、図１の２対１セレクタ回路３，４のセレクト入
力にグリッチノイズが入力されず、Ｄタイプフリップフ
ロップ５のクロック入力にグリッチノイズが入力された
場合の動作の説明図である。いずれの場合でも、出力端
子８の出力は、図２の出力端子８の出力と同じになる。
環境条件等によって消えてしまう場合もある。そのよう
な動作例を図３，図４を用いて説明する。図３は、図１
の２対１セレクタ回路３のセレクト入力にグリッチノイ
ズは入力されず、２対１セレクタ回路４のセレクト入力
およびＤタイプフリップフロップ５のクロック入力にグ
リッチノイズが入力された場合の動作の説明図である。
図４は、図１の２対１セレクタ回路３，４のセレクト入
力にグリッチノイズが入力されず、Ｄタイプフリップフ
ロップ５のクロック入力にグリッチノイズが入力された
場合の動作の説明図である。いずれの場合でも、出力端
子８の出力は、図２の出力端子８の出力と同じになる。
【００１０】
【発明の効果】以上説明したように本発明によれば、ク
ロック入力の論理値“１”の信号の間に“０”のグリッ
チノイズが発生しても、Ｄタイプフリップフロップがグ
リッチノイズによって誤動作せずに済む。
ロック入力の論理値“１”の信号の間に“０”のグリッ
チノイズが発生しても、Ｄタイプフリップフロップがグ
リッチノイズによって誤動作せずに済む。
【図１】本発明の実施例の回路図。
【図２】図１の回路の信号タイミング図。
【図３】図１の回路の信号タイミング図。
【図４】図１の回路の信号タイミング図。
【図５】従来の論理回路の回路図。
【図６】図５の回路の信号タイミング図。
１，２ 入力端子 ３，４ ２対１セレクタ回路 ５ Ｄタイプフリップフロップ ６，７ ディレイゲート ８ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１の入力端子を第１の２対１セレクタ
回路の第１の入力端に接続し、前記第１の２対１セレク
タ回路の出力を前記第１の２対１セレクタ回路の第２の
入力端及び第２の２対１セレクタ回路の第１の入力端に
接続し、前記第２の２対１セレクタ回路の出力を前記第
２の２対１セレクタ回路の第２の入力端及び第（Ｎ−
１）のセレクタ回路の第１の入力端に接続し、前記第
（Ｎ−１）の２対１セレクタ回路の出力を前記第（Ｎ−
１）の２対１セレクタ回路の第２の入力端及び第Ｎの２
対１セレクタ回路の第１の入力端に接続し、前記第Ｎの
２対１セレクタ回路の出力を前記第Ｎの２対１セレクタ
回路の第２の入力端及びＤタイプフリップフロップ回路
のデータ入力端に接続し、第２の入力端子を前記Ｄタイ
プフリップフロップ回路のクロック入力端及び第１のデ
ィレイゲートの入力端に接続し、前記第１のディレイゲ
ートの出力を前記第Ｎの２対１セレクタ回路のセレクト
入力端及び第２のディレイゲートの入力端に接続し、前
記第２のディレイゲートの出力を第（Ｎ−１）のディレ
イゲートの入力端及び前記第（Ｎ−１）の第２対１セレ
クタ回路のセレクト入力端に接続し、前記第（Ｎ−１）
のディレイゲートの出力を第Ｎのディレイゲートの入力
端及び前記第２の２対１セレクタ回路のセレクト入力に
接続し、第Ｎのディレイゲートの出力を前記第１の２対
１セレクタ回路のセレクト入力端に接続し、前記Ｄタイ
プフリップフロップ回路の第１の出力端を出力端子に接
続した構成を有している事を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178634A JPH0529892A (ja) | 1991-07-19 | 1991-07-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3178634A JPH0529892A (ja) | 1991-07-19 | 1991-07-19 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529892A true JPH0529892A (ja) | 1993-02-05 |
Family
ID=16051893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3178634A Pending JPH0529892A (ja) | 1991-07-19 | 1991-07-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529892A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0774684A2 (en) | 1995-11-16 | 1997-05-21 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US5960259A (en) * | 1995-11-16 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US6728649B2 (en) | 2002-02-01 | 2004-04-27 | Adtran, Inc. | Method and apparatus for removing digital glitches |
| KR100459453B1 (ko) * | 2002-05-10 | 2004-12-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
-
1991
- 1991-07-19 JP JP3178634A patent/JPH0529892A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0774684A2 (en) | 1995-11-16 | 1997-05-21 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US5835650A (en) * | 1995-11-16 | 1998-11-10 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US5960259A (en) * | 1995-11-16 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US6067393A (en) * | 1995-11-16 | 2000-05-23 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US6069904A (en) * | 1995-11-16 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US6298075B1 (en) | 1995-11-16 | 2001-10-02 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US6590915B1 (en) | 1995-11-16 | 2003-07-08 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US7133428B2 (en) | 1995-11-16 | 2006-11-07 | Mmatsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
| US6728649B2 (en) | 2002-02-01 | 2004-04-27 | Adtran, Inc. | Method and apparatus for removing digital glitches |
| KR100459453B1 (ko) * | 2002-05-10 | 2004-12-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |