JPH05152904A

JPH05152904A - 半導体装置

Info

Publication number: JPH05152904A
Application number: JP3312042A
Authority: JP
Inventors: Masato Ishiguro; 正人石黒
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-27
Filing date: 1991-11-27
Publication date: 1993-06-18

Abstract

(57)【要約】【目的】フリップフロップ回路における、信号の不安定
状態であるメタステーブル状態を防止することを目的と
する。【構成】入力信号のラッチを行うマスター回路１と、マ
スター回路１から出力された信号を入力信号としてラッ
チするスレーブ回路２への入力信号をそれぞれ制御する
トランスミッションゲートG1，G2に接続され、トランス
ミッションゲートG1がオフ後トランスミッションゲート
G2がオンすることによって入力信号を安定させる期間を
設けるよう制御する開閉制御回路３を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
にフリップフロップを有する半導体集積回路に関する。
フリップフロップ回路にクロック信号CKとデータ信号Ｄ
が非同期に入力される場合、フリップフロップ回路内に
レベルの不安定状態であるメタステーブル状態が発生す
ることがある。

【０００２】このメタステーブル状態時における出力は
誤作動の原因となっているが、メタステーブル状態の出
力によって誤作動が起こっても、がメタステーブル状態
の出力によるものと判断するのが容易ではなかった。そ
のため、誤作動の原因を特定することができず、集積回
路の品質の向上を妨げていた。

【０００３】従って、出力にレベルの安定しないメタス
テーブル状態が発生しないフリップフロップ回路が要求
されている。

【０００４】

【従来技術】図６に従来のフリップフロップの回路図を
示す。マスター回路１とスレーブ回路２の二段構成をと
っているマスタースレーブ型のフリップフロップ回路
で、マスター回路１及びスレーブ回路２のそれぞれの回
路への入力信号を制御するトランスミッションゲートG
1，G2と、各回路内での入力信号のラッチを制御するト
ランスミッションゲートG3，G4とが設置されている。

【０００５】各トランスミッションゲートG1〜G4はクロ
ック信号CKによってそれぞれをオンまたはオフするよう
になっていて、トランスミッションゲートG1，G4がオン
の時、トランスミッションゲートG2，G3がオフするよう
にクロック信号CKがそれぞれ入力されている。マスター
回路１、スレーブ回路２ともに二つのインバータを用
い、正帰還によってデータ信号Ｄをラッチするようにな
っている。

【０００６】上述のフリップフロップ回路は通常の場合
で、このほかにもセット信号Ｓまたはリセット信号Ｒと
組み合わせる場合がある。図７にセット信号Ｓと組み合
わせた場合のフリップフロップ回路を示す。図６に示す
インバータI2，I3の位置にセット信号Ｓとのナンド回路
を組み、セット信号Ｓが入力された場合、データ信号Ｄ
によらず非反転出力Ｑからは高レベルが、反転出力XQか
らは低レベルが出力されるようになっている。

【０００７】図８にリセット信号Ｒと組み合わせた場合
のフリップフロップ回路を示す。セット信号Ｓと組み合
わせた時と同様で、図６に示すインバータI1，I4の位置
にリセット信号Ｒとのナンド回路を組み、リセット信号
Ｒが入力された場合、データ信号Ｄによらず反転出力XQ
からは高レベル、非反転出力Ｑからは低レベルが出力さ
れるようになっている。

【０００８】図10に波形図を示す。フリップフロップ回
路はセット信号Ｓまたはリセット信号Ｒによる出力制御
が行われなければ、クロック信号CKが立ち上がるとき
（図10のβの部分）、つまり、トランスミッションゲー
トがオフするときのデータ信号Ｄを保持し、出力するよ
うになっている。

【０００９】従ってトランスミッションゲートG1がオフ
するときにマスター回路１側にデータ信号Ｄが入力され
る。このとき、トランスミッションゲートG1がオフと同
時にトランスミッションゲートG3がオンし、マスター回
路１内で入力されたデータ信号Ｄをラッチし、また、同
時にトランスミッションゲートG2もオンして、入力され
たデータ信号Ｄをスレーブ回路２から非反転出力Ｑ，反
転出力XQとして出力をする。

【００１０】続いて、トランスミッションゲートG1がオ
ンすると、同時にトランスミッションゲートG2がオフ、
トランスミッションゲートG4がオンして、今度はスレー
ブ回路２内で入力されたデータ信号Ｄをラッチし、非反
転出力Ｑ及び反転出力XQを出力する。このデータ信号Ｄ
が高レベルから低レベルへ、または、低レベルから高レ
ベルに変化する（以下遷移するという）部分は実際には
ある時間幅（以下この幅のことを遷移幅という）をもっ
ているので、その間にクロック信号CKの立ち上がりがき
た場合、高レベルまたは低レベルといった一定状態（以
下安定状態という）ではないデータ信号Ｄが入力される
ことになる。

【００１１】この安定状態ではない状態をメタステーブ
ル状態といい、この出力信号を受けた回路で誤動作が起
こる原因となっていた。このメタステーブル状態は、マ
スター回路１内またはスレーブ回路２内でラッチされて
いる間に、安定状態に変わるが、安定するまでにかかる
時間や、高レベルまたは低レベルのどちらに安定するか
は、遷移幅のどの部分でデータ信号Ｄとして入力される
かなどによるのだが、図10のαのようにデータ信号Ｄは
いつ遷移するかが安定していないなため、この場合にお
ける出力波形はそのときどきで異なっていた。

【００１２】この場合における出力波形図は例えば、図
10のγのように、いったん高レベルから低レベルに下が
りかけてまた高レベルに戻ったり、遷移しても遷移幅が
通常より長くなっていた。データ信号Ｄとクロック信号
CKが同期の場合、遷移時のデータ信号Ｄを入力信号とし
てとらないようにクロック信号CKを設定し、メタステー
ブル状態を発生させないようすることによって解決して
いた。

【００１３】しかし、データ信号Ｄとクロック信号CKが
非同期の場合、データ信号Ｄの遷移は周期的ではないの
で、遷移時のデータ信号Ｄを入力信号としてとらないよ
うにクロック信号CKを設定することはできなかった。そ
のため、非同期の場合、メタステーブル状態の発生を防
ぐため、二つのフリップフロップ回路を接続し、各フリ
ップフロップ回路に同一のクロック信号CKを入力すると
いった構成をとる方法があった。

【００１４】図11に二つのフリップフロップ回路を用い
たときの波形図の一例を示す。図11においてＤはデータ
信号、CKはクロック信号、Ｑは非反転出力で、それぞれ
の符号に付いている数字は、１は第一のフリップフロッ
プ回路、２は第二のフリップフロップ回路において入力
または出力されることを示している。第一のフリップフ
ロップ回路に入力されたデータ信号Ｄ１はクロック信号
CK１によってラッチされ非反転出力Ｑ１として出力され
る。第二のフリップフロップ回路では、この非反転出力
Ｑ１がデータ信号Ｄ２として入力される。ここでクロッ
ク信号CK２はクロック信号CK１が第一のフリップフロッ
プ回路に入力されるのと同時に第二のフリップフロップ
回路に入力されるが、データ信号Ｄ２は第一のフリップ
フロップ回路を通過する分データ信号Ｄ１が第一がフリ
ップフロップ回路への入力より遅れて第二のフリップフ
ロップ回路に入力される。図11では見やすくするため、
非反転出力Ｑ１を遅らせて表記せず、クロック信号CK２
を進めて表記している（図中の＊は同一の山を指す）。

【００１５】図11からわかるように、第一のフリップフ
ッロップ回路による遅延を適当に調整すれば、第二のフ
リップフロップ回路ではデータ信号Ｄ２の遷移時にクロ
ック信号CK２の立ち上がりがこないので、第二のフリッ
プフロップ回路の出力にはメタステーブル状態は発生し
ない。しかし、クロック信号CK１，CK２の周期が短い場
合、第一のフリップフロップ回路で、連続してメタステ
ーブル状態が発生する場合がある。第一のフリップフロ
ップ回路から出力されるメタステーブル状態がクロック
信号CK１，CK２の一周期より長くなった場合、第二のフ
リップフロップ回路の出力におけるメタステーブル状態
の発生を防ぐことはできないので、クロック信号CKの周
期を短くすることができなかった。

【００１６】従って、クロック信号CK１，CK２の周期を
一定値以上に短くできないので、高速動作に対応できな
かった。従来、このクロック信号CK，CK２に対する制限
の問題は、図９に示す原理図のように、フリップフロッ
プ回路をメタステーブル状態の発生しなくなるまで接続
することによって解決していた。

【００１７】

【発明が解決しようとする課題】しかし、従来の回路を
用いた場合、以下のような問題点があった。複数のフリ
ップフロップ回路を使用するため、一つのフリップフロ
ップ回路を用いていた時に比べ回路が大きくなる。ま
た、セット信号Ｓ（リセット信号Ｒ）とクロック信号CK
が非同期で入力される回路においてはこの問題とは別
に、スレーブ側で高レベル（低レベル）をラッチしてい
るときにセット信号Ｓ（リセット信号Ｒ）が入力される
と同時にトランスミッションゲートG2がオンし、マスタ
ー側からトランスミッションゲートG2を通って高レベル
（低レベル）が入力されると、非反転出力Ｑに一瞬低レ
ベル（高レベル）がでるといった問題もあった。

【００１８】従って、本発明は、クロック信号CKとデー
タ信号Ｄまたはセット信号Ｓ／リセット信号Ｒが非同期
に入力されても、出力にメタステーブル状態を発生させ
ず、かつ、回路の大型化をさせない、フリップフロップ
回路を提供することを目的とする。

【００１９】

【課題を解決するための手段】図１に本発明の原理図を
示す。本発明は、マスタースレーブ型のフリップフロッ
プ回路の、マスター回路１の入力信号の制御を行うトラ
ンスミッションゲートG1と、マスター回路１から出力さ
れた出力信号を入力信号としてスレーブ回路２の入力信
号の制御を行うトランスミッションゲートG2と、トラン
スミッションゲートのオン／オフを行い、トランスミッ
ションゲートG1がオフ後遅れてトランスミッションゲー
トG2がオンするよう制御する回路（以下開閉制御回路３
という）によって構成される。

【００２０】また、セット信号Ｓ（リセット信号Ｒ）と
組み合わせた場合では、図２に示すように、データ信号
ＤによらずトランスミッションゲートG1を介してマスタ
ー回路１に高レベル（低レベル）が入力されるようにす
る回路（以下信号制御回路４という）をさらに設けた構
成をとっている。

【００２１】

【作用】トランスミッションゲートG1がオフ後遅れてト
ランスミッションゲートG2がオンするため、入力された
データ信号Ｄをスレーブ回路２に出力しないままマスタ
ー回路１でラッチしている期間ができる。この間に、メ
タステーブル状態は安定状態にかわり、その後出力され
るので、出力にメタステーブル状態は発生しない。

【００２２】また、セット信号Ｓ（リセット信号Ｒ）と
クロック信号CKとで論理回路を組んだ場合でも、データ
信号Ｄによらずマスター回路１への入力信号を高レベル
（低レベル）にするので、スレーブ回路２で高レベルを
ラッチ時に、セット信号Ｓ（リセット信号Ｒ）の入力
と、トランスミッションゲートG2のオンが同時に行われ
ても、非反転出力Ｑに低レベル（高レベル）がでること
はない。

【００２３】

【実施例】図３に本発明の回路図を示す。図３のように
本発明では同一のクロック信号CKをトランスミッション
ゲートG1，G3には直接、トランスミッションゲートG2，
G4には間に多層のインバータを介して入力することによ
って、トランスミッションゲートG1に入力されるクロッ
ク信号CKに対し、トランスミッションゲートG2に入力さ
れるクロック信号CKが遅くなるようになっている。この
ため、従来のようにトランスミッションゲートG1がオフ
すると同時にトランスミッションゲートG2はオンせず、
遅れてオンするようになる。

【００２４】以下に動作を説明する。トランスミッショ
ンゲートG1がオフすると、同時にトランスミッションゲ
ートG2がオンし、クロック信号CKの立ち上がり時のデー
タ信号Ｄがマスター回路１でラッチされる。このときト
ランスミッションゲートG2はまだオフしていて、入力さ
れたデータ信号Ｄはマスター回路１でラッチされるだけ
で出力されない。入力されたデータ信号Ｄがメタステー
ブル状態であった場合、この間に安定状態に変わる。そ
の後トランスミッションゲートG2がオンし、マスター回
路１でラッチされているデータ信号Ｄが出力される。

【００２５】図12に本実施例における波形図を、図13に
従来における波形図を示す。図12，13においてＤは入力
信号、CKはクロック信号、Ｑは出力信号を、またそれぞ
れの記号に付帯しているＭまたはＳはそれぞれ、Ｍはマ
スター回路１、Ｓはスレーブ回路２における信号である
ことを示している。図12，13からわかるように、従来で
は出力にメタステーブル状態が発生し手いるのに対し、
本発明では出力にメタステーブル状態が発生しておら
ず、効果があることがわかる。

【００２６】なお、複数のクロック信号を出力できる開
閉制御回路３を形成して、トランスミッションゲートG1
及びG2に別々のクロック信号を入力することによってト
ランスミッションゲートG1がオフ後遅れてトランスミッ
ションゲートG2がオンするようにしてもよいが、開閉制
御回路３が大きくなり、装置全体が大きくなるので望ま
しくない。

【００２７】次にセット信号Ｓまたはリセット信号Ｒと
組み合わせたフリップフロップ回路について以下に示
す。図４にセット信号Ｓとクロック信号CKとで論理回路
を組んだ場合における本発明の実施例を示す。クロック
信号CKとセット信号Ｓとのアンド回路A1と、インバータ
I9をはさんでデータ信号Ｄとセット信号Ｓとのナンド回
路N5によって信号制御回路４を構成している。

【００２８】この信号制御回路４によってセット信号Ｓ
が入力された場合アンド回路A1からはクロック信号CKに
よらず低レベルが出力され、トランスミッションゲート
G1はオン状態となり、ナンド回路N5からはデータ信号Ｄ
によらず高レベルが出力され、トランスミッションゲー
トG2のマスター回路１側は常に低レベルとなっている。

【００２９】従って、トランスミッションゲートG2がオ
ンしたときスレーブ回路２に低レベルが出力され、非反
転出力Ｑには低レベルはでず、スレーブ回路２で高レベ
ルをラッチしているときにセット信号Ｓが入力されて
も、連続して非反転出力Ｑには高レベルが出力されるこ
とになる。また、この場合、前記したメタステーブルを
防ぐ方法の他に、図４におけるコンデンサーC1の容量に
比べコンデンサーC2の容量を大きくすることによっても
メタステーブル状態の防止ができる。

【００３０】上述の方法をとれば、高レベルから中間レ
ベルのときはコンデンサC1に電荷がひかれるがすぐいっ
ぱいになるのでコンデンサC2からの放電は少なく、ほぼ
高レベルとみなせる。また、低レベルから中間レベルの
ときはコンデンサC2に電荷がひかれるが充電するのに時
間がかかるのであまりレベルがあがるらないのでほぼ低
レベルとみなせる。

【００３１】従って、高レベルでも低レベルでもない状
態を避けることができメタステーブル状態の発生を防ぐ
ことができる。以上セット信号Ｓと組み合わせた場合に
ついて記述したが、リセット信号Ｒと組み合わせた場合
も、図５のように回路を形成することによって同様のこ
とを行うことができる。

【００３２】なお、上述の回路は半導体集積回路内に形
成できるものでありコンデンサC1，C2も半導体集積回路
内に形成できる。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
データ信号Ｄまたはセット信号Ｓ／リセット信号Ｒとク
ロック信号CKが非同期に入力されても、メタステーブル
状態の出力を防ぐことができるので、メタステーブル状
態による誤動作を防ぐことができる。

【００３４】また、一つのフリップフロップ回路によっ
てメタステーブル状態を防ぐので従来のような大型化を
防ぐことができる。従って、メタステーブル状態による
誤作動を無くし、また、他の原因による誤作動が起こっ
ても、その原因の特定を妨げないので回路の品質の向上
に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明のフリップフロップ回路の原理図

【図２】本発明のセット信号またはリセット信号と組み
合わせた場合のフリップフロップ回路の原理図

【図３】本発明のフリップフロップ回路の回路図

【図４】本発明のセット信号と組み合わせた場合のフリ
ップフロップ回路の回路図

【図５】本発明のリセット信号と組み合わせた場合のフ
リップフロップ回路の回路図

【図６】従来のフリップフロップ回路の回路図

【図７】従来のセット信号と組み合わせた場合のフリッ
プフロップ回路の回路図

【図８】従来のリセット信号と組み合わせた場合のフリ
ップフロップ回路の回路図

【図９】従来のフリップフロップ回路を複数組み合わせ
た場合の原理図

【図10】従来のフリップフロップ回路における波形図

【図11】従来のフリップフロップ回路を二段にしたとき
の波形図

【図12】本発明におけるマスター回路およびスレーブ回
路での波形図

【図13】従来におけるマスター回路およびスレーブ回路
での波形図

【符号の説明】

１マスター回路２スレーブ回路３開閉制御回路４信号制御回路 G1〜G4 トランスミッションゲート I0〜I9 インバータ C1, C2 コンデンサ N1〜N5 ナンド回路 A1 アンド回路Ｄデータ信号 CK クロック信号Ｓセット信号Ｒリセット信号Ｑ非反転出力 XQ 反転出力

Claims

【特許請求の範囲】

【請求項１】第一のラッチ回路によって構成されるマス
ター回路（１）と、前記マスター回路（１）への入力信号を制御する第一の
トランスミッションゲート（G1）と、前記マスター回路（１）からの出力信号が入力される第
二のラッチ回路によって構成されるスレーブ回路（２）
と、前記スレーブ回路（２）への入力信号を制御する第二の
トランスミッションゲート（G2）と、前記第一、第二のトランスミッションゲートのオン／オ
フを行い、前記第一のトランスミッションゲート（G1）
がオフした後、前記第二のトランスミッションゲート
（G2）がオンするよう制御する開閉制御回路（３）とに
よって構成されるフリップフロップ回路を有することを
特徴とする電子回路。
【請求項２】第一のラッチ回路によって構成されるマス
ター回路（１）と、前記マスター回路（１）への入力信号を制御する第一の
トランスミッションゲート（G1）と、前記マスター回路（１）からの出力信号が入力される第
二のラッチ回路によって構成されるスレーブ回路（２）
と、前記スレーブ回路（２）への入力信号を制御する第二の
トランスミッションゲート（G2）と、セット信号またはリセット信号の入力に応答して、前記
マスター回路（１）に入力される入力信号を一定レベル
に固定する信号制御回路（４）とを有することを特徴と
した電子回路。
【請求項３】前記マスター回路（１）は、前記第一のト
ランスミッションゲート（G1）を介して前記信号制御回
路（４）の出力を入力として受けるインバータ（I1）
と、前記インバータ（I1）の出力信号とセット信号とを
受けるナンド回路（N2）と、入力端が前記ナンド回路
（N2）の出力に、出力端が前記インバータ（I1）の入力
に接続された第三のトランスミッションゲート（G3）と
によって形成され、前記第一のトランスミッションゲー
ト（G1）の入力端に付加されたコンデンサ（C1）の電気
容量が、前記第一のトランスミッションゲート（G1）の
出力端に付加されたコンデンサ（C2）の電気容量よりも
小さいことを特徴とする請求項２記載の電子回路。
【請求項４】前記マスター回路（１）は、前記第一のト
ランスミッションゲート（G1）を介して前記信号制御回
路（４）から出力される信号と、リセット信号とを受け
るナンド回路（N1）と、前記ナンド回路（N1）の出力信
号を入力するインバータ（I2）と、入力端が前記インバ
ータ（I2）の出力に、出力端が前記ナンド回路（N1）の
入力に接続された第三のトランスミッションゲート（G
3）とによって形成され、前記第一のトランスミッショ
ンゲート（G1）の入力端に付加されたコンデンサ（C1）
の電気容量が、前記第一のトランスミッションゲート
（G1）の出力端に付加されたコンデンサ（C2）の電気容
量よりも小さいことを特徴とする請求項２記載の電子回
路。