JPH031608A - マスター・スレーブ型フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマスター・スレーブ型フリップフロップ回路
（以下、ｒＭＳ−ＦＦ回路」と呼ぶ。）に関するもので
、特に、高速動作が可能なＭＳ−ＦＦ回路に関する。

〔従来の技術〕

第５図は従来のＭＳ−ＦＦ回路の概念を模式化して示す
図である。第５図において、このＭＳ−ＦＦ回路は、マ
スターラッチ部１０とスレーブラッチ部２０との直列接
続を有している。このＭＳ−ＦＦ回路の動作タイミング
を規定するクロック信号Ｔは、クロック入力端子から人
力され、インバータ３０．４０の直列接続に与えられる
。

このうち、前段側のインバータ３０は、クロック信号Ｔ
の波形整形を行うとともに、その出力をマスターラ・ツ
チ部１０のクロック人力として与えることにより、マス
ターラッチ部１０の動作タイミング制御を行うクロック
・ドライバ用のインバータである。また、後段側のイン
バータ４０は、スレーブラッチ部２０に対する同様の動
作タイミング制御を行うためのクロック・ドライバ用の
インバータである。

インバータ３０の存在によってマスターラッチ部１０へ
供給されるクロックは入力クロック信号Ｔと逆相となり
、また、２つのインバータ３０゜４０を介していること
によって、スレーブラッチ部２０へ供給されるクロック
は、入力クロック信号Ｔと同相となる。

マスターラッチ部１０は、それに与えられる上記クロッ
クに同期して、データ入力端子からデータ信号りを取込
み、それをラッチする。次段のスレーブラッチ部２０は
、マスターラッチ部１０とは逆相のクロックで動作する
ため、マスターラッチ部１０のラッチ動作の後に、この
マスターラッチ部１０の出力のラッチを行う。そして、
スレーブラッチ部２０の出力は、出力信号Ｑおよび反転
出力信号Ｑ　として、出力端子へ与えられる。

ところで、このようなデータのラッチとその転送（シフ
ト）とを行う場合、マスターラッチ部１０およびスレー
ブラッチ部２０の相互の動作タイミングは、インバータ
３０．４０のそれぞれにおけるクロック信号の遅延の影
響を受ける。以下、この点について詳述する。

第６図は、第５図の構成を具体化した回路を示しており
、このうち第６図（ａ）はマスターラッチ部１０とスレ
ーブラッチ部２０との内部構成を示す。また、第６図（
ｂ）は、第５図においてインバータ３０．４０で表現さ
れた機能の具体的構成を示す、この第６図（ｂ）ではイ
ンバータ３，４の直列接続を含むが、これらと第５図の
インバータ３０．４０との関係は次の通りである。

すなわち、後述するように、第６図（ａ）のマスターラ
ッチ部１０およびスレーブラッチ部２０のいずれにおい
ても、インバータ４の出力であるクロックＴｔと、イン
バータ３の出力であるクロックＴｌｃとの双方が利用さ
れるが、マスターラッチ部１０ではクロック”ｌｃが高
電位（以下、「Ｈレベル」と言う。）に立上ると次のデ
ータ取込みが開始され、スレーブラッチ部２０ではクロ
ックＴ１が立下るとラッチ状態が実質的に確立する。

このため、マスターラッチ部１０における次のデータ取
込み動作とスレーブラッチ部２０のラッチ動作との関係
においては、クロックＴ１゜がマスターラッチ部１０の
基準クロックとなり、他方のクロックＴｔがスレーブラ
ッチ部２０の基準クロックとなる。そして、第５図では
、これらの基準クロックについてのみ、その生成／入力
経路が示されている。

したがって、第５図のインバータ３０．４０は第６図（
ｂ）のインバータ３．４にそれぞれ相当するが、上記の
違いを明確にする目的で、便宜上、異なる参照符号が付
されている。

以上の前提の下で第６図（ａ）を参照する。第６図（ａ
）に示すマスターラッチ部１０では、トランスファゲー
ト１１を介してデータ信号りが取込まれる。次段のラッ
チループは、ＮＡＮＤゲート１２、インバータ１３およ
びトランスファゲート１４によって形成されている。信
号Ｒは、低電位（以下、「Ｌレベル」と言う。）で活性
となるリセット信号である。

一方、スレーブラッチ部２０は、マスターラ・ソチ部１
０のラッチ出力をゲートするトランスファゲート２１を
備えており、このトランスファゲート２１の後段には、
ラッチループを形成するインバータ２３．ＮＡＮＤゲー
ト２５およびトランスファゲート２６を有している。ま
た、トランスファゲート２１とインバータ２３との間の
ノードにはインバータ２２が接続され、このインバータ
２２から出力信号Ｑが取出される。さらに、反転出力信
号Ｑ　は、インバータ２３の出力を別のインバーク２４
で反転して得るようになっている。そして、各ラッチ部
１０．２０に含まれるトランスファゲート１１，１４．
２１．２６のそれぞれの制御信号は、第６図（ｂ）の回
路で生成されるクロック信号Ｔ　　、Ｔ　　となってい
る。

　　　１ｃ 第７図は、第′６図に示す回路の動作を示すタイミング
チャートである。なお、第７図において、マスターラッ
チ部１０およびスレーブラッチ部２０のそれぞれの「入
力ゲート開状態」とは、トランスファゲート１１，２１
のそれぞれが部分的または全面的に導通状態となってゲ
ートが開いている状態を示している。また、「ラッチ状
態」とは、トランスファゲート１４．２６のそれぞれが
部分的または全面的に導通状態となってラッチループに
よるラッチ機能が部分的または全面的に作用している状
態を示している。さらに、ラッチ状態を示す期間のうち
、二重線で示す期間は、それぞれの入力ゲート（トラン
スファゲート１１．２１）が完全に閉じているとともに
ラッチループ内のトランスファゲート（１４または２６
）が完全に開いており、この期間内ではラッチ状態が完
全に確立している。

この第７図において、クロックＴ１０は、インバータ３
の反転作用によって入力クロック信号Ｔと逆相となると
ともに、インバータ３に関連する遅延によって、入力ク
ロック信号Ｔの変化タイミングよりも遅れて変化する。

（なお、インバータ３に関連する遅延とは、インバータ
３における固有の遅延のほか、その負荷側の配線容量な
どによる影響も含む。他のインバータについても同様。

）また、クロックＴＩは、後段側のインバータ４に関連
する遅延によって、クロックＴｌｃと逆（ｌで、かつ変
化タイミングが遅れた信号となる。第７図において、遅
延時間ΔＴ　、ΔＴｂはそれぞれ、クロック”ｌｃの立
上り時のインバータ４の遅延と立下り時の遅延とを示し
ている。

第６図（ａ）かられかるように、マスターラッチ部１０
の入力ゲートに相当するトランスファゲート１１は、ク
ロックＴｔがＬレベルであるか、またはクロック”ｌｃ
がＨレベルであるかの２つの条件のうち少なくとも一方
が満足される期間て開状態となるたる。このため、第７
図の時刻ｔ２までの期間と、時刻ｔ４からの期間とのそ
れぞれで、トランスファゲート１１は開状態となる。

また、マスターラッチ部１０のラッチループを機能させ
るトランスファゲート１４では、クロックＴｔがＨレベ
ルであるか、またはクロックＴｌｃがＬレベルであるか
の２つの条件のうちいずれか一方が満足される期間で開
状態となり、この期間でラッチループはラッチ状態とな
る。したがって、第７図の例では、時刻ｔ２から時刻ｔ
５までの期間が、マスターラッチ部１０のラッチ状態期
間となる。

一方、スレーブラッチ部２０では、入力ゲート（トラン
スファゲート２１）とラッチループのゲート（トランス
ファゲート２６）とのそれぞれに与えるクロックＴ、Ｔ
１ｏの関係が、マスターラ■ ッチ部１０とは逆になっている。このため、スレーブラ
ッチ部２０ての入力ゲート開状態の期間とラッチ状態の
期間との関係は、第７図中に示すように、マスターラッ
チ部２０とは反対となる。

〔発明が解決しようとする課題〕

ところで、このようなタイミング関係においては、第７
図の遅延時間ΔＴ　、ΔＴ、に相当するそれぞれの期間
内でマスターラッチ部１０とスレーブラッチ部２０との
それぞれの入力ゲート（トランスファゲート１１．２１
）がともに開状態となっている。したがって、これらの
期間ではデータ信号りはマスターラッチ部１０を通り抜
けた後にスレーブラッチ部２０のラッチループ側にまで
到達するという状況（以下、「スルー現象」と言う。）
が生ずる。

このうち、遅延時間ΔＴ　の期間内で生ずるスルー現象
はあまり問題ではない。それは、時刻ｔ１での人力クロ
ック信号Ｔの立上りに対してあまり遅れずにデータ信号
りのレベル変化（図示例では立下り）が生じ得るように
している一方で、その後は、ある程度の時間が経過しな
いとデータ信号りに新たなレベル変化を与えないように
データ信号供給タイミングが規定されているのが通例で
あることと関係している。つまり、期間ΔＴａでスルー
現象が生じても、そのときにスレーブラッチ部２０へと
通り抜けるデータ信号レベルは、この期間Δτ　内でマ
スターラッチ部１０がラッチするデータ信号レベルと同
一であって、マスク−ラッチ部１０のラッチ出力と異な
るデータ信号レベルがスレーブラッチ部２０へと通り抜
けるということはない。

これに対して、遅延期間ΔＴｂにおいては、入力クロッ
ク信号Ｔの立上り時刻ｔ１からある程度の時間が経過し
ているために、データ信号りに新たなレベル変化を生じ
させる場合がある。このとき、スレーブラッチ部２０は
マスターラッチ部１０がラッチしていたデータ信号レベ
ルとは異なる信号レベルを取込むことになり、その結果
、スレーブラッチ部２０は誤った値をラッチして、ＭＳ
−ＦＦ回路は誤動作してしまう。

このため、従来のＭＳ−ＦＦ回路では、遅延期間ΔＴ、
中でデータ１３号りにレベル変化を生じさせないことが
必要となる。したがって、遅延期間ΔＴｂが経過した後
にのみデータ信号りのレベル変化を許容するという構成
がとられるが、このようにすると、データ信号りは低周
波信号に限定されてしまい、高周波のデータ信号に対し
てはこのＭ　Ｓ　−Ｆ　Ｆ回路は使用困難であるという
問題があった。

この発明は従来技術における上記の問題の解決を意図し
ており、データ信号として高周波の信号をｔ手えても誤
動作することのないＭＳ−ＦＦ回路を提供することを第
１の目的とする。

また、このような改良にあたって、ＭＳ−ＦＦ回路全体
表してのデータ信号伝達時間が長くなってしまうとその
利用価値が低くなるため、上記伝達時間を長くすること
なしに改良を行うことを第２の目的とする。

〔課題を解決するための手段〕 上記の各目的を達成するために、この発明では、マスタ
ーラッチ部のラッチ出力を取込んでスレーブラッチ部が
ラッチ状態を確立する第１のタイミングが、マスターラ
ッチ部に新たなデータの取込み動作を開始させる第２の
タイミングよりも先行するように、クロック供給回路か
らのクロック供給タイミングを定めている。

〔作用〕

従来のＭＳ−ＦＦ回路では、スレーブラッチ部がマスタ
ーラッチ部のラッチ出力を取込んでラッチ状態を確立す
る前にマスターラッチ部が新たなデータを取込む動作を
始めているために、新たなデータがマスターラッチ部を
通り抜けてスレーブラッチ部にラッチされてしまったこ
とに着目する。

これに対して、この発明では、スレーブラッチ部がマス
ターラッチ部のラッチ出力を取込んでラッチ状態を確立
するタイミングを、マスターラッチ部が新たなデータの
取込みを始めるタイミングより早めているため、新たな
データがマスターラッチ部を通り抜けてスレーブラッチ
部へ伝達されても、既にその時にはスレーブラッチ部は
完全なラッチ状態となっていて、この新たなデータは受
付けない。

したがって、このような過渡期間内にデータレベルの変
化があっても、それがマスターラッチ部を通り抜けて直
接にスレーブラッチ部でラッチされてしまうことはなく
、この過渡期間内でのデータのレベル変化が許容される
。その結果、データ信号が高周波信号であっても誤動作
は生じない。

また、スレーブラッチ部のラッチ動作開始時刻を相対的
に遅らせるわけではないため、ＭＳ−ＦＦ回路全体とし
てのデータ信号伝達時間は長くならない。

〔実施例〕

第１図は、この発明の概念を模式的に例示した概念図で
ある。この第１図を第５図と比較することによ７てわか
るように、第１図のＭＳ−ＦＦ回路では、入力クロック
信号Ｔをインバータ４０て反転・遅延したクロックが基
準クロックとしてスレーブラッチ部２０に与えられ、こ
のクロックをさらにインバータ３０で反転・遅延したク
ロックが基準クロックとしてマスターラッチ部１０に与
えられる。すなわち、スレーブラッチ部２０におけるデ
ータの取込みとラッチ状態の確立とを先行させ、それよ
りも遅れて、マスターラッチ部１０における新たなデー
タの取込みとラッチとを開始させるようにしている。

第２図は、第１図の概念を具体化した一実施例を示して
おり、第２図（ｂ）と第１図との関係は、従来技術にお
ける第６図（ｂ）と第５図との関係に相当している。第
２図（ｂ）のクロック供給回路５０はインバータ３〜６
の直列接続を含み、クロック群Ｔ　　、Ｔ　　は、クロ
ック群Ｔ、Ｔ１ｏよりも２　　　　２ｃ　　　　　　　
　　　　　　　　１遅延してレベル変化する。そして、
後述するように、スレーブラッチ回路２０のラッチ状態
確立夕イミノジはクロック群Ｔ　　、Ｔ　　に依存し、
マス１　　１ｃ ターラッチ回路１０における次のデータ取込みタイミン
グはクロック群Ｔ、Ｔ２ｏに依存することから、第２図
（ｂ）のクロック供給回路５０は第１図のように概念的
に表現されている。

このため、第５図および第６図に示す従来例との比較に
おいては、第２図＜ｂ＞のインバータ３゜４が第１図の
インバータ３０．４０にそれぞれ対応するが、これは概
念的なものであって、実際には４個のインパーク３〜６
を用いて、この実施例におけるクロック供給回路５０が
形成されている。

第２図（ａ）に示すマスターラッチ部１０とスレーブラ
ッチ部２０とのそれぞれの内部回路ＪＲ成は、第６図（
ａ）のものと同一である。ただし、トランスファゲート
１１，１４，２１．２６へのクロックの供給関係が従来
と異なっており、 （１）　　スレーブラッチ部２０内の各トランスファゲ
ート２１．２６には、第２図（ｂ）の１段めインバータ
４の出力クロックＴ、。と、２段めインバータ５の出力
クロックＴＩが与えられ、（２）　　マスターラッチ部
１０内の各トランスファゲートｉｔ、１４には、３段め
インバータ６の出力クロック”２ｃと、４段めインバー
タ３の出力クロックＴ２とが与えられている。

第３図は第２図の回路におけるタイミングチャートであ
り、図中の記号は第７図に準する。まず、各クロックの
関係を見ると、第２図（ｂ）のインバータ３〜６のそれ
ぞれが反転作用と遅延作用とを有するため、第２図（ｂ
）のインバータ列の接続順序に従って、第３図の上から
順にクロックＴ。

Ｔ　　、Ｔ　　、Ｔ　　、Ｔ　　が、この順序で交互反
転ｌｃ　　　１　　２ｃ　　　２ と順次遅延とを受けたタイミング関係となる。マスター
ラッチ部１０におけるクロック信号対の相互遅延ΔＴ　
、ΔＴ、は、この実施例回路では、クロックＴ　に対す
るクロックＴ２ｃの遅延期間に相当する。

マスターラッチ部１０の動作はクロック”　２ｃ’Ｔ　
で規定され、第３図の時刻ｔ１４以前の期間と時刻ｔ１
７以降の期間では、トランスファゲート１１が開いて「
入力ゲート開状態Ｊとなる。また、期間ｔ１３〜ｔ１８
ては、ラッチループを形成するトランスファゲート１４
が部分的または全面的に開いてラッチ状態となる。ただ
し、完全にラッチ状態が確立しているのはｔ１４〜ｔ１
７の期間である。

一方、スレーブラッチ部２０ではクロックＴｌｃ’Ｔ　
の状態によって動作が規定され、時刻ｔ１２以■ 前と時刻ｔ１．以降とがラッチ状態に、また、期６間ｔ
１１〜ｔ１Ｂが人力ゲート開状態となっている。入力ゲ
ートが完全に閉じ、かつラッチループ内のトランスファ
ゲート２６が完全に開いているという意味においてラッ
チ状態が完全に確立しているのは時刻ｔ　以前と時刻ｔ
１Ｂ以降とである。なお、時刻ｔ１０は入力クロック信
号Ｔの立上り時刻を示す。

第３図において特徴的なことは、時刻ｔ１５からスレー
ブラッチ部２０のラッチ状態の確立が開始され、時刻ｔ
１６においてスレーブラッチ部２０の入力ゲートが閉じ
るとともにこのスレーブラッチ部２０のラッチ状態が完
全に確立し、そして、その後の時刻ｔ１７において、マ
スターラッチ部１０の入力ゲート（トランスファゲート
１１ンが開いてマスターラッチ部１０が新たなデータの
取込みを開始することである。このため、遅延期間ΔＴ
ｂおよびその付近においてマスターラッチ部１０とスレ
ーブラッチ部２０とのそれぞれの入力ゲート（トランス
ファゲート１１．２１）が同時に開状態となることはな
く、この期間でのスルー現象は生じない。

したがって、データ信号りがこの期間内にレベル変化し
ても、それがスレーブラッチ部２０に誤ってラッチされ
てしまうことはない。その結果、データ信号りのこの期
間内またはそれ以前の時点でのレベル変化が許容される
ことになり、高周波のデータ信号りに対応可能となる。

他方の遅延期間ΔＴ　およびその周辺ではスルー現象が
生ずるが、既述した理由により、この期間でのスルー現
象は実質上、問題とならない。

また、スレーブラッチ部２０のラッチタイミングを後方
へずらせて、マスターラッチ部１０における入力ゲート
開状態の期間が完了した後にスレ−ブラッチ部２０のラ
ッチ動作を開始させるわけではないため、クロック端子
に入力クロック信号Ｔが与えられてから、それに対応す
るデータＱ。

Ｑ　がスレーブラッチ部２０から出力されるまでの全体
的遅延時間が従来より長くなってしまうこともない。す
なわち、ＭＳ−ＦＦ回路全体としてのデータ出力遅延を
増大させることなく、高周波動作が可能なＭＳ−ＦＦ回
路を得ることができる。

第４図は、クロック供給回路５０において第２図（ｂ）
のインバータ６を省略し、クロックＴ１とＴ　とを同一
とするとともに、クロックＴ２ｃを最終段インバータ３
から取出した実施例を示す。この場合には、第４図のク
ロックＴ２がＴＩと同一となるが、このクロックＴ２の
レベル変化のタイミングが変化しても、マスターラッチ
部１０の入力ゲート開状態の開始時刻ｔ１７や、スレー
ブラッチ部２０のラッチ動作開始時刻ｔ　　それにスレ
１５ゝ 一ブラッチ部２０でのラッチ状態完全確立時刻ｔ１Ｂは
変化しない。このため、第２図の実施例と同様の作用効
果を奏することになる。

なお、特に詳述しないが、以上の各実施例におけるＭＳ
−ＦＦ回路の基本的機能、すなわち、入力データ信号の
ラッチと転送との繰返しが問題なく行われることは容易
に理解できる。

〔発明の効果〕

以上説明したように、この発明によれば、スレーブラッ
チ部でのラッチ確立がなされた後にマスターラッチ部が
新たなデータの取込みを行うため、この時間帯でのスル
ー現象によってスレーブラッチ部の誤動作を招くことは
なく、人力データ信号のレベル変化許容時間帯が拡大す
る。その結果、データ信号として高周波の信号を与えて
も誤動作することなく機能するＭＳ−ＦＦ回路となって
いる。

また、スレーブラッチ部でのラッチ動作開始時刻を遅く
して誤動作を回避しているわけではないため、ＭＳ−Ｆ
Ｆ回路全体としてのデータ信号伝達時間が長くなってし
まうこともない。

【図面の簡単な説明】

第１図はこの発明の概念を模式的に例示する概念図、第
２図はこの発明の一実施例であるＭＳ−ＦＦ回路を示す
回路図、第３図は第２図に示す回路の動作を示すタイミ
ング図、第４図はこの発明の他の実施例に用いられるク
ロック供給回路の回路図、第５図は従来のＭＳ−ＦＦ回
路の概念を模式的に示す概念図、第６図は従来のＭＳ−
ＦＦ回路の具体例を示す回路図、第７図は第６図に示す
回路の動作を示すタイミング図である。 図において、１０はマスターラッチ部、２０はスレーブ
ラッチ部、５０はクロック供給回路、３〜６はクロック
信号生成用インバータである。 なお、各図中同一符号は同一または相当部分を示す。 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）マスターラッチ部とスレーブラッチ部とを備え、
   所定のクロック供給回路によって供給されるクロック信
   号によって前記マスターラッチ部と前記スレーブラッチ
   部とのそれぞれの動作タイミングが定まるマスター・ス
   レーブ型フリップフロップ回路において、 前記マスターラッチ部のラッチ出力を取込んで前記スレ
   ーブラッチ部がラッチ状態を確立する第１のタイミング
   が、前記マスターラッチ部に新たなデータの取込み動作
   を開始させる第２のタイミングよりも先行するように、
   前記クロック供給回路からのクロック供給タイミングを
   定めてあることを特徴とするマスター・スレーブ型フリ
   ップフロップ回路。