JPS597973B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS597973B2 JPS597973B2 JP245178A JP245178A JPS597973B2 JP S597973 B2 JPS597973 B2 JP S597973B2 JP 245178 A JP245178 A JP 245178A JP 245178 A JP245178 A JP 245178A JP S597973 B2 JPS597973 B2 JP S597973B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- data processing
- signal
- time
- asynchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
この発明は、外部装置より送られてくる非同期信号（例
えばサイクルスチール要求信号）を取り扱うデータ処理
装置に関するものである。
えばサイクルスチール要求信号）を取り扱うデータ処理
装置に関するものである。
従来においては、非同期信号を処理するのに、フリップ
フロップ（以下ＦＦと略す）の誤動作（ＦＦの入力信号
とサンプルクロックとの時間関係が満足されない場合、
即ちセットアップ時間の不足の場合には、ＦＦは一旦セ
ットされてもその状態を保持できず、すぐにリセットさ
れる場合がある）を防止するためにＦＦを２段階に設け
ていた。
フロップ（以下ＦＦと略す）の誤動作（ＦＦの入力信号
とサンプルクロックとの時間関係が満足されない場合、
即ちセットアップ時間の不足の場合には、ＦＦは一旦セ
ットされてもその状態を保持できず、すぐにリセットさ
れる場合がある）を防止するためにＦＦを２段階に設け
ていた。
まず従来のこの種装置を簡単に説明する。
第１図は従来の構成図で、１〜３は外部よりの非同期信
号、４〜６は、非同期信号１〜３をサンプルするＦＦ、
、Ｔ〜９は、ＦＦ４〜６をサンプルするＦＦ、１０はＦ
ＦＴ〜９の出力に対する論理和ゲート、１１は、論理和
ゲート１０の出力をサンプルするＦＦ、１２〜１４は発
振器より供給されるＦＦのサンプルクロック、１５はＦ
ＦＩＩの強制リセット信号（通常システム・リセット信
号を使用する）、１６はＦＦＩＩの出力で、この信号に
より外部信号に対する内部動作が開始される。
号、４〜６は、非同期信号１〜３をサンプルするＦＦ、
、Ｔ〜９は、ＦＦ４〜６をサンプルするＦＦ、１０はＦ
ＦＴ〜９の出力に対する論理和ゲート、１１は、論理和
ゲート１０の出力をサンプルするＦＦ、１２〜１４は発
振器より供給されるＦＦのサンプルクロック、１５はＦ
ＦＩＩの強制リセット信号（通常システム・リセット信
号を使用する）、１６はＦＦＩＩの出力で、この信号に
より外部信号に対する内部動作が開始される。
第１図における動作を第３図、第４図より説明する。第
３図、第４図におけるＴ１〜Ｔ３、Ｄは、第１図におけ
るサンプルクロック１２〜１４、及び非同期信号１に相
当する。
３図、第４図におけるＴ１〜Ｔ３、Ｄは、第１図におけ
るサンプルクロック１２〜１４、及び非同期信号１に相
当する。
第３図は、非同期信号Ｄが時刻を０より前に到達した場
合で、この場合には、図のように非同期信号Ｄの信号は
、サップ’ ルクロツクＴ１、Ｔ２、Ｔ３により順次サ
ンプルされるが、非同期信号ＤとサンプルクロックＴ１
の時間関係が満足されない場合には、ＦＦ４の出力は、
図の点線のようになるが、ＦＦ７の出力は正常に保持さ
れるため、ＦＦＩＩがセットされて、ｊ 外部信号に対
する動作を開始しても誤動作は発生しない。即ちＦＦ７
が誤動作防止の役割を果している。第４図は非同期信号
Ｄが時刻ｔｌより遅れて到達した場合であり、ＦＦＩＩ
がセットされるのは、９ 図より明きらかなように、時
刻を６である。
合で、この場合には、図のように非同期信号Ｄの信号は
、サップ’ ルクロツクＴ１、Ｔ２、Ｔ３により順次サ
ンプルされるが、非同期信号ＤとサンプルクロックＴ１
の時間関係が満足されない場合には、ＦＦ４の出力は、
図の点線のようになるが、ＦＦ７の出力は正常に保持さ
れるため、ＦＦＩＩがセットされて、ｊ 外部信号に対
する動作を開始しても誤動作は発生しない。即ちＦＦ７
が誤動作防止の役割を果している。第４図は非同期信号
Ｄが時刻ｔｌより遅れて到達した場合であり、ＦＦＩＩ
がセットされるのは、９ 図より明きらかなように、時
刻を６である。
即ち本来時刻を３で開始させたい動作が時刻を６まで待
たされるため、第１図の方式には、データ処理装置の処
理速度が低下するという欠点があつた。この発明は前記
の欠点を除去し、ＦＦの誤動作’５ も防止することを
可能にしたデータ処理装置を提案するものである。以下
、この発明の実施例を第２図に示し説明する。
たされるため、第１図の方式には、データ処理装置の処
理速度が低下するという欠点があつた。この発明は前記
の欠点を除去し、ＦＦの誤動作’５ も防止することを
可能にしたデータ処理装置を提案するものである。以下
、この発明の実施例を第２図に示し説明する。
第２図において、第１図と同一符号は同一または相当部
分を示す。１７は論理和ゲート１０の反転信号を作るイ
ンバータ、１８は強制りセツト信号１５とインバータ、
１７との論理和をとるゲートで、その出力はＦＦｌｌの
強制りセツト端子に接続される。
分を示す。１７は論理和ゲート１０の反転信号を作るイ
ンバータ、１８は強制りセツト信号１５とインバータ、
１７との論理和をとるゲートで、その出力はＦＦｌｌの
強制りセツト端子に接続される。
第２図における動作を第５図を参照しながら説明する。
外部から入力される非同期信号Ｄが時刻ｔ１より遅れて
到達しても時刻Ｔ２のサンブルクロツクＴ２より充分前
であればＦＦ７は非同期信号Ｄを正しくサンプルし、そ
の出力は、時刻Ｔ，のサンプルクロツクＴ３によりＦＦ
ｌｌに伝達され、正しい動作が開始される。
到達しても時刻Ｔ２のサンブルクロツクＴ２より充分前
であればＦＦ７は非同期信号Ｄを正しくサンプルし、そ
の出力は、時刻Ｔ，のサンプルクロツクＴ３によりＦＦ
ｌｌに伝達され、正しい動作が開始される。
非同期信号ＤがサンプルクロツクＴ２に対して充分早く
ない場合（ＦＦのセツトアツプ時間が不足の場合、図に
おける点線がこれに相当する）には、ＦＦ７は点線のよ
うにＴ２で一旦セツトされるが、すぐにりセツトされ時
刻Ｔ，のＴ２により正しくセツトされる。このためＦＦ
ｌｌは時刻Ｔ，のサンブルクロツクＴ３により一度セツ
トされるが、ＦＦ７がりセツトされ、ゲート１０が閉じ
、ゲーカ７が開き、その結果ゲート１８が開きＦＦｌｌ
の強制りセツトが働くことによりＦＦｌｌは、すぐにり
セツトされるため、誤動作は生じない。以上述べたよう
に、この発明によればサイクル・スチール等の外部装置
よりの非同期な信号に対する処理速度を高め、且つ処理
速度を高めることによる不具合を解消することができる
ものである。
ない場合（ＦＦのセツトアツプ時間が不足の場合、図に
おける点線がこれに相当する）には、ＦＦ７は点線のよ
うにＴ２で一旦セツトされるが、すぐにりセツトされ時
刻Ｔ，のＴ２により正しくセツトされる。このためＦＦ
ｌｌは時刻Ｔ，のサンブルクロツクＴ３により一度セツ
トされるが、ＦＦ７がりセツトされ、ゲート１０が閉じ
、ゲーカ７が開き、その結果ゲート１８が開きＦＦｌｌ
の強制りセツトが働くことによりＦＦｌｌは、すぐにり
セツトされるため、誤動作は生じない。以上述べたよう
に、この発明によればサイクル・スチール等の外部装置
よりの非同期な信号に対する処理速度を高め、且つ処理
速度を高めることによる不具合を解消することができる
ものである。
なお上記実施例においては、非同期信号の数を３個とし
ているが、この数に制限はない。
ているが、この数に制限はない。
第１図は従来のものの構成図、第２図はこの発明の実施
例を示す構成図、第３図及び第４図は第１図に示したも
ののタイミングチヤート図、第５図は第２図に示したも
ののタイミング・チヤート図である。 図中、１〜３は非同期信号、７，８，９，１１はフリツ
プフロツプＦＦ、１０，１８は論理和ゲート、１７はイ
ンバータである。
例を示す構成図、第３図及び第４図は第１図に示したも
ののタイミングチヤート図、第５図は第２図に示したも
ののタイミング・チヤート図である。 図中、１〜３は非同期信号、７，８，９，１１はフリツ
プフロツプＦＦ、１０，１８は論理和ゲート、１７はイ
ンバータである。
Claims (1)
- １ 外部装置より送られてくる非同期信号を内部の論理
回路に同期化する複数のフリップ・フロップと、上記複
数のフリップフロップの出力を入力とする論理和ゲート
と、その論理和ゲートに接続されるインバータと、その
インバータと強制リセット信号との論理和をとる論理和
ゲートと、その論理和ゲートの出力が次段のフリップ・
フロップの強制リセット端子に接続することにより非同
期信号を同期化するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP245178A JPS597973B2 (ja) | 1978-01-13 | 1978-01-13 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP245178A JPS597973B2 (ja) | 1978-01-13 | 1978-01-13 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5495134A JPS5495134A (en) | 1979-07-27 |
| JPS597973B2 true JPS597973B2 (ja) | 1984-02-22 |
Family
ID=11529637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP245178A Expired JPS597973B2 (ja) | 1978-01-13 | 1978-01-13 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS597973B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2833342A1 (de) * | 1978-07-29 | 1980-02-14 | Bayer Ag | Verfahren zur herstellung neutraler phosphorsaeureester nach dem phasengrenzflaechenverfahren |
| DE2833341A1 (de) * | 1978-07-29 | 1980-02-14 | Bayer Ag | Verfahren zur herstellung von phosphorsaeure-triestern |
-
1978
- 1978-01-13 JP JP245178A patent/JPS597973B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5495134A (en) | 1979-07-27 |
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