JP2708061B2 - 同期回路装置 - Google Patents
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- JP2708061B2 JP2708061B2 JP63100902A JP10090288A JP2708061B2 JP 2708061 B2 JP2708061 B2 JP 2708061B2 JP 63100902 A JP63100902 A JP 63100902A JP 10090288 A JP10090288 A JP 10090288A JP 2708061 B2 JP2708061 B2 JP 2708061B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の大規模集積回路（以下、LSIとい
う。）等をともに同相状態で同期させて動作させるため
の同期回路装置に関する。
う。）等をともに同相状態で同期させて動作させるため
の同期回路装置に関する。
［従来の技術］ 第３図は、クロック発生器10から出力される１個のク
ロック信号CKGに基づいてともにLSI1,2内で内部クロッ
ク信号を発生して所定の動作を行う２個のLSI1,2の回路
を示すブロック図である。
ロック信号CKGに基づいてともにLSI1,2内で内部クロッ
ク信号を発生して所定の動作を行う２個のLSI1,2の回路
を示すブロック図である。
第３図において、クロック発生器10から出力されるク
ロック信号CKGは、LSI1,2の各クロック入力端子CLKa,CL
Kbに入力され、外部装置11から出力されリセット時にＨ
レベルからＬレベルに立ち下がるシステムリセット信号
REがLSI1,2の各リセット入力端子RESETBa,RESETBbに入
力される。
ロック信号CKGは、LSI1,2の各クロック入力端子CLKa,CL
Kbに入力され、外部装置11から出力されリセット時にＨ
レベルからＬレベルに立ち下がるシステムリセット信号
REがLSI1,2の各リセット入力端子RESETBa,RESETBbに入
力される。
LSI1において、クロック入力端子CLKaに入力されたク
ロック信号CKGは、バッファアンプBA1aを介して遅延型
フリップフロップFF1a,FF3aの各クロック入力端子CKに
入力される。フリップフロップFF1aの信号出力端子Ｑか
ら出力される信号はバッファアンプBA11aを介して、内
部クロック信号CK11としてLSI1内の回路20aに供給され
る。また、フリップフロップFF1aの反転信号出力端子
から出力される信号は、上記フリップフロップFF1aの信
号入力端子Ｄに入力されるとともに、フリップフロップ
FF2aのクロック入力端子CKに入力される。
ロック信号CKGは、バッファアンプBA1aを介して遅延型
フリップフロップFF1a,FF3aの各クロック入力端子CKに
入力される。フリップフロップFF1aの信号出力端子Ｑか
ら出力される信号はバッファアンプBA11aを介して、内
部クロック信号CK11としてLSI1内の回路20aに供給され
る。また、フリップフロップFF1aの反転信号出力端子
から出力される信号は、上記フリップフロップFF1aの信
号入力端子Ｄに入力されるとともに、フリップフロップ
FF2aのクロック入力端子CKに入力される。
また、フリップフロップFF2aの信号出力端子Ｑから出
力される信号はバッファアンプBA12aを介して、内部ク
ロック信号CK21としてLSI1内の回路20aに供給される。
フリップフロップFF2aの反転信号出力端子から出力さ
れる信号は上記フリップフロップFF2aの信号入力端子Ｄ
に入力される。
力される信号はバッファアンプBA12aを介して、内部ク
ロック信号CK21としてLSI1内の回路20aに供給される。
フリップフロップFF2aの反転信号出力端子から出力さ
れる信号は上記フリップフロップFF2aの信号入力端子Ｄ
に入力される。
さらに、リセット入力端子RESETBaに入力されるリセ
ット信号REは、バッファアンプBA2aを介してフリップフ
ロップFF3aの信号入力端子Ｄに入力される。フリップフ
ロップFF3aの信号出力端子Ｑから出力されるリセット信
号Raは、バッファアンプBA3aを介してリセット出力端子
RESET1Baに出力されるとともに、オアゲートORaの第１
の入力端子に入力され、また、上記クロック信号CKGの1
/2の周期よりも短い遅延時間Δｔを有する遅延回路DLa
を介してオアゲートORaの第２の入力端子に出力され
る。さらに、オアゲートORaから出力される信号ａは、
各フリップフロップFF1a,FF2aをリセットするためのリ
セット信号ａとしてフリップフロップFF1a,FF2aの各リ
セットバー入力端子RBに入力される。
ット信号REは、バッファアンプBA2aを介してフリップフ
ロップFF3aの信号入力端子Ｄに入力される。フリップフ
ロップFF3aの信号出力端子Ｑから出力されるリセット信
号Raは、バッファアンプBA3aを介してリセット出力端子
RESET1Baに出力されるとともに、オアゲートORaの第１
の入力端子に入力され、また、上記クロック信号CKGの1
/2の周期よりも短い遅延時間Δｔを有する遅延回路DLa
を介してオアゲートORaの第２の入力端子に出力され
る。さらに、オアゲートORaから出力される信号ａは、
各フリップフロップFF1a,FF2aをリセットするためのリ
セット信号ａとしてフリップフロップFF1a,FF2aの各リ
セットバー入力端子RBに入力される。
ここで、フリッフフロップFF1a,FF2a,FF3aはそれぞ
れ、クロック入力端子CKに入力される信号のＬレベルか
らＨレベルへの立ち上がりに応答して信号入力端子Ｄに
入力される信号をラッチして該ラッチした信号を信号出
力端子Ｑに出力するとともに、上記ラッチした信号を反
転して反転信号出力端子に出力する。また、フリップ
フロップFF1a,FF2aはそれぞれ、リセットバー入力端子R
BにＬレベルのリセット信号ａが入力されるとき、信号
出力端子Ｑに出力している信号をＬベルにまた反転信号
出力端子に出力している信号をＨレベルにリセットす
る。
れ、クロック入力端子CKに入力される信号のＬレベルか
らＨレベルへの立ち上がりに応答して信号入力端子Ｄに
入力される信号をラッチして該ラッチした信号を信号出
力端子Ｑに出力するとともに、上記ラッチした信号を反
転して反転信号出力端子に出力する。また、フリップ
フロップFF1a,FF2aはそれぞれ、リセットバー入力端子R
BにＬレベルのリセット信号ａが入力されるとき、信号
出力端子Ｑに出力している信号をＬベルにまた反転信号
出力端子に出力している信号をＨレベルにリセットす
る。
LSI2はLSI1と同様に構成され、LSI2内の各回路及び各
端子をLSI1内の各回路と識別するために、LSI2内の各回
路及び各端子をLSI1における添字ａに代えて添字ｂを付
ける。なお、オアゲートORbから出力される信号ｂは、
フリップフロップFF1b,FF2bをリセットするためのリセ
ット信号ｂとしてフリップフロップFF1b,FF2bの各リセ
ットバー入力端子RBに入力される。
端子をLSI1内の各回路と識別するために、LSI2内の各回
路及び各端子をLSI1における添字ａに代えて添字ｂを付
ける。なお、オアゲートORbから出力される信号ｂは、
フリップフロップFF1b,FF2bをリセットするためのリセ
ット信号ｂとしてフリップフロップFF1b,FF2bの各リセ
ットバー入力端子RBに入力される。
以上のように構成されたLSI1,2の回路において、フリ
ップフロップFF1a,FF1bはそれぞれ、クロック信号CKGに
基づいてクロックCKGの周期の２倍の周期を有する内部
クロックCK11,CK12を発生してLSI1,2内の回路20a,20bに
出力し、一方、フリップフロップFF2a,FF2bはそれぞ
れ、フリップフロップFF1a,FF1bの各信号出力端子Ｑか
ら出力される信号に基づいて上記内部クロックCK11,CK1
2の周期の1/2の周期を有する内部クロックCK21,CK22を
発生して、LSI1,2内の回路20a,20bに出力する。一方、
外部装置11からシステムリセット信号REがLSI1,2の各リ
セット入力端子RESETBa,RESETBb、バッファアンプBA2a,
BA2bを介してフリップフロップFF3A,FF3bの各信号入力
端子Ｄに入力され、これに応答して、フリップフロップ
FF3a,FF3bはそれぞれ、上記システムリセット信号REが
立ち下がった後上記クロック信号CKGの立ち上がりに同
期してＬレベルのリセット信号Ra,Rbを出力する。この
Ｌレベルのリセット信号Ra,Rbに基づいて、遅延回路DL
a,DLbとオアゲートORa,ORbからそれぞれ構成される回路
はそれぞれ、上記遅延時間Δｔのパルス幅を有するＬレ
ベルのリセット信号a,bを発生して、それぞれフリップ
フロップFF1a,FF1b及びフリップフロップFF2a,FF2bをリ
セットする。これによって、フリップフロップFF1a,FF1
b及びフリップフロップFF2a,FF2bはそれぞれ、このリセ
ット信号a,bに応答して、信号出力端子Ｑから出力して
いる内部クロック信号CK11,CK12及びCK21,CK22をＬレベ
ルにリセットした後、上記クロック信号CKGに基づいて
再び内部クロック信号CK11,CK12及びCK21,CK22の発生を
開始する。
ップフロップFF1a,FF1bはそれぞれ、クロック信号CKGに
基づいてクロックCKGの周期の２倍の周期を有する内部
クロックCK11,CK12を発生してLSI1,2内の回路20a,20bに
出力し、一方、フリップフロップFF2a,FF2bはそれぞ
れ、フリップフロップFF1a,FF1bの各信号出力端子Ｑか
ら出力される信号に基づいて上記内部クロックCK11,CK1
2の周期の1/2の周期を有する内部クロックCK21,CK22を
発生して、LSI1,2内の回路20a,20bに出力する。一方、
外部装置11からシステムリセット信号REがLSI1,2の各リ
セット入力端子RESETBa,RESETBb、バッファアンプBA2a,
BA2bを介してフリップフロップFF3A,FF3bの各信号入力
端子Ｄに入力され、これに応答して、フリップフロップ
FF3a,FF3bはそれぞれ、上記システムリセット信号REが
立ち下がった後上記クロック信号CKGの立ち上がりに同
期してＬレベルのリセット信号Ra,Rbを出力する。この
Ｌレベルのリセット信号Ra,Rbに基づいて、遅延回路DL
a,DLbとオアゲートORa,ORbからそれぞれ構成される回路
はそれぞれ、上記遅延時間Δｔのパルス幅を有するＬレ
ベルのリセット信号a,bを発生して、それぞれフリップ
フロップFF1a,FF1b及びフリップフロップFF2a,FF2bをリ
セットする。これによって、フリップフロップFF1a,FF1
b及びフリップフロップFF2a,FF2bはそれぞれ、このリセ
ット信号a,bに応答して、信号出力端子Ｑから出力して
いる内部クロック信号CK11,CK12及びCK21,CK22をＬレベ
ルにリセットした後、上記クロック信号CKGに基づいて
再び内部クロック信号CK11,CK12及びCK21,CK22の発生を
開始する。
［発明が解決しようとする課題］ しかしながら、上述の従来例の回路において、例えば
第４図に示すように、時刻t0においてクロック信号CKG
のＨレベルへの立ち上がりとほぼ同時にシステムリセッ
ト信号REがＬレベルへ立ち下がり、例えばこのシステム
リセット信号REを検出するLSI1のフリップフロップFF3a
がシステムリセット信号がＬレベルと判別し、一方、例
えば外部装置11とLSI2の間の距離が外部装置11とLSI1と
の距離に比べて長くシステムリセット信号に遅延が生じ
るために、LSI2のフリップフロップFF3bが時刻t0におい
て上記システムリセット信号はＨレベルであると判別し
た後、時刻t0より後においてシステムリセット信号がＬ
レベルに立ち下がったと判別した場合、第４図に示すよ
うに、オアゲートORbから出力されるリセット信号ｂが
オアゲートORaから出力されるリセット信号ａに比べて
上記クロック信号CKGの１周期だけ遅れて出力される場
合が生じる。この場合、フリップフロップFF1b,FF2b
が、フリップフロップFF1a,FF2aに比べて上記クロック
信号CKGの１周期だけ遅れてリセットされるので、フリ
ップフロップFF1b,FF2bからそれぞれ出力される内部ク
ロック信号CK12,CK22がそれぞれ、フリップフロップFF1
a,FF2aから出力される内部クロック信号CK11,CK21に比
べて180度だけ遅延され、すなわち各内部クロック信号C
K11とCK12,CK21とCK22がそれぞれ逆相関係になる。これ
によって、LSI1,2がそれぞれ１個のクロック信号CKGに
基づいて内部クロック信号を生成しているにもかかわら
ず、上記LSI1とLSI2の動作が同期しない状態になるとい
う問題点があった。
第４図に示すように、時刻t0においてクロック信号CKG
のＨレベルへの立ち上がりとほぼ同時にシステムリセッ
ト信号REがＬレベルへ立ち下がり、例えばこのシステム
リセット信号REを検出するLSI1のフリップフロップFF3a
がシステムリセット信号がＬレベルと判別し、一方、例
えば外部装置11とLSI2の間の距離が外部装置11とLSI1と
の距離に比べて長くシステムリセット信号に遅延が生じ
るために、LSI2のフリップフロップFF3bが時刻t0におい
て上記システムリセット信号はＨレベルであると判別し
た後、時刻t0より後においてシステムリセット信号がＬ
レベルに立ち下がったと判別した場合、第４図に示すよ
うに、オアゲートORbから出力されるリセット信号ｂが
オアゲートORaから出力されるリセット信号ａに比べて
上記クロック信号CKGの１周期だけ遅れて出力される場
合が生じる。この場合、フリップフロップFF1b,FF2b
が、フリップフロップFF1a,FF2aに比べて上記クロック
信号CKGの１周期だけ遅れてリセットされるので、フリ
ップフロップFF1b,FF2bからそれぞれ出力される内部ク
ロック信号CK12,CK22がそれぞれ、フリップフロップFF1
a,FF2aから出力される内部クロック信号CK11,CK21に比
べて180度だけ遅延され、すなわち各内部クロック信号C
K11とCK12,CK21とCK22がそれぞれ逆相関係になる。これ
によって、LSI1,2がそれぞれ１個のクロック信号CKGに
基づいて内部クロック信号を生成しているにもかかわら
ず、上記LSI1とLSI2の動作が同期しない状態になるとい
う問題点があった。
本発明の目的は以上の課題を解決し、クロック信号に
基づいてそれぞれ内部クロック信号を発生する複数の集
積回路装置を備えた同期回路装置において、上記複数の
集積回路装置がそれぞれ発生する各内部クロック信号を
ともに同相状態で同期させて発生することができる同期
回路装置を提供することにある。
基づいてそれぞれ内部クロック信号を発生する複数の集
積回路装置を備えた同期回路装置において、上記複数の
集積回路装置がそれぞれ発生する各内部クロック信号を
ともに同相状態で同期させて発生することができる同期
回路装置を提供することにある。
［課題を解決するための手段］ 本発明に係る同期回路装置は、入力されるクロック信
号に基づいて第１と第２の内部クロック信号を発生する
第１の集積回路装置と、 入力されるクロック信号に基づいて第１と第２の内部
クロック信号を発生する第２の集積回路装置とを備えた
同期回路装置において、 上記第１の集積回路装置は、 入力されるリセット信号を検出し上記クロック信号に
基づいて検出信号を出力する検出手段と、 上記検出手段から出力される検出信号に応答して上記
第１の集積回路装置の第１の内部クロック信号をリセッ
トする第１のリセット手段とを備え、 上記第２の集積回路装置は、 上記検出手段から出力される検出信号に応答して上記
第２の集積回路装置の第２の内部クロック信号をリセッ
トする第２のリセット手段を備えたことを特徴とする。
号に基づいて第１と第２の内部クロック信号を発生する
第１の集積回路装置と、 入力されるクロック信号に基づいて第１と第２の内部
クロック信号を発生する第２の集積回路装置とを備えた
同期回路装置において、 上記第１の集積回路装置は、 入力されるリセット信号を検出し上記クロック信号に
基づいて検出信号を出力する検出手段と、 上記検出手段から出力される検出信号に応答して上記
第１の集積回路装置の第１の内部クロック信号をリセッ
トする第１のリセット手段とを備え、 上記第２の集積回路装置は、 上記検出手段から出力される検出信号に応答して上記
第２の集積回路装置の第２の内部クロック信号をリセッ
トする第２のリセット手段を備えたことを特徴とする。
また、上記発明において、好ましくは、複数個の上記
第２の集積回路装置を備える。
第２の集積回路装置を備える。
さらに、上記発明において、上記検出手段は、好まし
くは、上記リセット信号を信号入力とし上記クロック信
号をクロック入力とする遅延型フリップフロップであ
る。
くは、上記リセット信号を信号入力とし上記クロック信
号をクロック入力とする遅延型フリップフロップであ
る。
またさらに、上記発明において、上記第１と第２のリ
セット手段は、好ましくは、上記検出信号を入力とする
遅延回路と、上記遅延回路の出力及び上記検出信号を入
力とするオアゲートを含み、上記オアゲートが上記第１
又は第２の内部クロック信号をリセットするための信号
を生成する。
セット手段は、好ましくは、上記検出信号を入力とする
遅延回路と、上記遅延回路の出力及び上記検出信号を入
力とするオアゲートを含み、上記オアゲートが上記第１
又は第２の内部クロック信号をリセットするための信号
を生成する。
［作用］ 以上のように構成することにより、上記第１の集積回
路装置において、上記検出手段が入力されるリセット信
号を検出し上記クロック信号に基づいて検出信号を出力
した後、上記第１のリセット手段が上記検出手段から出
力される検出信号に応答して上記第１の集積回路装置の
第１の内部クロック信号をリセットする。一方、第２集
積回路装置において、上記第２のリセット手段が上記検
出信号に応答して上記第２の集積回路装置の第２の内部
クロック信号をリセットする。
路装置において、上記検出手段が入力されるリセット信
号を検出し上記クロック信号に基づいて検出信号を出力
した後、上記第１のリセット手段が上記検出手段から出
力される検出信号に応答して上記第１の集積回路装置の
第１の内部クロック信号をリセットする。一方、第２集
積回路装置において、上記第２のリセット手段が上記検
出信号に応答して上記第２の集積回路装置の第２の内部
クロック信号をリセットする。
また、複数個の上記第２の集積回路装置を備えた場合
において、同様に動作する。
において、同様に動作する。
さらに、上記検出手段は例えば、上記リセット信号を
信号入力とし上記クロック信号をクロック入力とする遅
延型フリップフロップである。
信号入力とし上記クロック信号をクロック入力とする遅
延型フリップフロップである。
またさらに、上記第１と第２のリセット手段は例え
ば、上記検出信号を入力とする遅延回路と、上記遅延回
路の出力及び上記検出信号を入力とするオアゲートを含
み、上記オアゲートが上記第１又は第２の内部クロック
信号をリセットするための信号を生成するように構成で
きる。
ば、上記検出信号を入力とする遅延回路と、上記遅延回
路の出力及び上記検出信号を入力とするオアゲートを含
み、上記オアゲートが上記第１又は第２の内部クロック
信号をリセットするための信号を生成するように構成で
きる。
［実施例］ 第１図は本発明の一実施例であるLSI1,2aの回路を示
すブロック図であり、第１図において第３図と同一のも
のについては同一の符号を付している。この第１図の実
施例の回路が第３図の回路と異なるのは、LSI1のリセッ
ト出力端子RESET1Baから出力されるリセット信号をLSI2
aのリセット入力端子RESETBbに供給し、LSI2aにおいて
第１図のLSI2内のフリップフロップFF3bを設けず、上記
リセット入力端子RESETBbに入力されるリセット信号を
直接に上記オアゲートORbの第１の入力端子及び遅延回
路DLbの入力端子に入力したことである。
すブロック図であり、第１図において第３図と同一のも
のについては同一の符号を付している。この第１図の実
施例の回路が第３図の回路と異なるのは、LSI1のリセッ
ト出力端子RESET1Baから出力されるリセット信号をLSI2
aのリセット入力端子RESETBbに供給し、LSI2aにおいて
第１図のLSI2内のフリップフロップFF3bを設けず、上記
リセット入力端子RESETBbに入力されるリセット信号を
直接に上記オアゲートORbの第１の入力端子及び遅延回
路DLbの入力端子に入力したことである。
従って、外部装置11から出力されるシステムリセット
信号REはLSI1のリセット入力端子RESETBaのみに供給さ
れ、LSI1のリセット出力端子RESET1Baから出力されるリ
セット信号が、LSI2aのリセット入力端子RESETBb及びバ
ッファアンプBA2bを介して、オアゲートORbの第１の入
力端子、遅延回路DLbの入力端子、及びバッファアンプB
A3bの入力端子に入力される。
信号REはLSI1のリセット入力端子RESETBaのみに供給さ
れ、LSI1のリセット出力端子RESET1Baから出力されるリ
セット信号が、LSI2aのリセット入力端子RESETBb及びバ
ッファアンプBA2bを介して、オアゲートORbの第１の入
力端子、遅延回路DLbの入力端子、及びバッファアンプB
A3bの入力端子に入力される。
以上のように構成されたLSI1,2aの動作について第２
図のタイミングチャートを参照して以下に説明する。
図のタイミングチャートを参照して以下に説明する。
まず、システムリセット信号REが入力される前におい
て、フリップフロップFF1a,FF1bはそれぞれ、クロック
信号CKGに基づいてクロックCKGの周期の２倍の周期を有
する内部クロックCK11,CK12を発生してLSI1,2内の回路2
0a,20bに出力し、一方、フリップフロップFF2a,FF2bは
それぞれ、フリップフロップFF1a,FF1bの各信号出力端
子Ｑから出力される信号に基づいて上記内部クロックCK
11,CK12の周期の1/2の周期を有する内部クロックCK21,C
K22を発生して、LSI1,2aの回路20a,20bに出力する。こ
こで、内部クロック信号CK11とCK12,CK21とCK22が第２
図に示すようにそれぞれ逆相関係になっているとする。
また、システムリセット信号REが入力される時刻t10に
おいて、内部クロック信号CK11,CK21がＬレベルであ
り、内部クロック信号CK12,CK22がＨレベルであるとす
る。
て、フリップフロップFF1a,FF1bはそれぞれ、クロック
信号CKGに基づいてクロックCKGの周期の２倍の周期を有
する内部クロックCK11,CK12を発生してLSI1,2内の回路2
0a,20bに出力し、一方、フリップフロップFF2a,FF2bは
それぞれ、フリップフロップFF1a,FF1bの各信号出力端
子Ｑから出力される信号に基づいて上記内部クロックCK
11,CK12の周期の1/2の周期を有する内部クロックCK21,C
K22を発生して、LSI1,2aの回路20a,20bに出力する。こ
こで、内部クロック信号CK11とCK12,CK21とCK22が第２
図に示すようにそれぞれ逆相関係になっているとする。
また、システムリセット信号REが入力される時刻t10に
おいて、内部クロック信号CK11,CK21がＬレベルであ
り、内部クロック信号CK12,CK22がＨレベルであるとす
る。
時刻t10において、Ｌレベルのシステムリセット信号R
Eが入力されたとき、フリップフロップFF3aは上記時刻t
10の後に初めて上記クロック信号CKGが立ち上がる時刻t
11において該Ｌレベルのシステムリセット信号をラッチ
して信号出力端子ＱにＬレベルのリセット信号を出力す
る。これに応答して、オアゲートORaと遅延回路DLaから
構成される回路は、上記遅延時間Δｔのパルス幅を有す
るリセット信号ａをフリップフロップFF1a,FF2aの各リ
セットバー入力端子に出力する。これに応答して、フリ
ップフロップFF1a,FF2aはそれぞれ、各信号出力端子Ｑ
から出力している各内部クロック信号CK11,CK21のレベ
ルをＨレベルからＬレベルにリセットした後、上記クロ
ック信号CKGに同期して上述と同様に、内部クロック信
号CK1,CK21の発生を再び開始する。
Eが入力されたとき、フリップフロップFF3aは上記時刻t
10の後に初めて上記クロック信号CKGが立ち上がる時刻t
11において該Ｌレベルのシステムリセット信号をラッチ
して信号出力端子ＱにＬレベルのリセット信号を出力す
る。これに応答して、オアゲートORaと遅延回路DLaから
構成される回路は、上記遅延時間Δｔのパルス幅を有す
るリセット信号ａをフリップフロップFF1a,FF2aの各リ
セットバー入力端子に出力する。これに応答して、フリ
ップフロップFF1a,FF2aはそれぞれ、各信号出力端子Ｑ
から出力している各内部クロック信号CK11,CK21のレベ
ルをＨレベルからＬレベルにリセットした後、上記クロ
ック信号CKGに同期して上述と同様に、内部クロック信
号CK1,CK21の発生を再び開始する。
一方、LSI1のフリップフロップFF3aから出力されるＬ
レベルのリセット信号RaがバッファアンプBA3a、リセッ
ト出力端子RESET1Ba、LSI2aのリセット入力端子RESETB
b、バッファアンプBA2bを介して、LSI2内のオアゲートO
Rbの第１の入力端子及び遅延回路DLbの入力端子に入力
される。このリセット信号Raに応答してこのオアゲート
ORbと遅延回路DLbから構成される回路は、上記遅延回路
Δｔのパルス幅を有するＬレベルのリセット信号ｂをフ
リップフロップFF1b,FF2bの各リセットバー入力端子に
出力する。これに応答して、フリップフロップFF1b,FF2
bはそれぞれ、各信号出力端子Ｑから出力している各内
部クロック信号CK12,CK22のレベルをＬレベルにリセッ
トした後、上記クロック信号CKGに同期して上述と同様
に、内部クロック信号CK12,CK22の発生を再び開始す
る。
レベルのリセット信号RaがバッファアンプBA3a、リセッ
ト出力端子RESET1Ba、LSI2aのリセット入力端子RESETB
b、バッファアンプBA2bを介して、LSI2内のオアゲートO
Rbの第１の入力端子及び遅延回路DLbの入力端子に入力
される。このリセット信号Raに応答してこのオアゲート
ORbと遅延回路DLbから構成される回路は、上記遅延回路
Δｔのパルス幅を有するＬレベルのリセット信号ｂをフ
リップフロップFF1b,FF2bの各リセットバー入力端子に
出力する。これに応答して、フリップフロップFF1b,FF2
bはそれぞれ、各信号出力端子Ｑから出力している各内
部クロック信号CK12,CK22のレベルをＬレベルにリセッ
トした後、上記クロック信号CKGに同期して上述と同様
に、内部クロック信号CK12,CK22の発生を再び開始す
る。
従って、上記時刻t11の後、上記クロックCKGの1/2の
周期の時間内で、内部クロックCK11,CK21,CK12,CK22が
すべてＬレベルにリセットされた後、内部クロック信号
CK11とCK12,CK21,CK22がそれぞれ同相関係で、上記クロ
ック信号CKGに同期して再び発生される。
周期の時間内で、内部クロックCK11,CK21,CK12,CK22が
すべてＬレベルにリセットされた後、内部クロック信号
CK11とCK12,CK21,CK22がそれぞれ同相関係で、上記クロ
ック信号CKGに同期して再び発生される。
以上の動作例においては、時刻t10において内部クロ
ック信号CK11,CK21がともにＬレベルであり、内部クロ
ック信号CK12,CK22がともにＨレベルであるが、各内部
クロック信号がそれぞれ逆のレベルを有する場合であっ
ても、上記時刻t10のシステムリセット信号REの入力後
内部クロック信号CK11とCK12,CK21,CK22がそれぞれ同相
関係で上記クロック信号CKGに同期して再び発生され
る。
ック信号CK11,CK21がともにＬレベルであり、内部クロ
ック信号CK12,CK22がともにＨレベルであるが、各内部
クロック信号がそれぞれ逆のレベルを有する場合であっ
ても、上記時刻t10のシステムリセット信号REの入力後
内部クロック信号CK11とCK12,CK21,CK22がそれぞれ同相
関係で上記クロック信号CKGに同期して再び発生され
る。
以上説明したように、第１のLSI1のみにシステムリセ
ット信号REを検出するフリップフロップFF3aを設けて、
該システムリセット信号REに応答してリセット信号Ra及
びリセットａを生成してフリップフロップFF1a,FF2aを
リセットして内部クロック信号CK11,CK21をリセットし
た後、上記リセット信号Raを第２のLSI2aのリセット入
力端子RESETBbを介してオアゲートORb及び遅延回路DLb
に供給してリセット信号ｂを生成しフリップフロップFF
1b,FF2bをリセットして内部クロック信号CK12,CK22をリ
セットするようにし、すなわちシステムリセット信号RE
の検出をLSI1のみで行い、該システムリセット信号に応
答して生成されたリセット信号Raに基づいてLSI1,2aの
それぞれの内部クロック信号をリセットするようにした
ので、従来例のように各LSI1,2がそれぞれシステムリセ
ット信号REを検出する場合に各LSI1,2で生成される内部
クロック信号が同相状態で同期しなくなる場合が生じる
ことを防止することができる。
ット信号REを検出するフリップフロップFF3aを設けて、
該システムリセット信号REに応答してリセット信号Ra及
びリセットａを生成してフリップフロップFF1a,FF2aを
リセットして内部クロック信号CK11,CK21をリセットし
た後、上記リセット信号Raを第２のLSI2aのリセット入
力端子RESETBbを介してオアゲートORb及び遅延回路DLb
に供給してリセット信号ｂを生成しフリップフロップFF
1b,FF2bをリセットして内部クロック信号CK12,CK22をリ
セットするようにし、すなわちシステムリセット信号RE
の検出をLSI1のみで行い、該システムリセット信号に応
答して生成されたリセット信号Raに基づいてLSI1,2aの
それぞれの内部クロック信号をリセットするようにした
ので、従来例のように各LSI1,2がそれぞれシステムリセ
ット信号REを検出する場合に各LSI1,2で生成される内部
クロック信号が同相状態で同期しなくなる場合が生じる
ことを防止することができる。
以上の実施例においては、２個のLSI1,2aの場合につ
いて述べているが、これに限らず、本発明を３個以上の
LSIを用いて同期状態で動作させる場合に広く適用する
ことができる。この場合、３個目以上のLSIのリセット
入力端子RESETBに、システムリセット信号REを検出する
ためのフリップフロップFF3aを有する第１のLSI1のリセ
ット出力端子RESET1Bから出力されるリセット信号Raを
供給する。
いて述べているが、これに限らず、本発明を３個以上の
LSIを用いて同期状態で動作させる場合に広く適用する
ことができる。この場合、３個目以上のLSIのリセット
入力端子RESETBに、システムリセット信号REを検出する
ためのフリップフロップFF3aを有する第１のLSI1のリセ
ット出力端子RESET1Bから出力されるリセット信号Raを
供給する。
［発明の効果］ 以上詳述したように本発明によれば、入力されるクロ
ック信号に基づいて第１と第２の内部クロック信号を発
生する第１の集積回路装置と、入力されるクロック信号
に基づいて第１と第２の内部クロック信号を発生する第
２の集積回路装置とを備えた同期回路装置において、上
記第１の集積回路装置において、入力されるリセット信
号を検出し上記クロック信号に基づいて検出信号を出力
した後上記検出信号に応答して上記第１の内部クロック
信号をリセットし、一方、上記第２の集積回路装置にお
いて、上記検出信号に応答して上記第２の内部クロック
信号をリセットするようにしたので、従来例のように第
１と第２の集積回路装置に対応するLSI1,2がそれぞれシ
ステムリセット信号REを検出する場合に各LSI1,2で生成
される内部クロック信号が同相状態で同期しなくなる場
合が生じることを防止することができる。従って、常に
上記第１と第２の集積回路装置を同相状態で同期して動
作させることができるという利点がある。
ック信号に基づいて第１と第２の内部クロック信号を発
生する第１の集積回路装置と、入力されるクロック信号
に基づいて第１と第２の内部クロック信号を発生する第
２の集積回路装置とを備えた同期回路装置において、上
記第１の集積回路装置において、入力されるリセット信
号を検出し上記クロック信号に基づいて検出信号を出力
した後上記検出信号に応答して上記第１の内部クロック
信号をリセットし、一方、上記第２の集積回路装置にお
いて、上記検出信号に応答して上記第２の内部クロック
信号をリセットするようにしたので、従来例のように第
１と第２の集積回路装置に対応するLSI1,2がそれぞれシ
ステムリセット信号REを検出する場合に各LSI1,2で生成
される内部クロック信号が同相状態で同期しなくなる場
合が生じることを防止することができる。従って、常に
上記第１と第２の集積回路装置を同相状態で同期して動
作させることができるという利点がある。
第１図は本発明の一実施例である２個のLSIの回路を示
すブロック図、 第２図は第１図の回路の動作を示すタイミングチャー
ト、 第３図は従来例の２個のLSIの回路を示すブロック図、 第４図は第３図の回路の動作を示すタイミングチャート
である。 1,2a……大規模集積回路（LSI）、 10……クロック発生器、 11……外部装置、 20a,20b……LSI内の回路、 FF1a,FF1b,FF2a,FF2b,FF3a……遅延型フリップフロッ
プ、 ORa,ORb……オアゲート、 DLa,DLb……遅延回路。
すブロック図、 第２図は第１図の回路の動作を示すタイミングチャー
ト、 第３図は従来例の２個のLSIの回路を示すブロック図、 第４図は第３図の回路の動作を示すタイミングチャート
である。 1,2a……大規模集積回路（LSI）、 10……クロック発生器、 11……外部装置、 20a,20b……LSI内の回路、 FF1a,FF1b,FF2a,FF2b,FF3a……遅延型フリップフロッ
プ、 ORa,ORb……オアゲート、 DLa,DLb……遅延回路。
Claims (4)
- 【請求項１】入力されるクロック信号に基づいて第１と
第２の内部クロック信号を発生する第１の集積回路装置
と、 入力されるクロック信号に基づいて第１と第２の内部ク
ロック信号を発生する第２の集積回路装置とを備えた同
期回路装置において、 上記第１の集積回路装置は、 入力されるリセット信号を検出し上記クロック信号に基
づいて検出信号を出力する検出手段と、 上記検出手段から出力される検出信号に応答して上記第
１の集積回路装置の第１の内部クロック信号をリセット
する第１のリセット手段とを備え、 上記第２の集積回路装置は、 上記検出手段から出力される検出信号に応答して上記第
２の集積回路装置の第２の内部クロック信号をリセット
する第２のリセット手段を備えたことを特徴とする同期
回路装置。 - 【請求項２】複数個の上記第２の集積回路装置を備えた
ことを特徴とする請求項第１項記載の同期回路装置。 - 【請求項３】上記検出手段は、上記リセット信号を信号
入力とし上記クロック信号をクロック入力とする遅延型
フリップフロップであることを特徴とする請求項第１項
又は第２項記載の同期回路装置。 - 【請求項４】上記第１と第２のリセット手段は、上記検
出信号を入力とする遅延回路と、上記遅延回路の出力及
び上記検出信号を入力とするオアゲートを含み、上記オ
アゲートが上記第１又は第２の内部クロック信号をリセ
ットするための信号を生成することを特徴とする請求項
第１項又は第２項記載の同期回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100902A JP2708061B2 (ja) | 1988-04-22 | 1988-04-22 | 同期回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100902A JP2708061B2 (ja) | 1988-04-22 | 1988-04-22 | 同期回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01271816A JPH01271816A (ja) | 1989-10-30 |
| JP2708061B2 true JP2708061B2 (ja) | 1998-02-04 |
Family
ID=14286278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100902A Expired - Fee Related JP2708061B2 (ja) | 1988-04-22 | 1988-04-22 | 同期回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708061B2 (ja) |
-
1988
- 1988-04-22 JP JP63100902A patent/JP2708061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01271816A (ja) | 1989-10-30 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |