JP2528965B2 - クロック位相制御回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 例えば、入力データから抽出した入力クロックと装置
クロックを共通のシーケンシャルクロックに同期させて
第１のクロックと第２のクロックを生成し、該第１のク
ロックを用いて記憶部分に入力データを書き込み、該第
２のクロックを用いて書き込んだ入力データを読み出す
際に使用するクロック位相制御回路に関し、入力クロッ
クの位相がずれても第１のクロックと第２のクロックと
が交互に出力される様にすることを目的とし、 シーケンシャルクロックと該入力クロックとから該シ
ーケンシャルクロックに同期した同期入力クロックを生
成した後，該同期入力クロックの所定変化点を検出する
度に入力クロックフラグを生成する入力クロックフラグ
生成手段と、該シーケンシャルクロックと該装置クロッ
クとから該シーケンシャルクロックに同期した同期装置
クロックを生成した後，該同期装置クロックの該所定変
化点を検出する度に装置クロックフラグを生成する装置
クロックフラグ生成手段と、該入力クロックフラグが印
加している間に通過したシーケンシャルクロックを第１
のクロックとして出力し、装置クロックフラグが印加し
ている間に通過したシーケンシャルクロックを第２のク
ロックとして出力するゲート手段と、該ゲート手段から
出力する該第１のクロックと該第２のクロックを用い
て、該入力クロックフラグと該装置クロックフラグを交
互に該ゲート手段に印加させるゲート制御信号を生成し
て該ゲート手段に送出する出力順序制御手段を設け、入
力クロックの位相がずれても第１のクロックと第２のク
ロックが交互に出力される様に構成する。

〔産業上の利用分野〕

本発明は，例えば入力データから抽出した入力クロッ
クと装置クロックを共通のシーケンシャルクロックに同
期させて第１のクロックと第２のクロックを生成し、該
第１のクロックを用いて記憶部分に入力データを書き込
み、該第２のクロックを用いて書き込んだ入力データを
読み出す際に使用するクロック位相制御回路に関するも
のである。

一般に、装置に入力するデータは伝送路による遅延，
および伝送路の温度変動に伴う遅延変動により位相がず
れるので，このデータを装置クロックを用いて処理する
際には装置内クロックに位相同期させなければならな
い。

この為，クロック乗り換え回路でデータから抽出した
入力クロックと装置クロックを，例えば共通のシーケン
シャルクロックに同期させて第１のクロックと第２のク
ロックとを生成し，第１のクロックでデータを記憶部分
に書き込み，第２のクロックで読み出して装置クロック
に同期したデータを得ている。

この時，クロック乗り換え回路としては入力クロック
の位相がずれても，入力ウロックフラグ，即ち第１のク
ロックと装置クロックフラグ，即ち第２のクロックとが
交互に出力される様にすることが必要である。

〔従来の技術〕

第４図は従来例のブロック図，第５図は第４図の動作
説明図を示す。尚，第５図中の左側の符号は第４図中の
同じ符号の部分の波形を示す。

以下、第５図を参照して第４図の動作を説明するが，
シーケンスクロックは入力クロック（例えば,8Kb/s），
装置クロック（例えば,8Kb/s）のクロック速度に比べて
高速（例えば,500Kb/s）で，非同期であるとする。

先ず、第５図−に示す様な入力クロック（以下,CK₁
と省略する）は第５図−に示すシーケンスクロック
（以下,CK₀と省略する）の立上り点でフリップフロップ
（以下,D−FFと省略する）11に取り込まれて第５図−
に示す様にCK₀に同期した入力クロック，即ち第１のク
ロックが得られる。

また、装置クロック（以下,CK₂と省略する）はインバ
ータ15を通った反転CK₀の立上り点でＤ−FF12に取り込
まれて第５図−に示す様に反転CK₀に同期した装置ク
ロック，即ち第２のクロックが得られる。

一方、入力データは第１のクロックの立上り点a₁₀で
Ｄ−FF13に取り込まれた後，第２のクロックの立上り点
b₁₀でＤ−FF14に取り込まれて出力データとして取り出
される。また，次の入力データも同様に第１のクロック
の立上り点a₂₀,第２のクロックの立上り点b₂₀でＤ−FF1
3,14に取り込まれ，第２のクロックに同期した出力デー
タが取り出される。

〔発明が解決しようとする課題〕

ここで，第５図−に示すCK₁の立上り点Ａがジッタ
によって点線の点までシフトしたとすると，第１のクロ
ックは第５図−の点線で示す様に立上り点a₂₀がa₂₁に
シフトする。

しかし，第２のクロックはジッタの影響はないので立
上り点b₂₀はシフトせず，ジッタありの時の第１のクロ
ックの立上り点a₂₁は第２のクロックの立上り点b₂₀より
も図面上で右側になる。

尚，第１のクロックの立上り点a₁₀はジッタの影響が
ないので第１のクロックの立上り点a₁₀は第２のクロッ
クの立上り点b₁₀よりも図面上で左側になる。

さて，第１のクロック，第２のクロックの立上り点が
a₂₁,b₂₀の様に逆になると，第１のクロックで入力デー
タをＤ−FF13に取り込む前に第２のクロックの立上り点
b₂₀でＤ−FF13のデータをＤ−FF14に取り込むことにな
るので,D−FF14から取り出される出力データは重複し，
装置は誤動作する。

即ち，入力クロックの位相がずれると，第１のクロッ
クと第２のクロックが交互に出力されない可能性が高く
なると云う問題がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２はシーケンシャルクロックと該入力クロック
とから該シーケンシャルクロックに同期した同期入力ク
ロックを生成した後，該同期入力クロックの所定変化点
を検出する度に入力クロックフラグを生成する入力クロ
ックフラグ生成手段で、３は該シーケンシャルクロック
と該装置クロックとから該シーケンシャルクロックに同
期した同期装置クロックを生成した後，該同期装置クロ
ックの該所定変化点を検出する度に装置クロックフラグ
を生成する装置クロックフラグ生成手段である。

また、５は入力クロックフラグが印加している間に通
過したシーケンシャルクロックを該第１のクロックとし
て出力し、装置クロックフラグが印加している間に通過
したシーケンシャルクロックを該第２のクロックとして
出力するゲート手段で、４は該ゲート手段から出力する
該第１のクロックと該第２のクロックを用いて、該入力
クロックフラグと該装置クロックフラグを交互に該ゲー
ト手段に印加させるゲート制御信号を生成して該ゲート
手段に送出する出力順序制御手段である。

〔作用〕

本発明は出力順序制御手段４を設けてゲート手段５の
動作を制御することにより，入力クロックと装置クロッ
クとの入力順序が逆になっても，入力クロックフラグと
装置クロックフラグとが交互に出力される様にした。

即ち，入力クロックフラグ生成手段２および装置クロ
ックフラグ生成手段３は入力クロックとシーケンシャル
クロックおよび装置クロックとシーケンシャルクロック
とを用いて，シーケンシャルクロックに同期した同期入
力クロックおよび同期装置クロックを生成し，この２種
類クロックの所定変化点（例えば，立上り点）を検出す
る度に入力クロックフラグおよび装置クロックフラグを
生成してゲート手段５に送出する。

一方、ゲート手段５は入力クロックフラグが印加して
いる間に通過したシーケンシャルクロックを該第１のク
ロックとして出力し、装置クロックフラグが印加してい
る間に通過したシーケンシャルクロックを該第２のクロ
ックとして出力する。出力制御手段４は該ゲート手段か
ら出力する該第１のクロックと該第２のクロックを用い
て、該入力クロックフラグと該装置クロックフラグを交
互に該ゲート手段に印加させるゲート制御信号を生成し
て該ゲート手段に送出する。これにより、該入力クロッ
クの位相がずれても該第１のクロックと該第２のクロッ
クが交互にゲート手段より送出される。

〔実施例〕

第２図は本発明の実施例のブロック図，第３図は第２
図のタイムチャートを示す。尚，第３図中の左側の符号
は第２図中の同じ符号の部分の波形を示す。

ここで、Ｄ−FF21,22,24,リセット付きＤ−FF23は入
力クロックフラグ生成手段２の構成部分、Ｄ−FF31,32,
34,リセット付きＤ−FF33は装置クロックフラグ生成手
段３の構成部分、NANDゲート51,52,NORゲート53,54はゲ
ート手段５の構成部分、リセット付きＤ−FF41,NORゲー
ト42は出力順序制御手段４の構成部分を示す。以下，第
３図を参照して第２図の動作を説明する。

先ず、入力クロックCK₁はシーケンスクロックCK₀を用
いてフリップフロップＤ−FF21に取り込まれた後，更に
Ｄ−FF22に取り込まれてCK₀に同期した同期入力クロッ
ク（以下,CK₁₁と省略する）が得られる（第５図−，
，参照）。

また，装置クロックCK₂もCK₁と同様にＤ−FF31,32を
用いてCK₀に同期した同期装置クロック（以下,CK₂₁と省
略する）が得られる（第５図−，参照）。

更に，リセット付きＤ−FF（以下,RD−FFと省略す
る）41のＱ端子からＬレベル,Hレベルの出力を交互に送
出するが，第３図−に示す様にＱ端子の出力がＬレベ
ルの時はNANDゲート52の出力はＨレベルに、NANDゲート
51の出力はＬレベルになり、Ｑ端子の出力がＨレベルの
時はゲートの状態は逆になる。さて、NANDゲート51の出
力がＬレベルの時にCK₁が入力すると、上記の様にＤ−F
F22からCK₁₁がRD−FF23に入力し、このRD−FF23からＨ
レベルの出力がNANDゲート51で反転されてＬレベルがＤ
−FF24に加えられる（第３図−，の（イ）参照）。

Ｄ−FF24は第３図−の（ロ）に示す様に１クロック
分遅延してＬレベルの出力をRD−FF23のＲ端子に加える
ので，このFF23はリセットされ，ここから第３図−の
（ハ）に示す様にＬレベルの出力をオンになっているNA
NDゲート51を介してＤ−FF24に加える（第３図−の
（ニ）参照）。Ｄ−FF24は第３図−の（ホ）に示す様
にＨレベルの出力をRD−FF23のＲ端子に加え，このRD−
FF23を動作状態にする。

そこで、RD−FF23から第３図−に示す様にCK₁₁の立
上り点を示すフラグ，即ち入力クロックフラグがNANDゲ
ート51を通ってNORゲート53に加えられる（第３図−
参照）。NORゲート53は第３図−に示す様にこのフラ
グが印加されている間に通過したCK₀を第１のクロック
として送出すると共に，この第１のクロックは第３図−
に示す様にNORゲート42を通って反転され，クロック
としてRD−FF41のｃ端子に加えられる。

そこで,RD−FF41はクロックの立上り点d₁でＱ端子の
Ｌレベルが反転し、Ｈレベルの出力がNANDゲート52に加
えられ，このゲートがオンになると共に,NANDゲート51
がオフになって,CK₂の入力を持つ状態となる。従って，
この様な状態の時にCK₁が入力しても出力されない。

次に、CK₂が入力し,D−FF32からのCK₂₁がRD−FF33,NA
NDゲート52,D−FF34を介して，再びRD−FF33のＲ端子に
加えられるので，上記と同様にRD−FF33から第３図−
に示す様にCK₂₁の立上り点を示す装置クロックフラグが
NANDゲート52を介してNORゲート54に加えられる（第３
図−，参照）。

そこで、NORゲート54は第３図−に示す様な第２の
クロックを出力すると共に,NORゲート42を介してRD−FF
41のｃ端子に加えるので，第３図−の立上り点d₂でRD
−FF33のＱ端子の出力はＬレベルになり,CK₁待ちの状態
になる。

即ち、入力クロックの位相がずれても，入力クロック
フラグと装置クロックフラグとが交互に送出される。こ
れに伴って，第１のクロックと第２のクロックが交互に
送出され，読み出したデータの欠落・重複がなくなる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば入力クロック
の位相がずれても，入力クロックフラグと装置クロック
フラグとが定められた順序に従って送出されると云う効
果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、 第３図は第２図のタイムチャート、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 ２は入力クロックフラグ生成手段、 ３は装置クロックフラグ生成手段、 ４は出力順序制御手段、 ５はゲート手段を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】シーケンシャルクロックと入力クロックと
   から該シーケンシャルクロックに同期した同期入力クロ
   ックを生成した後、該同期入力クロックの所定変化点を
   検出する度に入力クロックフラグを生成する入力クロッ
   クフラグ生成手段（２）と、 該シーケンシャルクロックと装置クロックとから該シー
   ケンシャルクロックに同期した同期装置クロックを生成
   した後、該同期装置クロックの該所定変化点を検出する
   度に装置クロックフラグを生成する装置クロックフラグ
   生成手段（３）と、 該入力クロックフラグが印加している間に通過したシー
   ケンシャルクロックを該第１のクロックとして出力し、
   装置クロックフラグが印加している間に通過したシーケ
   ンシャルクロックを該第２のクロックとして出力するゲ
   ート手段（５）と、 該ゲート手段から出力する該第１のクロックと該第２の
   クロックを用いて、該入力クロックフラグと該装置クロ
   ックフラグを交互に該ゲート手段に印加させるゲート制
   御信号を生成して該ゲート手段に送出する出力順序制御
   手段（４）を設け、 該入力クロックの位相がずれても該第１のクロックと該
   第２のクロックが交互に出力される様に構成にしたこと
   を特徴とするクロック位相制御回路。