JP2626476B2 - フレームアライナ - Google Patents
フレームアライナInfo
- Publication number
- JP2626476B2 JP2626476B2 JP5164380A JP16438093A JP2626476B2 JP 2626476 B2 JP2626476 B2 JP 2626476B2 JP 5164380 A JP5164380 A JP 5164380A JP 16438093 A JP16438093 A JP 16438093A JP 2626476 B2 JP2626476 B2 JP 2626476B2
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- JP
- Japan
- Prior art keywords
- delay
- timing
- write
- frame
- elastic store
- Prior art date
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明はフレームアライナに関
し、例えばディジタルデータ伝送において伝送路上のフ
レーム位相を受信装置内のフレーム位相に乗り換えるフ
レームアライナに関する。
し、例えばディジタルデータ伝送において伝送路上のフ
レーム位相を受信装置内のフレーム位相に乗り換えるフ
レームアライナに関する。
【０００２】
【従来の技術】従来の遅延挿脱方式によるフレームアラ
イナは、図３及び図４に示すように、フレームアライナ
の書き込みデータを一定量遅らせる第１の遅延回路２２
と、書き込みフレームパルスを一定量遅らせる第２の遅
延回路２４と、遅延の無い書き込みデータと第１の遅延
回路２２の出力を選択するセレクタ２６と、遅延の無い
書き込みフレームパルスと第２の遅延回路２４の出力を
選択する第２のセレクタ２７と、第１のセレクタ２６の
出力を書き込みデータとし第２のセレクタ２７の出力を
書き込みタイミングとするエラスティックストア２８
と、エラスティックストア２８の読み出しタイミングよ
り接近禁止範囲を生成する接近禁止範囲生成回路２９
と、接近禁止範囲内にエラスティックストア２８の書き
込みタイミングが接近したことを検出する位相比較器３
０とにより構成されている。
イナは、図３及び図４に示すように、フレームアライナ
の書き込みデータを一定量遅らせる第１の遅延回路２２
と、書き込みフレームパルスを一定量遅らせる第２の遅
延回路２４と、遅延の無い書き込みデータと第１の遅延
回路２２の出力を選択するセレクタ２６と、遅延の無い
書き込みフレームパルスと第２の遅延回路２４の出力を
選択する第２のセレクタ２７と、第１のセレクタ２６の
出力を書き込みデータとし第２のセレクタ２７の出力を
書き込みタイミングとするエラスティックストア２８
と、エラスティックストア２８の読み出しタイミングよ
り接近禁止範囲を生成する接近禁止範囲生成回路２９
と、接近禁止範囲内にエラスティックストア２８の書き
込みタイミングが接近したことを検出する位相比較器３
０とにより構成されている。
【０００３】このフレームアライナでは、上記の構成に
より位相比較の結果より第１のセレクタ２６と第２のセ
レクタ２７との切り替え制御を行っている。（例えば、
特開平１−２４１９３３号公報、及び実開昭６１−１１
６４４５号公報参照）。
より位相比較の結果より第１のセレクタ２６と第２のセ
レクタ２７との切り替え制御を行っている。（例えば、
特開平１−２４１９３３号公報、及び実開昭６１−１１
６４４５号公報参照）。
【０００４】
【発明が解決しようとする課題】しかしながら、エラス
ティックストア２８の読み出しタイミングに対する書き
込みタイミングが前後すると、二度読みされたり消失し
てしまうという問題がある。このため、書き込みタイミ
ングの位相は、読み出しタイミングの真ん中である状態
にあるとジッタやワンダのような位相変化に対する余裕
が最大になり最適である。
ティックストア２８の読み出しタイミングに対する書き
込みタイミングが前後すると、二度読みされたり消失し
てしまうという問題がある。このため、書き込みタイミ
ングの位相は、読み出しタイミングの真ん中である状態
にあるとジッタやワンダのような位相変化に対する余裕
が最大になり最適である。
【０００５】従来のフレームアライナでは、第１及び第
２の遅延回路２２，２４の遅延量が一種類であるため、
エラスティックストア２８の書き込みタイミングが接近
禁止範囲の前から接近した場合と、書き込みタイミング
が接近禁止範囲の後ろから近づいた場合とでは、第１及
び第２のセレクタ２６，２７で切り替え後の書き込みタ
イミングの位相が異なり、読み出しタイミングの真ん中
にすることができないという問題点があった。
２の遅延回路２２，２４の遅延量が一種類であるため、
エラスティックストア２８の書き込みタイミングが接近
禁止範囲の前から接近した場合と、書き込みタイミング
が接近禁止範囲の後ろから近づいた場合とでは、第１及
び第２のセレクタ２６，２７で切り替え後の書き込みタ
イミングの位相が異なり、読み出しタイミングの真ん中
にすることができないという問題点があった。
【０００６】それ故に本発明の課題は、読み出いと書き
込みのタイミングを最適にしてジッタやワンダに対する
余裕を大きくすることができるフレームアライナを提供
することにある。
込みのタイミングを最適にしてジッタやワンダに対する
余裕を大きくすることができるフレームアライナを提供
することにある。
【０００７】
【課題を解決するための手段】本発明によれば、所定の
フレームのタイミングから別のフレームのタイミングへ
の乗り換えを行うエラスティックストアを備え、該エラ
スティックストアのフレームの書き込みタイミングと読
み出しタイミングとが所定の接近禁止範囲内に接近した
時に、前記書き込みタイミングと前記読み出しタイミン
グとのタイミング差を前記接近禁止範囲外に跳躍させる
ように構成されたフレームアライナにおいて、前記エラ
スティックストアへ入力する書き込みデータを第１の遅
延量で遅延させる第１の遅延回路と、前記書き込みデー
タを第２の遅延量で遅延させる第２の遅延回路と、前記
エラスティックストアへ入力する書き込みフレームパル
スを前記第１の遅延量で遅延させる第３遅延回路と、前
記書き込みフレームパルスを前記第２の遅延量で遅延さ
せる第４の遅延回路と、遅延の無い前記書き込みデー
タ、前記第１及び第２の遅延回路の出力信号を切り替え
る第１のセレクタと、遅延の無い前記書き込みフレーム
パルス、及び前記第３及び第４の遅延回路の出力信号を
切り替える第２のセレクタと、前記第１のセレクタの出
力信号を前記書き込みデータとして、前記第２のセレク
タの出力信号を前記書き込みタイミングとして前記エラ
スティックストアから前記読み出しデータとして出力す
るタイミングの前で、前記エラスティックストアに入力
される読み出しフレームパルスを入力して第１の接近禁
止範囲を生成する第１の接近禁止範囲生成回路と、前記
読み出しタイミングの後ろで第２の接近禁止範囲を生成
する第２の接近禁止範囲生成回路と、前記第１の接近禁
止範囲内に前記エラスティックストアの前記書き込みタ
イミングが接近したことを検出する第１の位相比較器
と、前記第２の接近禁止範囲内に前記エラスティックス
トアの前記書き込みタイミングが接近したことを検出す
る第２の位相比較器とを有し、前記第１及び第２の位相
比較器の出力情報により前記第１及び第２のセレクタの
切り替えを行い、前記第１及び第２のセレクタの出力信
号を前記エラスティックュストアへ出力することを特徴
とするフレームアライナが得られる。
フレームのタイミングから別のフレームのタイミングへ
の乗り換えを行うエラスティックストアを備え、該エラ
スティックストアのフレームの書き込みタイミングと読
み出しタイミングとが所定の接近禁止範囲内に接近した
時に、前記書き込みタイミングと前記読み出しタイミン
グとのタイミング差を前記接近禁止範囲外に跳躍させる
ように構成されたフレームアライナにおいて、前記エラ
スティックストアへ入力する書き込みデータを第１の遅
延量で遅延させる第１の遅延回路と、前記書き込みデー
タを第２の遅延量で遅延させる第２の遅延回路と、前記
エラスティックストアへ入力する書き込みフレームパル
スを前記第１の遅延量で遅延させる第３遅延回路と、前
記書き込みフレームパルスを前記第２の遅延量で遅延さ
せる第４の遅延回路と、遅延の無い前記書き込みデー
タ、前記第１及び第２の遅延回路の出力信号を切り替え
る第１のセレクタと、遅延の無い前記書き込みフレーム
パルス、及び前記第３及び第４の遅延回路の出力信号を
切り替える第２のセレクタと、前記第１のセレクタの出
力信号を前記書き込みデータとして、前記第２のセレク
タの出力信号を前記書き込みタイミングとして前記エラ
スティックストアから前記読み出しデータとして出力す
るタイミングの前で、前記エラスティックストアに入力
される読み出しフレームパルスを入力して第１の接近禁
止範囲を生成する第１の接近禁止範囲生成回路と、前記
読み出しタイミングの後ろで第２の接近禁止範囲を生成
する第２の接近禁止範囲生成回路と、前記第１の接近禁
止範囲内に前記エラスティックストアの前記書き込みタ
イミングが接近したことを検出する第１の位相比較器
と、前記第２の接近禁止範囲内に前記エラスティックス
トアの前記書き込みタイミングが接近したことを検出す
る第２の位相比較器とを有し、前記第１及び第２の位相
比較器の出力情報により前記第１及び第２のセレクタの
切り替えを行い、前記第１及び第２のセレクタの出力信
号を前記エラスティックュストアへ出力することを特徴
とするフレームアライナが得られる。
【０００８】また、本発明によれば、前記第１の遅延量
は前記第２の遅延量よりも大きい遅延量であることを特
徴とするフレームアライナが得られる。
は前記第２の遅延量よりも大きい遅延量であることを特
徴とするフレームアライナが得られる。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は図１
の各部の信号である。
る。図１は本発明の一実施例のブロック図、図２は図１
の各部の信号である。
【００１０】フレームアライナは、エラスティックスト
ア１へ入力する書き込みデータを第１の遅延量Ｄ1 で遅
延させる第１の遅延回路２と、書き込みデータを第２の
遅延量Ｄ2 で遅延させる第２の遅延回路３と、エラステ
ィックストア１へ入力する書き込みフレームパルスを第
１の遅延量Ｄ1 で遅延させる第３遅延回路４と、書き込
みフレームパルスを第２の遅延量Ｄ2 で遅延させる第４
の遅延回路５と、遅延の無い書き込みデータ、第１及び
第２の遅延回路１，２の出力信号を切り替える第１のセ
レクタ６と、遅延の無い前記書き込みフレームパルス、
及び第３及び第４の遅延回路５の出力信号を切り替える
第２のセレクタとを有している。
ア１へ入力する書き込みデータを第１の遅延量Ｄ1 で遅
延させる第１の遅延回路２と、書き込みデータを第２の
遅延量Ｄ2 で遅延させる第２の遅延回路３と、エラステ
ィックストア１へ入力する書き込みフレームパルスを第
１の遅延量Ｄ1 で遅延させる第３遅延回路４と、書き込
みフレームパルスを第２の遅延量Ｄ2 で遅延させる第４
の遅延回路５と、遅延の無い書き込みデータ、第１及び
第２の遅延回路１，２の出力信号を切り替える第１のセ
レクタ６と、遅延の無い前記書き込みフレームパルス、
及び第３及び第４の遅延回路５の出力信号を切り替える
第２のセレクタとを有している。
【００１１】エラスティックストア１は、第１のセレク
タ６の出力信号を書き込みデータとし、第２のセレクタ
７の出力信号を書き込みタイミングとする。
タ６の出力信号を書き込みデータとし、第２のセレクタ
７の出力信号を書き込みタイミングとする。
【００１２】さらに、フレームアライナは、エラスティ
ックストア１の読み出しタイミングの前に第１の接近禁
止範囲Ｗ１を生成する第１の接近禁止範囲生成回路８
と、エラスティックストア１の読み出しタイミングの後
ろに第２の接近禁止範囲Ｗ２を生成する第２の接近禁止
範囲生成回路９と、第１の接近禁止範囲Ｗ１内にエラス
ティックストア１の書き込みタイミングが接近したこと
を検出する位相比較器１０と、第２の接近禁止範囲Ｗ２
内にエラスティックストア１の書き込みタイミングが接
近したことを検出する位相比較器１１とを有している。
ックストア１の読み出しタイミングの前に第１の接近禁
止範囲Ｗ１を生成する第１の接近禁止範囲生成回路８
と、エラスティックストア１の読み出しタイミングの後
ろに第２の接近禁止範囲Ｗ２を生成する第２の接近禁止
範囲生成回路９と、第１の接近禁止範囲Ｗ１内にエラス
ティックストア１の書き込みタイミングが接近したこと
を検出する位相比較器１０と、第２の接近禁止範囲Ｗ２
内にエラスティックストア１の書き込みタイミングが接
近したことを検出する位相比較器１１とを有している。
【００１３】このフレームアライナでは、位相比較器１
０と位相比較器１１との出力情報により第１のセレクタ
６と第２のセレクタ７との切り替えを行い、最適な信号
を選択する。
０と位相比較器１１との出力情報により第１のセレクタ
６と第２のセレクタ７との切り替えを行い、最適な信号
を選択する。
【００１４】ここで、第１の遅延量Ｄ１は、第２の遅延
量Ｄ２より大きくする。この時、遅延が無い状態で書き
込みタイミングが第１の接近禁止範囲Ｗ１に接近した場
合には、第１の遅延量Ｄ１遅延させた信号を選択する。
第２の接近禁止範囲Ｗ２に接近した場合には、第２の遅
延量Ｄ２遅延させた信号を選択する。遅延が第１の遅延
量Ｄ１の状態で、第１の接近禁止範囲Ｗ１に接近した場
合には、第２の遅延量Ｄ２遅延させた信号を選択する。
第２の接近禁止範囲Ｗ２に接近した場合には、遅延無し
の信号を選択する。遅延が第２の遅延量Ｄ２の状態で第
１の接近禁止範囲Ｗ１に接近した場合には、遅延無しの
信号を選択する。第２の接近禁止範囲Ｗ２に接近した場
合には、第１の遅延量Ｄ１遅延させた信号を選択する。
量Ｄ２より大きくする。この時、遅延が無い状態で書き
込みタイミングが第１の接近禁止範囲Ｗ１に接近した場
合には、第１の遅延量Ｄ１遅延させた信号を選択する。
第２の接近禁止範囲Ｗ２に接近した場合には、第２の遅
延量Ｄ２遅延させた信号を選択する。遅延が第１の遅延
量Ｄ１の状態で、第１の接近禁止範囲Ｗ１に接近した場
合には、第２の遅延量Ｄ２遅延させた信号を選択する。
第２の接近禁止範囲Ｗ２に接近した場合には、遅延無し
の信号を選択する。遅延が第２の遅延量Ｄ２の状態で第
１の接近禁止範囲Ｗ１に接近した場合には、遅延無しの
信号を選択する。第２の接近禁止範囲Ｗ２に接近した場
合には、第１の遅延量Ｄ１遅延させた信号を選択する。
【００１５】ここで、フレーム長をＦとすると、以下の
ようにすると最適になる 第１の接近禁止範囲Ｗ１＝第２の接近禁止範囲Ｗ２＝１
／６Ｆ 第１の遅延量Ｄ１＝２／３Ｆ 第２の遅延量Ｄ２＝１／３Ｆ
ようにすると最適になる 第１の接近禁止範囲Ｗ１＝第２の接近禁止範囲Ｗ２＝１
／６Ｆ 第１の遅延量Ｄ１＝２／３Ｆ 第２の遅延量Ｄ２＝１／３Ｆ
【発明の効果】以上説明したように本発明は、遅延量と
接近禁止範囲を二種類持ち、遅延の状態とエラスティッ
クストアの読み出しタイミングの前から接近した場合と
後ろから接近した場合で最適な遅延量を選択することに
より、エラスティックストアの読み出しタイミングと書
き込みタイミングを離すことができ、ジッタやワンダに
対する余裕を大きくすることができるという効果が有す
る。
接近禁止範囲を二種類持ち、遅延の状態とエラスティッ
クストアの読み出しタイミングの前から接近した場合と
後ろから接近した場合で最適な遅延量を選択することに
より、エラスティックストアの読み出しタイミングと書
き込みタイミングを離すことができ、ジッタやワンダに
対する余裕を大きくすることができるという効果が有す
る。
【図１】本発明のフレームアライナの一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１に示した一実施例における各部の読み出し
書き込みタイミングを示す図である。
書き込みタイミングを示す図である。
【図３】従来のフレームアライナのブロック図である。
【図４】図３に示したブロック図における各部の読み出
し書き込みタイミングを示す図である。
し書き込みタイミングを示す図である。
１，２８ エラスティックストア ２，２２ 遅延回路（第１の遅延回路） ３，２４ 遅延回路（第２の遅延回路） ４ 遅延回路（第３の遅延回路） ５ 遅延回路（第４の遅延回路） ６，２６ セレクタ（第１のセレクタ） ７，２７ セレクタ（第２のセレクタ） ８ 接近禁止範囲生成回路（第１の接近禁止範囲生成
回路） ９ 接近禁止範囲生成回路（第２の接近禁止範囲生成
回路） １０ 位相比較器（第１の位相比較器） １１ 位相比較器（第２の位相比較器）
回路） ９ 接近禁止範囲生成回路（第２の接近禁止範囲生成
回路） １０ 位相比較器（第１の位相比較器） １１ 位相比較器（第２の位相比較器）
Claims (2)
- 【請求項１】 所定のフレームのタイミングから別のフ
レームのタイミングへの乗り換えを行うエラスティック
ストアを備え、該エラスティックストアのフレームの書
き込みタイミングと読み出しタイミングとが所定の接近
禁止範囲内に接近した時に、前記書き込みタイミングと
前記読み出しタイミングとのタイミング差を前記接近禁
止範囲外に跳躍させるように構成されたフレームアライ
ナにおいて、 前記エラスティックストアへ入力する書き込みデータを
第１の遅延量で遅延させる第１の遅延回路と、前記書き
込みデータを第２の遅延量で遅延させる第２の遅延回路
と、前記エラスティックストアへ入力する書き込みフレ
ームパルスを前記第１の遅延量で遅延させる第３遅延回
路と、前記書き込みフレームパルスを前記第２の遅延量
で遅延させる第４の遅延回路と、遅延の無い前記書き込
みデータ、前記第１及び第２の遅延回路の出力信号を切
り替える第１のセレクタと、遅延の無い前記書き込みフ
レームパルス、及び前記第３及び第４の遅延回路の出力
信号を切り替える第２のセレクタと、前記第１のセレク
タの出力信号を前記書き込みデータとして、前記第２の
セレクタの出力信号を前記書き込みタイミングとして前
記エラスティックストアから前記読み出しデータとして
出力するタイミングの前で、前記エラスティックストア
に入力される読み出しフレームパルスを入力して第１の
接近禁止範囲を生成する第１の接近禁止範囲生成回路
と、前記読み出しタイミングの後ろで第２の接近禁止範
囲を生成する第２の接近禁止範囲生成回路と、前記第１
の接近禁止範囲内に前記エラスティックストアの前記書
き込みタイミングが接近したことを検出する第１の位相
比較器と、前記第２の接近禁止範囲内に前記エラスティ
ックストアの前記書き込みタイミングが接近したことを
検出する第２の位相比較器とを有し、前記第１及び第２
の位相比較器の出力情報により前記第１及び第２のセレ
クタの切り替えを行い、前記第１及び第２のセレクタの
出力信号を前記エラスティックュストアへ出力すること
を特徴とするフレームアライナ。 - 【請求項２】 請求項１記載のフレームアライナにおい
て、前記第１の遅延量は前記第２の遅延量よりも大きい
遅延量であることを特徴とするフレームアライナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164380A JP2626476B2 (ja) | 1993-07-02 | 1993-07-02 | フレームアライナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5164380A JP2626476B2 (ja) | 1993-07-02 | 1993-07-02 | フレームアライナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0723034A JPH0723034A (ja) | 1995-01-24 |
| JP2626476B2 true JP2626476B2 (ja) | 1997-07-02 |
Family
ID=15792032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164380A Expired - Lifetime JP2626476B2 (ja) | 1993-07-02 | 1993-07-02 | フレームアライナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626476B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782187B1 (ko) * | 2006-05-10 | 2007-12-04 | 엘지전자 주식회사 | 프레임 스킵 방지가 가능한 영상표시기기 및 프레임 스킵방지 방법 |
-
1993
- 1993-07-02 JP JP5164380A patent/JP2626476B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0723034A (ja) | 1995-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970218 |