JPH01208791A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路に関し、特に出力データを外部
クロックに同期して出力する場合と外部クロックに同期
しないで出力する場合が切換えられる半導体記憶回路に
関する。

〔従来の技術〕

従来、出力データレジスタを有し、クロック同期型出力
とクロック非同期型出力を切換える半導体記憶回路では
、第５図に示すように、メモリ部４の出力４１を出力デ
ータレジスタ５に与えるか、出力データレジスタ５を介
さずに出力バッファ６に与えるかを切換えるセレクタ１
０を設け、このセレクタ１０をモード切換え信号８１に
より切換えて出力していた。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶回路は、メモリ部４と出力デ
ータレジスタ５との間のデータ信号のパス上にセレクタ
回路１０が存在するため、このセレクタ回路１０の遅延
が半導体記憶回路全体の遅延、に加えられ、同期型出力
と非同期型出力を実現するために、サイクルタイムが増
加してしまうという欠点がある。

本発明の目的は、出力データバス上にセレクタ回路のよ
うな切換回路を付加することなく、サイクルタイムの増
加なしにクロック同期型、非同期型出力の切換えをでき
るようにした半導体記憶回路を提供することにある。

〔課題を解決するための手段〕

本発明の梧成は、メモリ部の出力を保持する出力データ
レジスタをもったクロック同期型半導体記憶回路におい
て、前記メモリ部に入力されるアドレスの変化を検出し
てパルスを発生するアドレス３フ移検出回路と、このア
ドレス遷移検出回路の出力パルスを所定時間遅らせて出
力するディレィ回路と、このディレィ回路の出力と外部
入力されたクロック信号とをクロック同期あるいはクロ
ック非同期を切換えるモードＬ）月Ｑ信号に従って切換
えて出力するマルチプレクサとを備え、このマルチプレ
クサの出力に従って前記出力データレジスタの出力をＪ
ソを出すことを特徴とする。

〔実施例〕 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図で、本発明に関
する部分のみを示している。アドレス遷移検出回路］は
アドレス信号線１１の遷移を検出してパルスを出力信号
線１２に出力し、ディレィ回路２は、信号線１２のパル
スを、メモリ部４の遅延時間と出力データレジスタ５の
セットアツプ時間との相を遅延させた後に信号線２１に
出力する。マルチプレクサ３は同期出力か非同期出力を
表わす信号８１により信号線２１か信号線７１のどちら
かを信号線３１に出力し、メモリ部４はアドレス信号線
１１で表わされるアドレスに対するデータを信−呼線４
１に出力し、出力データレジスタ５は信号線３１のパル
スより信号線４１の信号を保持して信号線５１に出力し
、出力バッファ６は信号線５１の信号を増幅して信号線
６１に出力する。

第２図は第１の実施例のクロック非同期出力の場合のタ
イミングチャートである。ここではモード切換え信号８
１が゛Ｌ°°レベルのとき非同期出力モードとする。ア
ドレス１１が３１移すると、アドレス遷移検出回路ｌに
より出力線１２にパルスが発生する。このパルスは、デ
ィレィ回路２によりメモリ部４の出力４１が確定するま
での時間遅延され、ディレィ出力線２１に出力される。

ここではモード切換え信号８１が”Ｌ″゛のため、マル
チプレクサ３の出力３１にはディレィ出力線２１の信号
が出力される。マルチプレクサ出力線３１によりメモリ
部４の出力４１が出力データレジスタ５に保持されると
同時に出力データレジスタ出力線５１に出力される。

第３図は第１の実施例のクロック同期出力の場合のタイ
ミングチャートである。モード切換え信号８１が“′Ｈ
′ルベルのとき、マルチプレクサ３の出力信号３１は外
部クロック信号７１が出力される。マルチプレクサ３が
らの出力信号３１により、出力データレジスタ５はメモ
リ部４の出力信号４１を保持すると同時に出力線５１に
出力する。

このように本実施例では、出力データレジスタをもつク
ロック同期型半導体記憶回路において、出力データのバ
ス上に切換回路を付加することなく、クロック非同期型
半導体記憶回路を実現することが可能となる。

第４１？ｌは本発明の第２の実施例のブロック図である
。本実施例は、アドレスを切換えるスイッチ９が追加さ
れたもので、スイッチ９はクロック同期型出力モードの
場合にアドレス遷移検出回路１ヘアドレスを供給しない
ようにしたものである。

この実施例では、クロック同期型モードの場合には不要
なアドレス遷移検出回路１の動作が禁止されるという利
点がある。

〔発明の効果〕

以上説明したように本発明は、アドレス遷移を検出して
パルスを発生し、そのパルスを外部クロックの替わりに
出力データレジスタのクロックとすることにより、出力
データバス上には切換回路を付加することなく、同期型
出力半導体記憶回路と非同期型出力半導体記憶回路が実
現できる。ずなわち、同期型出力半導体記憶回路におい
てサイクルタイムを増加することなく、非同期型出力半
導体記恰回路との切換えが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の非同期出力モードの場合のタイミングチャート
、第３図は第１図の同期出力モードの場合のタイミング
チャート、第４図は本発明の第２の実施例のブロック図
、第５図は従来の半導体記憶回路の一例のブロック図ｊ
である。 １・・・アドレス遷邪検出回路、２・・・ディレィ回路
、３・・・マルチプレクサ、４・・・メモリ部、５・・
・出力データレジスタ、６・・・出力ハッファ、７・・
・スイッチ、１０・・・セレクタ回路、１１・・・アド
レス信号線、１２・・・アドレス遷移検出回路の出力線
、１３．１４・・・セレクタ回路１０の出力線、２１・
・・ディレィ回路出力線、３１・・・マルチプレクサ出
力線、４１・・・メモリ部出力線、５１・・・出力デー
タレジスタ出力線、６１・・・出力バッファ出力線、７
１・・・クロック、８１・・・同期、非同期出力切換モ
ード信号、９１・・・スイッチ出力線。

Claims (1)

【特許請求の範囲】
1. メモリ部の出力を保持する出力データレジスタをもった
   クロック同期型半導体記憶回路において、前記メモリ部
   に入力されるアドレスの変化を検出してパルスを発生す
   るアドレス遷移検出回路と、このアドレス遷移検出回路
   の出力パルスを所定時間遅らせて出力するディレィ回路
   と、このディレィ回路の出力と外部入力されたクロック
   信号とをクロック同期あるいはクロック非同期を切換え
   るモード切換信号に従って切換えて出力するマルチプレ
   クサとを備え、このマルチプレクサの出力に従って前記
   出力データレジスタの出力を読出すことを特徴とする半
   導体記憶回路。