JPS60254939A - 位相整列回路 - Google Patents
位相整列回路Info
- Publication number
- JPS60254939A JPS60254939A JP59111509A JP11150984A JPS60254939A JP S60254939 A JPS60254939 A JP S60254939A JP 59111509 A JP59111509 A JP 59111509A JP 11150984 A JP11150984 A JP 11150984A JP S60254939 A JPS60254939 A JP S60254939A
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- Japan
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- write
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- signal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信の分野において同期網を構成
する通信方式で、各方面から伝送されてくるディジタル
信号を局内の基準フレーム位相に位相を揃える位相整列
回路（フレームアライナ−）に関するものである。
する通信方式で、各方面から伝送されてくるディジタル
信号を局内の基準フレーム位相に位相を揃える位相整列
回路（フレームアライナ−）に関するものである。
現在では時分割交換機等の発達により、各局の交換機及
び交換機インタフェースを受け持つ伝送装置の動作速度
を主局の速度に同期させることが必要となシ、各局の周
波数同期を取った同期網を構成する通信方式が進展しつ
つある。そこで、交換機インタフェースを受けもつ伝送
装置は対向の局から伝送されてくる位相不確定のディジ
タル信号のフレーム位相を揃える位相整列回路を持って
いるのが通常である。また、この位相整列回路は温度変
動等による伝送路の伸縮によ多発生する位相変動（ワン
プ）に対しヒステリシスを持たせたスリップ制御の機能
を持っている。
び交換機インタフェースを受け持つ伝送装置の動作速度
を主局の速度に同期させることが必要となシ、各局の周
波数同期を取った同期網を構成する通信方式が進展しつ
つある。そこで、交換機インタフェースを受けもつ伝送
装置は対向の局から伝送されてくる位相不確定のディジ
タル信号のフレーム位相を揃える位相整列回路を持って
いるのが通常である。また、この位相整列回路は温度変
動等による伝送路の伸縮によ多発生する位相変動（ワン
プ）に対しヒステリシスを持たせたスリップ制御の機能
を持っている。
位相整列回路の一つの方式として、伝送路、からの受信
信号のそのままの位相の第１の信号と、それよシ一定遅
延を持たせた位相の第２の信号の２種類の信号を用意し
、この２種類の信号の一方を選択して９位相整列のため
のエラスティックメモリに書き込みを行うものがある。
信号のそのままの位相の第１の信号と、それよシ一定遅
延を持たせた位相の第２の信号の２種類の信号を用意し
、この２種類の信号の一方を選択して９位相整列のため
のエラスティックメモリに書き込みを行うものがある。
との位相整列回路では９局内の基準位相で読み出しを行
うことにより位相の整列を行う枦ユ参寺暗。この位相整
列回路では、伝送路の位相変動によシ書き込み位相が読
み出し位相に接近した時、書き込み信号を２種類の内の
他方に切替えを行うことによシ、接近した位相を引き離
す、ヒステリシスを持たせたスリ、プ制御によシ位相接
近時のスリップ多発を防ぎ、１回のスリップ発生で済む
ような回路構成になっている。
うことにより位相の整列を行う枦ユ参寺暗。この位相整
列回路では、伝送路の位相変動によシ書き込み位相が読
み出し位相に接近した時、書き込み信号を２種類の内の
他方に切替えを行うことによシ、接近した位相を引き離
す、ヒステリシスを持たせたスリ、プ制御によシ位相接
近時のスリップ多発を防ぎ、１回のスリップ発生で済む
ような回路構成になっている。
第２図に従来の位相整列回路の回路構成を示す。
第２図中、１は伝送路を通過して来る入力ディジタル信
号１０よシフレーム同期・母ターンを検出して、フレー
ム同期を確立し、入力ディジタル信号１０の書き込み信
号１１と、書き込み位相比較・ぐルス１２を出力するフ
レーム同期回路である。
号１０よシフレーム同期・母ターンを検出して、フレー
ム同期を確立し、入力ディジタル信号１０の書き込み信
号１１と、書き込み位相比較・ぐルス１２を出力するフ
レーム同期回路である。
２．３．４は各々、入力ディジタル信号１０．書き込み
信号１１．書き込み位相比較・ぐルス１２を所定の第１
の時間、遅延させた遅延ディジタル信号１３、遅延書き
込み信号１４．遅延書き込み位相比較・ぐルス１５を出
力する遅延回路である。２，３゜４＆Ｃはそれぞれ通常
、シフトレジスタまたはＲＡＭ（ランダムアクセスメモ
リ）等が使用され、２，３゜４は各々同一の遅延時間を
有している。
信号１１．書き込み位相比較・ぐルス１２を所定の第１
の時間、遅延させた遅延ディジタル信号１３、遅延書き
込み信号１４．遅延書き込み位相比較・ぐルス１５を出
力する遅延回路である。２，３゜４＆Ｃはそれぞれ通常
、シフトレジスタまたはＲＡＭ（ランダムアクセスメモ
リ）等が使用され、２，３゜４は各々同一の遅延時間を
有している。
５．６，７は、入力ディジタル信号１０．書き込み信号
１１．書き込み位相比較・やルス１２と、それらを遅延
させた信号１３，１４．１５とのうち。
１１．書き込み位相比較・やルス１２と、それらを遅延
させた信号１３，１４．１５とのうち。
一方を出力する選択回路である。
８は局内の基準クロ、り信号及び基準フレーム信号で動
作し、読み出し信号８１．読み出し位相比較・やルス８
２を出力する／４’ルス発生回路である９は選択回路７
を通過してきた書き込み位相比較・やルス１２又は遅延
書き込み位相比較・ぐルス１５と、読み出し位相比較・
ぐルス８２の位相比較を行い、伝送路の位相変動で位相
が接近しスリップの発生する直前に達した場合に１選択
回路５，６及び７の選択状態を切替える位相比較回路で
ある。
作し、読み出し信号８１．読み出し位相比較・やルス８
２を出力する／４’ルス発生回路である９は選択回路７
を通過してきた書き込み位相比較・やルス１２又は遅延
書き込み位相比較・ぐルス１５と、読み出し位相比較・
ぐルス８２の位相比較を行い、伝送路の位相変動で位相
が接近しスリップの発生する直前に達した場合に１選択
回路５，６及び７の選択状態を切替える位相比較回路で
ある。
１００は１選択回路６を通過してきた書き込み信号１１
又は１４で２選択回路５を通過してきたディジタル信号
１０又は１３を書き込み、・母ルス発生回路８からの読
み出し信号８１で、書き込まれたディジタル信号を読み
出して位相整列回路出力端子２００に出力するエラステ
ィックメモリである。
又は１４で２選択回路５を通過してきたディジタル信号
１０又は１３を書き込み、・母ルス発生回路８からの読
み出し信号８１で、書き込まれたディジタル信号を読み
出して位相整列回路出力端子２００に出力するエラステ
ィックメモリである。
前述で示したような従来の位相整列回路では。
書き込み位相と読み出し位相が接近し、スリップ発生の
直前に達した場合にのみ２位相関係が判明する構成にな
っているので、フレーム同期確立時点でエラスティック
メモリへの書き込み位相と読、み出し位相が伝送路の位
相変動量以下に接近していた場合には、後に必ず一回は
スリップが発生するという欠点を持っていた。
直前に達した場合にのみ２位相関係が判明する構成にな
っているので、フレーム同期確立時点でエラスティック
メモリへの書き込み位相と読、み出し位相が伝送路の位
相変動量以下に接近していた場合には、後に必ず一回は
スリップが発生するという欠点を持っていた。
本発明の目的は、伝送品質を向上させるため。
フレーム同期確立後の通信サービスを開始する前に、エ
ラスティックメモリへの書き込み位相と読み出し位相を
比較し、伝送路の位相変動量以内に位相が接近している
場合、書き込み位相を切替えて、従来の位相整列回路で
起きていた最低−回のスリップをも発生させない位相整
列回路を提供することに為る。
ラスティックメモリへの書き込み位相と読み出し位相を
比較し、伝送路の位相変動量以内に位相が接近している
場合、書き込み位相を切替えて、従来の位相整列回路で
起きていた最低−回のスリップをも発生させない位相整
列回路を提供することに為る。
本発明たよれば、伝送路を通過して来る入力ディジタル
信号よシフレーム同期・母ターンを検出して、フレーム
同期を確立し、書き込み信号と書き込み位相比較・やル
スとフレーム同期確立情報を出力する７レ一ム同期回路
と。
信号よシフレーム同期・母ターンを検出して、フレーム
同期を確立し、書き込み信号と書き込み位相比較・やル
スとフレーム同期確立情報を出力する７レ一ム同期回路
と。
前記入力ディジタル信号を所定の第１の時間。
遅延させた遅延ディジタル信号を出力する第１の遅延回
路と。
路と。
前記書き込み信号を前記所定の第１の時間、遅延させた
遅延書き込み信号を出力する第くの遅延回路と。
遅延書き込み信号を出力する第くの遅延回路と。
前記書き込み位相比較・ぐルスを前記所定の第１の時間
、遅延させた遅延書き込み位相比較・やルスを出力する
第３の遅延回路と。
、遅延させた遅延書き込み位相比較・やルスを出力する
第３の遅延回路と。
前記入力゛ディジタル信号と前記遅延ディジタル信号と
を受け、それらのうち一方を出力する第１の選択回路と
。
を受け、それらのうち一方を出力する第１の選択回路と
。
前記書き込み信号と前記遅延書き込み信号とを受け、そ
れらのうちの一方を出力する第２の選択回路と。
れらのうちの一方を出力する第２の選択回路と。
前記書き込み位相比較・臂ルスと前記遅延書き込み位相
比較・ｆルスとを受け、それらのうちの一方を出力する
第３の選択回路と。
比較・ｆルスとを受け、それらのうちの一方を出力する
第３の選択回路と。
前記フレーム同期確立情報を所定の第２の時間。
遅延させた遅延７レ一ム同期確立情報を出力する第４の
遅延回路と。
遅延回路と。
基準クロ、り信号及び基準フレーム信号で動作シ、読み
出し信号と、互に・やルス幅のＪ！浄ス笛１及び第２の
読み出し位相比較・臂ルスとを出力するパルス発生回路
と。
出し信号と、互に・やルス幅のＪ！浄ス笛１及び第２の
読み出し位相比較・臂ルスとを出力するパルス発生回路
と。
前記第１及び第２の読み出し位相比較・ぐルスを受け、
前記フレーム同期確立情報及び前記遅延フレーム同期確
立情報で制御され、フレーム同期確立時点から前記第４
の遅延回路の遅延時間の時間領域で前記第１の読み出し
位相比較・やルスを選択し、その後のフレーム同期確立
・状態で前記第２の読み出し位相比較・（ルスを選択す
る第４の選択口−と。
前記フレーム同期確立情報及び前記遅延フレーム同期確
立情報で制御され、フレーム同期確立時点から前記第４
の遅延回路の遅延時間の時間領域で前記第１の読み出し
位相比較・やルスを選択し、その後のフレーム同期確立
・状態で前記第２の読み出し位相比較・（ルスを選択す
る第４の選択口−と。
前記第３の選択回路を通過して来た前記書き込み位相比
較・やルス又は前記遅延書き込み位相比較パルスと前記
第４の選択回路を通過して来た前記第１の読み出し位相
比較・やルスとの位相比較で。
較・やルス又は前記遅延書き込み位相比較パルスと前記
第４の選択回路を通過して来た前記第１の読み出し位相
比較・やルスとの位相比較で。
前記入力ディジタル信号の位相変動以下に書き込み位相
と読み出し位相が接近していた場合、前記第１．第２及
び第３の選択回路の選択状態を切替え、他方、前記第３
の選択回路を通過して来た前記書き込み位相比較・ｆル
ス又は前記遅延書き込み位相比較・やルスと前記第４の
選択回路を通過して来た前記第２の読み出し位相比較・
ぐルスとの位相比較で、書き込み位相と読み出し位相が
接淫しスリップの発生する直前に達した場合に、前記第
１゜第２及び第３の選択回路の選択状態を切替える位相
比較回路と。
と読み出し位相が接近していた場合、前記第１．第２及
び第３の選択回路の選択状態を切替え、他方、前記第３
の選択回路を通過して来た前記書き込み位相比較・ｆル
ス又は前記遅延書き込み位相比較・やルスと前記第４の
選択回路を通過して来た前記第２の読み出し位相比較・
ぐルスとの位相比較で、書き込み位相と読み出し位相が
接淫しスリップの発生する直前に達した場合に、前記第
１゜第２及び第３の選択回路の選択状態を切替える位相
比較回路と。
前記第２の選択回路の出力信号で前記第１の選択回路の
出力信号を書き込み、前記読み出し信号で、書き込まれ
た信号を読み出して位相整列回路出力端子に出力するエ
ラスティックメモリとを有することを特徴とする位相整
列回路が得られる。
出力信号を書き込み、前記読み出し信号で、書き込まれ
た信号を読み出して位相整列回路出力端子に出力するエ
ラスティックメモリとを有することを特徴とする位相整
列回路が得られる。
次に本発明の実施例について２図面を参照して説明する
。
。
第１図は本発明の実施例を示す回路構成図でちる。
第１図中、１′は伝送路を通過して来る入力ディジタル
信号１０よシフレーム同期・やターンを検出シテ、フレ
ーム同期ヲ確立し、ディジタル信号の書き込み信号１１
と書き込み位相比較・ぐルス１２及び同期確立情報１６
とを出力するフレーム同期回路である。
信号１０よシフレーム同期・やターンを検出シテ、フレ
ーム同期ヲ確立し、ディジタル信号の書き込み信号１１
と書き込み位相比較・ぐルス１２及び同期確立情報１６
とを出力するフレーム同期回路である。
３０（１：、フレ一台同期回路【′からのフレーム同期
確立情報１６を所定の第２の時間（１スレ゛−ム以上の
時間）遅延させた遅延フレーム同期確立情報１７を出力
する遅延回路である。
確立情報１６を所定の第２の時間（１スレ゛−ム以上の
時間）遅延させた遅延フレーム同期確立情報１７を出力
する遅延回路である。
８′は局内の基準クロック信号及び基準フレーム信号で
動作し、読み出し信号８１と、互に・ぐルス幅の異なる
第１及び第２の読み出し位相比較パルスを８２＆及び８
２ｂ（第２の読み出し位相比較・ぐルス８２ｂは第２図
の８２と同じである）を出力する・やルス発生回路であ
る。
動作し、読み出し信号８１と、互に・ぐルス幅の異なる
第１及び第２の読み出し位相比較パルスを８２＆及び８
２ｂ（第２の読み出し位相比較・ぐルス８２ｂは第２図
の８２と同じである）を出力する・やルス発生回路であ
る。
４００は・やルス発生回路８′からの第１の読み出し位
相比較パルス８’２ａと、第２の読み出し位相比較・母
ルス８２ｂとを受け、フレーム同期確立情報１６及び遅
延回路３００よシの遅延フレーム同期確立情報１７で制
御され、フレーム同期確立時点から遅延回路３００の遅
延時間の時間領域で。
相比較パルス８’２ａと、第２の読み出し位相比較・母
ルス８２ｂとを受け、フレーム同期確立情報１６及び遅
延回路３００よシの遅延フレーム同期確立情報１７で制
御され、フレーム同期確立時点から遅延回路３００の遅
延時間の時間領域で。
第１の読み出し位相比較・ぐルス８２ａを選択し。
その後のフレーム同期確立状態で、第２の読み出し位相
比較・母ルス８２ｂを選択する選択回路である。
比較・母ルス８２ｂを選択する選択回路である。
９′は２選択回路７を通過してきた書き込み位相比較・
ぐルス１２又は遅延書き込み位相比較・ぐルス１５と２
選択回路４００を通過してきた第１の読み出し位相比較
・ぐルス８２ａの位相比較で、伝送路を通過してきた入
力ディジタル信号１０の位相変動以下に書き込み位相と
読み出し位相が接近していた場合１選択回路５，６及び
７の選択状態を切替え、他方２選択回路７を通過してき
た書き込み位相比較・ぐルス１２又は遅延書き込み位相
比較・ぐルス１５と２選択回路４００を通過してきた第
２の読み出し位相比較・ぐルス３２ｂの位相比較で。
ぐルス１２又は遅延書き込み位相比較・ぐルス１５と２
選択回路４００を通過してきた第１の読み出し位相比較
・ぐルス８２ａの位相比較で、伝送路を通過してきた入
力ディジタル信号１０の位相変動以下に書き込み位相と
読み出し位相が接近していた場合１選択回路５，６及び
７の選択状態を切替え、他方２選択回路７を通過してき
た書き込み位相比較・ぐルス１２又は遅延書き込み位相
比較・ぐルス１５と２選択回路４００を通過してきた第
２の読み出し位相比較・ぐルス３２ｂの位相比較で。
書き込み位相と読み出し位相が接近しスリップの発生す
る直前に達した場合に２選択回路５，６及び７の選択状
態を切替る位相比較回路である。
る直前に達した場合に２選択回路５，６及び７の選択状
態を切替る位相比較回路である。
第１図において、上述した回路以外の回路は第２図の回
路と同じ機能を有する。
路と同じ機能を有する。
本実施例による位相整列回路の回路構成では。
従来の書き込み位相と読み出し位相が接近し、スリップ
の発生する直前で書き込み位相を切替えるスリップ制御
の機能の他に、遅延回路３００２選択回路４００２位相
比較回路９′等によシ、フレーム同期確立直後に書き込
み位相と読み出し位相の位相比較を別の尺度、つまシそ
れ以後発生する位相変動を見込んで、その位相変動以下
に接近していた場合は前もってスリップ制御を行い２位
相変動以上の位相関係となるような切替えを行う機能が
追加されている。これによシ従来の位相整列回路で起き
た最低−回のスリップをも発生させないですみ、よシ伝
送品質を向上させることができる。
の発生する直前で書き込み位相を切替えるスリップ制御
の機能の他に、遅延回路３００２選択回路４００２位相
比較回路９′等によシ、フレーム同期確立直後に書き込
み位相と読み出し位相の位相比較を別の尺度、つまシそ
れ以後発生する位相変動を見込んで、その位相変動以下
に接近していた場合は前もってスリップ制御を行い２位
相変動以上の位相関係となるような切替えを行う機能が
追加されている。これによシ従来の位相整列回路で起き
た最低−回のスリップをも発生させないですみ、よシ伝
送品質を向上させることができる。
以上説明したように本発明による位相整列回路では、フ
レーム同期確立後の通信サービスを開始する前に、エラ
スティックメモリへの書き込み位相と読み出し位相を比
較し、伝送路の位相変動量以内に位相が接近している場
合、書き込み位相を切替える機能が付加されているので
、従来の位相整列回路で起きていた最低−回のスリップ
をも発生させないですみ、よシ伝送品質を向上させるこ
と示できる。
レーム同期確立後の通信サービスを開始する前に、エラ
スティックメモリへの書き込み位相と読み出し位相を比
較し、伝送路の位相変動量以内に位相が接近している場
合、書き込み位相を切替える機能が付加されているので
、従来の位相整列回路で起きていた最低−回のスリップ
をも発生させないですみ、よシ伝送品質を向上させるこ
と示できる。
第１図は本発明の一実施例による位相整列回路のブロッ
ク図であシ、第２図は従来の位相整列回路の一実施例で
ある。 １及び１′・・・フレーム同期回路、’２．３．，４及
び３００・・・遅延回路、 ５，６．７及び４００・・
・選択回路、８及び８′・・・・ぐルス゛発生回路、９
及び９′・・・位相比較回路。 １００・・・エラスティックメモリ。
ク図であシ、第２図は従来の位相整列回路の一実施例で
ある。 １及び１′・・・フレーム同期回路、’２．３．，４及
び３００・・・遅延回路、 ５，６．７及び４００・・
・選択回路、８及び８′・・・・ぐルス゛発生回路、９
及び９′・・・位相比較回路。 １００・・・エラスティックメモリ。
Claims (1)
- 【特許請求の範囲】 １、伝送路を通過して来る入力ディジタル信号よυフレ
ーム同期パターンを検出して、フレーム同期を確立し、
書き込み信号と書き込み位相比較・そルスとフレーム同
期確立情報を出力するフレーム同期回路と。 前記入力ディジタル信号を所定の第１の時間。 遅延させた遅延ディジタル信号を出力する第１の遅延回
路と。 前記書き込み信号を前記所定の第１の時間、遅延させた
遅延書き込み信号を出力する第２の遅延回路と。 前記書き込み位相比較・母ルスを前記所定の第１の時間
、遅延させた遅延書き込み位相比較パルスを出力する第
３の遅延回路と。 前記入力ディジタル信号と前記遅延ディジタル信号とを
受け、そのうち一方を出力する第１の選択回路と。 前言代書き込み信号と前記遅延書き込み信号とを受ｆｆ
、そのうちの一方を出力する第２の選択回路と。 、前記書き込み位相比較・ぐルスと前記遅延書き込み位
相比較パルスとを受け、そのうちの一方を出力する第３
の選択回路と。 前記フレーム同期確立情報を所定の第２の時間。 遅延させた遅延フレーム同期確立情報を出力する第４の
遅延回路と。 基準クロック信号及び基準フレーム信号で動作し、読み
出し信号と、互に・ぐルス幅の異なる第１及び第２の読
み出し位相比較・ぐルスとを出力する・ぐルス発生回路
と。 前記第１及び第２−の読み出し位相比較・ぐルスを、受
け、前記７レ一ム同期呻立情報及び前記遅延フレーム同
期確立情報で制御され、フレーム同期確立時点から前記
第４の遅延回路の遅延時間の時間領域で前記第１の読み
出し位相比較パルスを選択し、その後のフレーム同期確
立状態で前記第２の読み出し位相比較パルスを選択する
第４の選択回路と。 前記第３の選択回路を通過して来た前記書き込み位相比
較パルス又は前記遅延書き込み位相比較〆ぐルスと前記
第４の選択回路を通過して来た前記第１の読み出し位相
比較・ぐルスとの位相比較で。 前記入力ディジタル信号の位相変動以下に書き込み位相
と読み出し位相が接近していた場合、前記第１．第２及
び第３の選択回路の選択状態を切替え、他方、前記第３
の選択回路を通過して来た前記書き込み位相比較・ぐル
ス又は前記遅延書き込み位相比較パルスと前記第４の選
択回路を通過して来た前記第２の読み出し位相比較・ぞ
ルスとの位相比較で、書き込み位相と読み出し位相が接
近しスリップの発生する直前に達した場合に、前記第１
゜第２及び第３の選択回路の選択状態を切替える位相比
較回路と。 前記第２の選択回路の出力信号で前記第１の選択回路の
出力信号を書き込み、前記読み出し信号で、書き込まれ
た信号を読み出して位相整列回路出力端子に出力するエ
ラスティックメモリとを有することを特徴とする位相整
列回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111509A JPS60254939A (ja) | 1984-05-31 | 1984-05-31 | 位相整列回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111509A JPS60254939A (ja) | 1984-05-31 | 1984-05-31 | 位相整列回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254939A true JPS60254939A (ja) | 1985-12-16 |
Family
ID=14563107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111509A Pending JPS60254939A (ja) | 1984-05-31 | 1984-05-31 | 位相整列回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254939A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0263960A2 (de) * | 1986-09-09 | 1988-04-20 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Übertragen von Datensignalen |
| JPS63224538A (ja) * | 1987-03-14 | 1988-09-19 | Fujitsu Ltd | 同期制御回路 |
| JPH0427235A (ja) * | 1990-05-22 | 1992-01-30 | Nec Corp | フレームアライナ回路 |
-
1984
- 1984-05-31 JP JP59111509A patent/JPS60254939A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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