JPS60254938A - 位相整列回路 - Google Patents
位相整列回路Info
- Publication number
- JPS60254938A JPS60254938A JP59111508A JP11150884A JPS60254938A JP S60254938 A JPS60254938 A JP S60254938A JP 59111508 A JP59111508 A JP 59111508A JP 11150884 A JP11150884 A JP 11150884A JP S60254938 A JPS60254938 A JP S60254938A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- circuit
- selection
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信の分野において同期網を構成
する通信方式で、各方面から伝送されてくるディジタル
信号を局内の基準フレーム位相に位相を揃える位相整列
回路（フレームアライナ−）に関するものである。
する通信方式で、各方面から伝送されてくるディジタル
信号を局内の基準フレーム位相に位相を揃える位相整列
回路（フレームアライナ−）に関するものである。
現在では時分割交換機等の発達によシ、各局の交換機及
び交換機インタフェースを受け持つ伝送装置の動作速度
を主局の速度に同期させることが必要となり、各局の周
波数同期を取った同期網を構成する通信方式が進展しつ
つある。そこで、交換機インタフェースを受けもつ伝送
装置は対向局から伝送されてくる位相不確定のディジタ
ル信号のフレーム位相を揃える位相整列回路を持ってい
るのが通常である。また、この位相整列回路は温度変動
等による伝送路の伸縮によシ発生する位相変動（ワンプ
）に対しヒステリシスを持たせたスリップ制御の機能を
持っている。
び交換機インタフェースを受け持つ伝送装置の動作速度
を主局の速度に同期させることが必要となり、各局の周
波数同期を取った同期網を構成する通信方式が進展しつ
つある。そこで、交換機インタフェースを受けもつ伝送
装置は対向局から伝送されてくる位相不確定のディジタ
ル信号のフレーム位相を揃える位相整列回路を持ってい
るのが通常である。また、この位相整列回路は温度変動
等による伝送路の伸縮によシ発生する位相変動（ワンプ
）に対しヒステリシスを持たせたスリップ制御の機能を
持っている。
位相整列回路の一つの方式としては、伝送路からの受信
信号のうち奇数フレームの信号を保持するエラスティッ
クメモリと偶数フレームの信号を保持するエラスティッ
クメモリとを用意し１局内の基準位相で各々のエラステ
ィックメモリを各フレームごとに交互に読み出しを行う
ことによ多位相の整列を行うものがある。この位相整列
回路では、伝送路の位相変動により書き込み位相が読み
出し位相に接近した時、奇数フレームと偶数フレームの
読み出し順序を反転することによシ、接近した位相を引
き離す、ヒステリシスを持たせたスリップ制御によシ位
相接近時のスリップ多発を防ぎ、１回のスリップ発生で
済むような回路構成になっている。
信号のうち奇数フレームの信号を保持するエラスティッ
クメモリと偶数フレームの信号を保持するエラスティッ
クメモリとを用意し１局内の基準位相で各々のエラステ
ィックメモリを各フレームごとに交互に読み出しを行う
ことによ多位相の整列を行うものがある。この位相整列
回路では、伝送路の位相変動により書き込み位相が読み
出し位相に接近した時、奇数フレームと偶数フレームの
読み出し順序を反転することによシ、接近した位相を引
き離す、ヒステリシスを持たせたスリップ制御によシ位
相接近時のスリップ多発を防ぎ、１回のスリップ発生で
済むような回路構成になっている。
第２図に従来の位相整列回路の回路構成を示す。
第２図中、１は伝送路を通過して来る入力ディジタル信
号１０よシフレーム同期パターンを検出して、フレーム
同期を確立し、奇数フレームの書き込み信号１１と偶数
フレームの書き込み信号１２と書き込み位相比較パルス
１３を出力するフレーム同期回路である。
号１０よシフレーム同期パターンを検出して、フレーム
同期を確立し、奇数フレームの書き込み信号１１と偶数
フレームの書き込み信号１２と書き込み位相比較パルス
１３を出力するフレーム同期回路である。
６．７はフレーム同期回路１からの奇数フレーム書き込
み信号１１あるいは、偶数フレーム書き込み信号１２に
よシ、受信したディジタル信号１０の奇数フレーム、偶
数フレームを各々書き込み、保持し、読み出し信号２１
により奇数フレームあるいは偶数フレームのディジタル
信号を読み出すエラスティックメモリである。
み信号１１あるいは、偶数フレーム書き込み信号１２に
よシ、受信したディジタル信号１０の奇数フレーム、偶
数フレームを各々書き込み、保持し、読み出し信号２１
により奇数フレームあるいは偶数フレームのディジタル
信号を読み出すエラスティックメモリである。
２は局内の基準クロック信号、基準フレーム信号で動作
し、前記読み出し信号２１と、読み出された奇数フレー
ムディジタル信号６１及び偶数フレームディジタル信号
７１を交互に選択するための第１の選択信号２２と、第
１の選択信号とは奇数フレームディジタル信号６１及び
偶数フレームディジタル信号７１の選択順序の異った第
２の選択信号２３と、第１の選択信号２２に同期した第
１の読み出し位相比較パルス２４と、第２の選択信号２
３に同期した第２の読み出し位相比較パルス２５を出力
するパルス発生回路である。
し、前記読み出し信号２１と、読み出された奇数フレー
ムディジタル信号６１及び偶数フレームディジタル信号
７１を交互に選択するための第１の選択信号２２と、第
１の選択信号とは奇数フレームディジタル信号６１及び
偶数フレームディジタル信号７１の選択順序の異った第
２の選択信号２３と、第１の選択信号２２に同期した第
１の読み出し位相比較パルス２４と、第２の選択信号２
３に同期した第２の読み出し位相比較パルス２５を出力
するパルス発生回路である。
３は第１の選択信号２２と第２の選択信号２３とのうち
一方を選択する選択回路であシ、４は第１の読み出し位
相比較パルス２４と第２の読み出し位相比較パルス２５
とのうち一方を選択する選択回路である。
一方を選択する選択回路であシ、４は第１の読み出し位
相比較パルス２４と第２の読み出し位相比較パルス２５
とのうち一方を選択する選択回路である。
５は選択回路４を通過してきた第１又は第２の読み出し
位相比較・ぐルスと書き込み位相比較・ぐルス１３の位
相比較を行い、伝送路の位相変動で位相が接近しスリッ
プが発生する直前に達した場合に１選択回路３及び４の
選択状態を切替える位相比較回路である。
位相比較・ぐルスと書き込み位相比較・ぐルス１３の位
相比較を行い、伝送路の位相変動で位相が接近しスリッ
プが発生する直前に達した場合に１選択回路３及び４の
選択状態を切替える位相比較回路である。
８は、エラスティックメモリ６及び７から読み出された
奇数フレームディジタル信号６１及び偶数フレームディ
ジタル信号７１を受け、それらのうちの一方を２選択回
路３を通過してきた第１又は第２の選択信号２２又は２
３に応じて位相整列回路出力端子９に出力する選択回路
である。
奇数フレームディジタル信号６１及び偶数フレームディ
ジタル信号７１を受け、それらのうちの一方を２選択回
路３を通過してきた第１又は第２の選択信号２２又は２
３に応じて位相整列回路出力端子９に出力する選択回路
である。
前述で示したような従来の位相整列回路では。
書き込み位相と読み出し位相が接近し、スリップ発生の
直前に達した場合にのみ９位相関係が判明する構成にな
っているので、フレーム同期確立時点でエラスティック
メモリへの書き込み位相と読み出し位相が伝送路の位相
変動量以下に接近していた場合には、後に必ず一回はス
リップが発生するという欠点を持っていた。
直前に達した場合にのみ９位相関係が判明する構成にな
っているので、フレーム同期確立時点でエラスティック
メモリへの書き込み位相と読み出し位相が伝送路の位相
変動量以下に接近していた場合には、後に必ず一回はス
リップが発生するという欠点を持っていた。
本発明の目的は、伝送品質を向上させるため。
フレーム同期確立後の通信サービスを開始する前に、エ
ラスティックメモリへの書き込み位相と読２み出し位相
を比較し、伝送路の位相変動量以下に位相が接近してい
た場合、奇数フレーム用と偶数フレーム用のエラスティ
ックメモリの読み出し順序を反転させる制御を行い、従
来の位相整列回路で起きていた最低−回のスリッ７°を
も発生させない位相整列回路を提供することにある。
ラスティックメモリへの書き込み位相と読２み出し位相
を比較し、伝送路の位相変動量以下に位相が接近してい
た場合、奇数フレーム用と偶数フレーム用のエラスティ
ックメモリの読み出し順序を反転させる制御を行い、従
来の位相整列回路で起きていた最低−回のスリッ７°を
も発生させない位相整列回路を提供することにある。
本発明によれば、伝送路を通過して来る入力ディジタル
信号よシフレーム同期パターンを検出して、フレーム同
期を確立し、奇数フレーム書き込み信号と偶数７レニム
書き込み信号と互に・ぐルス幅の異なる第１及び第２の
書き込み位相比較パルスとフレーム同期確立情報とを出
力するフレーム同期回路と。
信号よシフレーム同期パターンを検出して、フレーム同
期を確立し、奇数フレーム書き込み信号と偶数７レニム
書き込み信号と互に・ぐルス幅の異なる第１及び第２の
書き込み位相比較パルスとフレーム同期確立情報とを出
力するフレーム同期回路と。
前記フレーム同期確立情報を所定時間遅延させた遅延フ
レーム同期確立情報を出力する遅延回路と。
レーム同期確立情報を出力する遅延回路と。
前記奇数フレーム書き込み信号で前記入力ディジタル信
号を書き込み、読み出し信号で、書き込まれた奇数フレ
ームディジタル信号を読み出す第１のエラスティックメ
モリと。
号を書き込み、読み出し信号で、書き込まれた奇数フレ
ームディジタル信号を読み出す第１のエラスティックメ
モリと。
前記偶数フレーム書き込み信号で前記入力ディジタル信
号を書き込み、前記読み出し信号で、書き込まれた偶数
フレームディジタル信号を読み出す第２のエラスティッ
クメモリと。
号を書き込み、前記読み出し信号で、書き込まれた偶数
フレームディジタル信号を読み出す第２のエラスティッ
クメモリと。
基準クロック信号及び基準フレーム信号で動作し、前記
読み出し信号と、前記第１及び第２のエラスティックメ
モリから読み出された奇数フレームディジタル信号及び
偶数フレームディジタル信号を交互に選択するための第
１の選択信号と、該第１の選択信号とは前記読み出され
た奇数フレームディジタル信号及び偶数フレームディジ
タル信号の選択順序の異った第２の選択信号と、前記第
１の選択信号に同期した第１の読み出し位相比較・ぐル
スと、前記第２の選択信号に同期した第２の読み出し位
相比較パルスとを出力するパルス発生回路と。
読み出し信号と、前記第１及び第２のエラスティックメ
モリから読み出された奇数フレームディジタル信号及び
偶数フレームディジタル信号を交互に選択するための第
１の選択信号と、該第１の選択信号とは前記読み出され
た奇数フレームディジタル信号及び偶数フレームディジ
タル信号の選択順序の異った第２の選択信号と、前記第
１の選択信号に同期した第１の読み出し位相比較・ぐル
スと、前記第２の選択信号に同期した第２の読み出し位
相比較パルスとを出力するパルス発生回路と。
前記第１及び第２の選択信号を受け、それらのうちの一
方を出力する第１の選択回路と。
方を出力する第１の選択回路と。
前記第１及び第２の読み出し位相比較・ぐルスを受け、
それらの・うちの一方を出力する第２の選択回路と。
それらの・うちの一方を出力する第２の選択回路と。
前記第１及び第２の書き込み位相比較パルスを受け、前
記フレーム同期確立情報及び前記遅延フレーム同期確立
情報で制御され、フレエム同期確立時点から前記遅延回
路の遅延時間の時間領域で前記第１の書き込み位相比較
・ぐルスを選択し、その後のフレーム同期確立状態で前
記第２の書き込み位相比較パルスを選択する第３の選択
回路、と。
記フレーム同期確立情報及び前記遅延フレーム同期確立
情報で制御され、フレエム同期確立時点から前記遅延回
路の遅延時間の時間領域で前記第１の書き込み位相比較
・ぐルスを選択し、その後のフレーム同期確立状態で前
記第２の書き込み位相比較パルスを選択する第３の選択
回路、と。
前記第２の選択回路を通過して来た前記第１又は第２の
読み出し位相比較パルスと前記第３の選択回路を通過し
て来た前記第１の書き込み位相比較・ぐルスとの位相比
較で、前記入力ディジタル信号の位相変動以下に書き込
み位相と読み出し位相が接近していた場合、前記第１及
び第２の選択回路の選択状態を切替え、他方、前記第２
の選択回路を通過して来た前記第１又は第２の読み出し
位相比較ノ４ルスと前記第３の選択回路を通過して来た
前記第２の書き込み位相比較パルスとの位相比較で、書
き込み位相と読み出し位相が接近しスリップの発生する
直前に達した場合に、前記第１及び第２の選択回路の選
択状態を切替える位相比較回路と。
読み出し位相比較パルスと前記第３の選択回路を通過し
て来た前記第１の書き込み位相比較・ぐルスとの位相比
較で、前記入力ディジタル信号の位相変動以下に書き込
み位相と読み出し位相が接近していた場合、前記第１及
び第２の選択回路の選択状態を切替え、他方、前記第２
の選択回路を通過して来た前記第１又は第２の読み出し
位相比較ノ４ルスと前記第３の選択回路を通過して来た
前記第２の書き込み位相比較パルスとの位相比較で、書
き込み位相と読み出し位相が接近しスリップの発生する
直前に達した場合に、前記第１及び第２の選択回路の選
択状態を切替える位相比較回路と。
前記第１及び第２のエラスティックメモリから読み出さ
れた奇数フレームディジタル信号及び偶数フレームディ
ジタル信号を受け、それらのうちの一方を、前記第１の
選択回路を通過して来た前記第１又は第２の選択信号に
応じて位゛相整列回路出力端子に出力する第４の選択回
路とを有することを特徴とする位相整列回路が得られる
。
れた奇数フレームディジタル信号及び偶数フレームディ
ジタル信号を受け、それらのうちの一方を、前記第１の
選択回路を通過して来た前記第１又は第２の選択信号に
応じて位゛相整列回路出力端子に出力する第４の選択回
路とを有することを特徴とする位相整列回路が得られる
。
次に１本発明の実施例について２図面を参照して説明す
る。
る。
第１図は本発明の実施例を示す回路構成図である。
第１図中、１′は伝送路を通過して来る入力ディジタル
信号１０よシフレーム同期パターンを検出シテ、フレー
ム同期を確立し、ディジタル信号の奇数フレーム書き込
み信号１１と偶数フレーム書き込み信号１２と互にノ９
ルス幅の異なる第１の書き込み位相比較パルス１３ａと
第２の書き込み位相比較ノクルス１３ｂ（これは第２図
の１３と同じである。）とフレーム同期確立情報１４と
を出力するフレーム同期回路である。
信号１０よシフレーム同期パターンを検出シテ、フレー
ム同期を確立し、ディジタル信号の奇数フレーム書き込
み信号１１と偶数フレーム書き込み信号１２と互にノ９
ルス幅の異なる第１の書き込み位相比較パルス１３ａと
第２の書き込み位相比較ノクルス１３ｂ（これは第２図
の１３と同じである。）とフレーム同期確立情報１４と
を出力するフレーム同期回路である。
１００はフレーム同期確立情報１４を所定時間（２フレ
一ム以上の時間）遅延させた遅延′フレーム同期確立情
報１ｓｔ−出力する遅延回路である。
一ム以上の時間）遅延させた遅延′フレーム同期確立情
報１ｓｔ−出力する遅延回路である。
２００は第１の書き込み位相比較ノ４ルス１３ａと第２
の書き込み位相比較パルス１３ｂを受け。
の書き込み位相比較パルス１３ｂを受け。
フレーム同期確立情報１４及び遅延回路１００よシの遅
延フレーム同期確立情報１５で制御され。
延フレーム同期確立情報１５で制御され。
フレーム同期確立時点から遅延回路１００の遅延時間の
時間領域で第１の書き込み位相比較パルス１３ａを選択
し、その後のフレーム同期確立状態で第２の書き込み位
相比較パルス１３ｂｉ選択する選択回路である。
時間領域で第１の書き込み位相比較パルス１３ａを選択
し、その後のフレーム同期確立状態で第２の書き込み位
相比較パルス１３ｂｉ選択する選択回路である。
５′は選択回路４を通過してきた第１又は第２の読み出
し位相比較ｉ９ルス２４又は２５と選択回路２００を通
過してきた第１の書き込み位相比較パルス１３ａとの位
相比較で、伝送路を通過してきた入力ディジタル信号１
０の位相変動以下に書き込み位相と読み出し位相が接近
していた場合１選択回路３及び４の選択状態を切替え、
他方９選択回路４を通過してきた第１又は第２の読み出
し位相比較／ＩＰルス２４又は２５と選択回路２００を
通 。
し位相比較ｉ９ルス２４又は２５と選択回路２００を通
過してきた第１の書き込み位相比較パルス１３ａとの位
相比較で、伝送路を通過してきた入力ディジタル信号１
０の位相変動以下に書き込み位相と読み出し位相が接近
していた場合１選択回路３及び４の選択状態を切替え、
他方９選択回路４を通過してきた第１又は第２の読み出
し位相比較／ＩＰルス２４又は２５と選択回路２００を
通 。
過してきた第２の書き込み位相比較ノ４？ルス１３ｂと
の位相比較で、書き込み位相と読み出し位相が接近しス
リップの発生する直前に達した場合１選択回路３及び４
の選択状態を切替える位相比較回路である。
の位相比較で、書き込み位相と読み出し位相が接近しス
リップの発生する直前に達した場合１選択回路３及び４
の選択状態を切替える位相比較回路である。
第１図において、上述した回路以外の回路は第２図の回
路と同じ機能を有する。
路と同じ機能を有する。
本実施例による位相整列回路の回路構成では。
従来の書き込み位相と読み出し位相が接近し、スリップ
の発生する直前で、奇数フレーム用と偶数フレーム用の
エラスティックメモリの読み出し順序を反転させるスリ
ップ制御の他に、遅延回路１００、選択回路２００１位
相比較回路５′等によシ、フレーム同期確立直後に書き
込み位相と読み出し位相の位相比較を別の尺度、つまシ
それ以後発生する位相変動を見込んで、その位相変動以
下に接近していた場合は前もってスリップ制御を行い・
位相変動以上の位相関係になるように読み出。
の発生する直前で、奇数フレーム用と偶数フレーム用の
エラスティックメモリの読み出し順序を反転させるスリ
ップ制御の他に、遅延回路１００、選択回路２００１位
相比較回路５′等によシ、フレーム同期確立直後に書き
込み位相と読み出し位相の位相比較を別の尺度、つまシ
それ以後発生する位相変動を見込んで、その位相変動以
下に接近していた場合は前もってスリップ制御を行い・
位相変動以上の位相関係になるように読み出。
し順序を反転させる機能が追加されている。これによシ
従来の位相整列回路で起きた最低−回のスリップをも発
生させないですみ、よシ伝送品質を向上させることがで
きる。
従来の位相整列回路で起きた最低−回のスリップをも発
生させないですみ、よシ伝送品質を向上させることがで
きる。
以上説明したように本発明による位相整列回路では、フ
レーム同期確立後の通信サービスを開始する前に、エラ
スティックメモリへの書き込み位相と読み出し位相を比
較し、伝送路の位相変動量以下に位相が接近していた場
合、奇数フレーム用と偶数フレーム用のエラスティック
メモリの読み出し順序を反転させる制御を行う機能が付
加されているので、従来の位相整列回路で起きていた最
低−回のスリップをも発生させないですみ、よシ伝送品
質を向上させることができる。
レーム同期確立後の通信サービスを開始する前に、エラ
スティックメモリへの書き込み位相と読み出し位相を比
較し、伝送路の位相変動量以下に位相が接近していた場
合、奇数フレーム用と偶数フレーム用のエラスティック
メモリの読み出し順序を反転させる制御を行う機能が付
加されているので、従来の位相整列回路で起きていた最
低−回のスリップをも発生させないですみ、よシ伝送品
質を向上させることができる。
第１図は本発明の一実施列による位相整列回路のブロッ
ク図であシ、第２図は従来の位相整列回路のブロック図
である。 １及び１′・・・フレーム同期回路、２・・・パルス発
生回路、３，４，８及び２００・・・選択回路、５及び
５′・・・位相比較回路、６及び７・・・エラスティッ
クメそり、１００・・・遅延回路。
ク図であシ、第２図は従来の位相整列回路のブロック図
である。 １及び１′・・・フレーム同期回路、２・・・パルス発
生回路、３，４，８及び２００・・・選択回路、５及び
５′・・・位相比較回路、６及び７・・・エラスティッ
クメそり、１００・・・遅延回路。
Claims (1)
- 【特許請求の範囲】 １、伝送路を通過して来る入力ディジタル信号ヨシフレ
ーム同期ハターンを検出して、フレーム同期を確立し、
奇数フレーム書き込み信号と偶数フレーム書き込み信号
と互にノ４ルス幅の異なる第１及び第２の書き込み位相
比較・ぐルスとフレーム同期確立情報とを出力するフレ
ーム同期回路と。 前記フレーム同期確立情報を所定時間、遅延させた遅延
フレーム同期確立情報を出力する遅延回路と。 前記奇数フレーム書きが信号で前記入力ディジタル信号
を書き込み、読み出し信号で、書き込まれた奇数フレー
ムディジタル信号を読み出す第１のエラスティックメモ
リと。 前記偶数フレーム書き込み信号で前記入力ディジタル信
号を書き込み、前記読み出し信号で、書き込まれた偶数
フレームディジタル信号を読み出す第２のエラスティッ
クメモリと。 基準クロック信号及び基準フレーム信号で動作し、前記
読み出し信号と、前記第１及び第２のエラスティックメ
モリから読み出された奇数フレームディジタル信号及び
偶数フレームディジタル信号を交互に選択するための第
１の選択信号と、該第１の選択信号とは前記読み出され
た奇数フレームディジタル信号及び偶数フレームディジ
タル信号の選択順序の異った第２の選択信号と、前記第
１の選択信号に同期した第１の読み出し位相比較／４’
ルスと、前記第２．の選択信号に同期した第２の読み出
し位相比較・ぐルスとを出力する・ぐルス発生回路と。 前記第１及び第２の選択信号を受け、それらのうちの一
方を出力する第１の選択回路と。 前記第１及び第２の読み出し位相比較パルスを受け、そ
れらのうちの一方を出力する第２の選択回路と。 前記第１及び第２の書き込み位相比較パルスを受け、前
記フレーム同期確文情報及び前記！延フレーム同期確立
情報で制御され、フレーム同期確立時点から前記遅延回
路の遅延時間の時間領域で前記第１の書き込み位相比較
パルスを選択し、その後のフレーム同期確立状態で前記
第２の書き込み位相比較・ぐルスを選択する第３の選択
回路と。 前記第２の選択回路を通過して来た前記第１又は第２の
読み出し位相比較パルスと前記第３の選択回路を通過し
て来た前記第１の書き込み位相比較パルスとの位相比較
で、前記入力ディジタル信号の位相変動以下に書き込み
位相と読み出し位相が接近していた場合、前記第１及び
第２の選択回路の選択状態を切替え、他方前記第２の選
択回路を通過して来た前記第１又は第２の読み出し位相
比較ｉ４ルスと前記第３の選択回路を通過して来た前記
第２の書き込み位相比較・ぐルスとの位相比較で、書き
込み位相と読み出し位相か接近しスリップの発生する直
前に達した操合に、前記第１及び第２の選択回路の選択
状態を切替える位相比較回路と。 前記第１及び第２のエラスティックメモリから読み出さ
れた奇数フレームディジタル信号及び偶数フレームディ
ジタル信号を受け、それらのうちの一方を、前記第１の
選択回路を通過して来た前記第１又は第２の選択信号に
応じて位相整列回路出力端子に出力する第４の選択回路
とを有することを特徴とする位相整列回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111508A JPS60254938A (ja) | 1984-05-31 | 1984-05-31 | 位相整列回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111508A JPS60254938A (ja) | 1984-05-31 | 1984-05-31 | 位相整列回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254938A true JPS60254938A (ja) | 1985-12-16 |
Family
ID=14563080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111508A Pending JPS60254938A (ja) | 1984-05-31 | 1984-05-31 | 位相整列回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764942A (en) * | 1985-07-12 | 1988-08-16 | Nec Corporation | Slip control in a plesiochronous buffer circuit to reduce distortion of two kinds of data signals |
| US5444658A (en) * | 1989-07-18 | 1995-08-22 | Fujitsu Limited | Elastic store memory circuit |
-
1984
- 1984-05-31 JP JP59111508A patent/JPS60254938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764942A (en) * | 1985-07-12 | 1988-08-16 | Nec Corporation | Slip control in a plesiochronous buffer circuit to reduce distortion of two kinds of data signals |
| US5444658A (en) * | 1989-07-18 | 1995-08-22 | Fujitsu Limited | Elastic store memory circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4122204B2 (ja) | 同期回路 | |
| US5247485A (en) | Memory device | |
| KR0165683B1 (ko) | 동기 회로 | |
| US6711220B1 (en) | Bit position synchronizer | |
| US4827490A (en) | Method of synchronizing two binary trains | |
| US3839599A (en) | Line variation compensation system for synchronized pcm digital switching | |
| EP0453110B1 (en) | Synchronisation of digital audio signals | |
| JPS60254938A (ja) | 位相整列回路 | |
| JPH04229736A (ja) | 信号位相装置 | |
| JPS60254939A (ja) | 位相整列回路 | |
| JPH031857B2 (ja) | ||
| JPS5856886B2 (ja) | ビツト位相同期回路 | |
| US5459764A (en) | Clock synchronization system | |
| JP2594742B2 (ja) | クロック乗せ換え回路 | |
| JP2648097B2 (ja) | 位相変動吸収回路 | |
| JPS62290222A (ja) | 位相整列回路 | |
| JPH01263566A (ja) | 伝送遅延差測定方式 | |
| JPH10145344A (ja) | ビット位相同期回路 | |
| JP3767997B2 (ja) | ビット位相同期回路 | |
| JPH0438026A (ja) | 受信データ同期回路 | |
| JPH0744522B2 (ja) | 位相同期回路 | |
| JPH08181676A (ja) | フレームアライナ回路 | |
| RU2054809C1 (ru) | Устройство синхронизации цифровых потоков | |
| JPH0470016A (ja) | 非同期系のタイミング回路 | |
| JPH076079A (ja) | エラスティックメモリ回路 |