JP2648097B2 - 位相変動吸収回路 - Google Patents
位相変動吸収回路Info
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Description
【０００１】
【産業上の利用分野】本発明は位相変動吸収回路に関
し、特にディジタル伝送装置においてエラスティックス
トアメモリを用いて実現する位相変動吸収回路に関す
る。
し、特にディジタル伝送装置においてエラスティックス
トアメモリを用いて実現する位相変動吸収回路に関す
る。
【０００２】
【従来の技術】ディジタル伝送路を通して対向する局か
ら伝送されてくる位相不確定のディジタル信号を受信す
る局側では、通常、受信ディジタル信号のフレーム位相
を揃えるための位相整列回路，フレームアライナ回路，
遅延挿脱回路あるいは位相変動吸収回路と呼称される回
路が用意され、温度変動等による伝送路の伸縮により発
生する位相変動（ワンダ）に対しヒステリシスを持たせ
たスリップ制御の機能を持たせている。
ら伝送されてくる位相不確定のディジタル信号を受信す
る局側では、通常、受信ディジタル信号のフレーム位相
を揃えるための位相整列回路，フレームアライナ回路，
遅延挿脱回路あるいは位相変動吸収回路と呼称される回
路が用意され、温度変動等による伝送路の伸縮により発
生する位相変動（ワンダ）に対しヒステリシスを持たせ
たスリップ制御の機能を持たせている。
【０００３】これらの回路方式として、従来、ディジタ
ル伝送路からの受信信号のそのままの位相の第１の信号
と、その第１の信号に一定遅延を持たせた位相の第２の
信号の２種類の信号を用意し、この２種類の信号の一方
を選択して位相整列あるいは位相変動吸収のためのエラ
スティックストアメモリに書き込みを行うものである。
これら回路方式の従来技術として、例えば特開昭６０−
２５４９３９号公報の第２図，特開平１−３１７０３９
号公報の第３図，特開平２−２２６９２９号公報の第２
図および特開平４−３１１２０号公報の図５に示される
構成例がある。これら従来技術の回路方式を総称した位
相変動吸収回路としてのブロック図を図７に示す。この
従来の位相変動吸収回路は、ディジタル伝送路を通して
入力される入力ディジタル信号ｊからフレーム同期パタ
ーンを検出してフレーム同期を確立し入力ディジタル信
号ｊの書き込みリセットパルスｋおよび書き込み位相比
較パルスｍを出力するフレーム同期回路１０と、同ディ
ジタル伝送路を通して入力される入力ディジタル信号ｊ
を所定時間遅延して入力ディジタル信号ｎを出力するシ
フトレジスタあるいはＲＡＭ（ランダムアクセスメモ
リ）から構成される遅延回路１１−１と、フレーム同期
回路１０出力の書き込みリセットパルスｋを入力ディジ
タル信号ｊと同じ所定時間遅延して書き込みリセットパ
ルスｐを出力するシフトレジスタあるいはＲＡＭから構
成される遅延回路１１−２と、同フレーム同期回路１０
出力の書き込み位相比較パルスｍを入力ディジタル信号
ｊおよび書き込みリセットパルスｋと同じ所定時間遅延
して書き込み位相比較パルスｑを出力するシフトレジス
タあるいはＲＡＭから構成される遅延回路１１−３と、
セレクタ切替制御信号ｒに制御されてディジタル伝送路
を通して入力される入力ディジタル信号ｊまたは遅延回
路１１−１出力の入力ディジタル信号ｎを選択して入力
ディジタル信号ｓとして出力するセレクタ１２−１と、
セレクタ切替制御信号ｒに制御されてフレーム同期回路
１０出力の書き込みリセットパルスｋまたは遅延回路１
１−２出力の書き込みリセットパルスｐを選択して書き
込みリセットパルスｔとして出力するセレクタ１２−２
と、セレクタ切替制御信号ｒに制御されてフレーム同期
回路１０出力の書き込み位相比較パルスｍまたは遅延回
路１１−３出力の書き込み位相比較パルスｑを選択して
書き込み位相比較パルスｕとして出力するセレクタ１２
−３と、装置内基準パルスｖに同期して読み出しリセッ
トパルスｘを発生出力するパルス生成回路１３と、セレ
クタ１２−３出力の書き込み位相比較パルスｕとパルス
生成回路１３出力の読み出しリセットパルスｘとの位相
を比較してセレクタ切替制御信号ｒを出力しセレクタ１
２−１，セレクタ１２−２およびセレクタ１２−３へ供
給する位相比較回路１４と、書き込みリセットパルスｔ
を基準として書き込みクロックｗに同期しつつ入力ディ
ジタル信号ｓを順次書き込むとともに読み出しリセット
パルスｘを基準として読み出しクロックｚに同期しつつ
順次読み出して読み出しデータ信号ｙを出力するエラス
ティックストアメモリ１５とから構成される。
ル伝送路からの受信信号のそのままの位相の第１の信号
と、その第１の信号に一定遅延を持たせた位相の第２の
信号の２種類の信号を用意し、この２種類の信号の一方
を選択して位相整列あるいは位相変動吸収のためのエラ
スティックストアメモリに書き込みを行うものである。
これら回路方式の従来技術として、例えば特開昭６０−
２５４９３９号公報の第２図，特開平１−３１７０３９
号公報の第３図，特開平２−２２６９２９号公報の第２
図および特開平４−３１１２０号公報の図５に示される
構成例がある。これら従来技術の回路方式を総称した位
相変動吸収回路としてのブロック図を図７に示す。この
従来の位相変動吸収回路は、ディジタル伝送路を通して
入力される入力ディジタル信号ｊからフレーム同期パタ
ーンを検出してフレーム同期を確立し入力ディジタル信
号ｊの書き込みリセットパルスｋおよび書き込み位相比
較パルスｍを出力するフレーム同期回路１０と、同ディ
ジタル伝送路を通して入力される入力ディジタル信号ｊ
を所定時間遅延して入力ディジタル信号ｎを出力するシ
フトレジスタあるいはＲＡＭ（ランダムアクセスメモ
リ）から構成される遅延回路１１−１と、フレーム同期
回路１０出力の書き込みリセットパルスｋを入力ディジ
タル信号ｊと同じ所定時間遅延して書き込みリセットパ
ルスｐを出力するシフトレジスタあるいはＲＡＭから構
成される遅延回路１１−２と、同フレーム同期回路１０
出力の書き込み位相比較パルスｍを入力ディジタル信号
ｊおよび書き込みリセットパルスｋと同じ所定時間遅延
して書き込み位相比較パルスｑを出力するシフトレジス
タあるいはＲＡＭから構成される遅延回路１１−３と、
セレクタ切替制御信号ｒに制御されてディジタル伝送路
を通して入力される入力ディジタル信号ｊまたは遅延回
路１１−１出力の入力ディジタル信号ｎを選択して入力
ディジタル信号ｓとして出力するセレクタ１２−１と、
セレクタ切替制御信号ｒに制御されてフレーム同期回路
１０出力の書き込みリセットパルスｋまたは遅延回路１
１−２出力の書き込みリセットパルスｐを選択して書き
込みリセットパルスｔとして出力するセレクタ１２−２
と、セレクタ切替制御信号ｒに制御されてフレーム同期
回路１０出力の書き込み位相比較パルスｍまたは遅延回
路１１−３出力の書き込み位相比較パルスｑを選択して
書き込み位相比較パルスｕとして出力するセレクタ１２
−３と、装置内基準パルスｖに同期して読み出しリセッ
トパルスｘを発生出力するパルス生成回路１３と、セレ
クタ１２−３出力の書き込み位相比較パルスｕとパルス
生成回路１３出力の読み出しリセットパルスｘとの位相
を比較してセレクタ切替制御信号ｒを出力しセレクタ１
２−１，セレクタ１２−２およびセレクタ１２−３へ供
給する位相比較回路１４と、書き込みリセットパルスｔ
を基準として書き込みクロックｗに同期しつつ入力ディ
ジタル信号ｓを順次書き込むとともに読み出しリセット
パルスｘを基準として読み出しクロックｚに同期しつつ
順次読み出して読み出しデータ信号ｙを出力するエラス
ティックストアメモリ１５とから構成される。
【０００４】ここで、パルス生成回路１３から出力され
る読み出しリセットパルスｘの位相はフレーム同期回路
１０出力の書き込みリセットパルスｋあるいは書き込み
位相比較パルスｍの位相とは無関係であるため、エラス
ティックストアメモリ１５の書き込みタイミングと読み
出しタイミングとが適正な状態にあるかどうかを判定す
る必要がある。このため、位相比較回路１４を設けて読
み出しリセットパルスｘと書き込み位相比較パルスｕと
の位相を比較し、これらの位相差に応じてセレクタ１２
−１〜１２−３の選択状態を制御するセレクタ切替制御
信号ｒを出力している。つまり、書き込みリセットパル
スｔと読み出しリセットパルスｘとの位相が接近する
と、セレクタ１２−１〜セレクタ１２−３の各各はセレ
クタ切替制御信号ｒにより制御されて遅延回路１１−１
〜遅延回路１１−３各各の出力を選択するので書き込み
リセットパルスｔと読み出しリセットパルスｘの位相は
遅延回路１１−１〜遅延回路１１−３各各の遅延量分だ
けずれることになり、エラスティックストアメモリ１５
の書き込みと読み出しの位相が一致しないで済む。ここ
で、遅延回路１１−１〜遅延回路１１−３の各各の遅延
量はディジタル伝送路の位相変動量に応じて予め決めら
れたほぼ同じ値に選ばれる。
る読み出しリセットパルスｘの位相はフレーム同期回路
１０出力の書き込みリセットパルスｋあるいは書き込み
位相比較パルスｍの位相とは無関係であるため、エラス
ティックストアメモリ１５の書き込みタイミングと読み
出しタイミングとが適正な状態にあるかどうかを判定す
る必要がある。このため、位相比較回路１４を設けて読
み出しリセットパルスｘと書き込み位相比較パルスｕと
の位相を比較し、これらの位相差に応じてセレクタ１２
−１〜１２−３の選択状態を制御するセレクタ切替制御
信号ｒを出力している。つまり、書き込みリセットパル
スｔと読み出しリセットパルスｘとの位相が接近する
と、セレクタ１２−１〜セレクタ１２−３の各各はセレ
クタ切替制御信号ｒにより制御されて遅延回路１１−１
〜遅延回路１１−３各各の出力を選択するので書き込み
リセットパルスｔと読み出しリセットパルスｘの位相は
遅延回路１１−１〜遅延回路１１−３各各の遅延量分だ
けずれることになり、エラスティックストアメモリ１５
の書き込みと読み出しの位相が一致しないで済む。ここ
で、遅延回路１１−１〜遅延回路１１−３の各各の遅延
量はディジタル伝送路の位相変動量に応じて予め決めら
れたほぼ同じ値に選ばれる。
【０００５】
【発明が解決しようとする課題】この従来の位相変動吸
収回路では、位相比較回路１４は、ディジタル伝送路の
位相変動により書き込み位相が読み出し位相に接近して
スリップが発生する直前に達した場合のみ位相関係が判
明、つまりセレクタ切替制御信号ｒを出力する構成とな
っているので、フレーム同期確立時点でエラスティック
ストアメモリ１５への書き込み位相と読み出し位相とが
ディジタル伝送路の位相変動以下に接近していた場合に
は、後に必ず１回はスリップが発生して読み出しデータ
に誤りが生ずるとともに、入力ディジタル信号ｊに対す
る読み出しデータ信号ｙの遅延が必要以上に発生してし
まう。また、遅延回路１１−１〜１１−３の遅延量はデ
ィジタル伝送路の温度変動等による位相変化量を予め考
慮して決められる固定値となっているため、エラスティ
ックストアメモリ１５に入力される入力ディジタル信号
ｊが例えばディジタル伝送網の網切替を経て入力される
場合には、網の経由する伝送系によっては、その網の伝
送系ごとに持つジッタ・ワンダに従って入力ディジタル
信号ｊの位相は遅延回路１１−１〜１１−３における予
め決められた固定の遅延量ではカバーしきれない程大小
に変化する。従って、網切替により入力される入力ディ
ジタル信号ｊに対応する位相変動吸収回路における遅延
回路１１−１〜１１−３の各各の遅延量は網切替の都度
変えなければならず、実用的ではない。
収回路では、位相比較回路１４は、ディジタル伝送路の
位相変動により書き込み位相が読み出し位相に接近して
スリップが発生する直前に達した場合のみ位相関係が判
明、つまりセレクタ切替制御信号ｒを出力する構成とな
っているので、フレーム同期確立時点でエラスティック
ストアメモリ１５への書き込み位相と読み出し位相とが
ディジタル伝送路の位相変動以下に接近していた場合に
は、後に必ず１回はスリップが発生して読み出しデータ
に誤りが生ずるとともに、入力ディジタル信号ｊに対す
る読み出しデータ信号ｙの遅延が必要以上に発生してし
まう。また、遅延回路１１−１〜１１−３の遅延量はデ
ィジタル伝送路の温度変動等による位相変化量を予め考
慮して決められる固定値となっているため、エラスティ
ックストアメモリ１５に入力される入力ディジタル信号
ｊが例えばディジタル伝送網の網切替を経て入力される
場合には、網の経由する伝送系によっては、その網の伝
送系ごとに持つジッタ・ワンダに従って入力ディジタル
信号ｊの位相は遅延回路１１−１〜１１−３における予
め決められた固定の遅延量ではカバーしきれない程大小
に変化する。従って、網切替により入力される入力ディ
ジタル信号ｊに対応する位相変動吸収回路における遅延
回路１１−１〜１１−３の各各の遅延量は網切替の都度
変えなければならず、実用的ではない。
【０００６】
【課題を解決するための手段】本発明による位相変動吸
収回路は、伝送路側から入力される伝送路側受信データ
を書き込みリセットパルスを基準として書き込みクロッ
ク信号としての前記伝送路側受信データと同じ前記伝送
路側から入力される伝送路側受信クロックに同期しつつ
順次書き込むとともに読み出しリセットパルスを基準と
して読み出しクロック信号としての受信側装置内基準ク
ロック信号に同期しつつ順次読み出して装置側受信デー
タを出力するエラスティックストアメモリと、前記伝送
路側受信クロックから前記書き込みリセットパルスを生
成出力する書き込みリセットパルス生成手段と、前記受
信側装置内基準クロック信号を基準として前記伝送路側
受信クロックの位相変動量を測定して位相変動量情報を
出力する位相変動量測定手段と、前記位相変動量測定手
段からの前記位相変動量情報にもとづき前記書き込みリ
セットパルスを起点として所定時間後に前記書き込みリ
セットパルスに対する前記読み出しリセットパルスの位
相差設定位置許容範囲を設定してウィンドウ情報として
出力するとともに前記読み出しリセットパルスが前記位
相差設定位置許容範囲から外れた場合は位相スリップ情
報を出力する位相比較手段と、前記位相比較手段から前
記位相スリップ情報が入力されないときは所定周期で自
走する前記読み出しリセットパルスを発生出力して前記
エラスティックストアメモリへ供給するとともに前記位
相比較手段から前記位相スリップ情報が入力されたとき
はそれまで自走して発生出力していた前記読み出しリセ
ットパルスをリセットして前記読み出しリセットパルス
を前記位相比較手段から入力される前記ウィンドウ情報
の前記位相差設定位置許容範囲内に入るように制御して
前記エラスティックストアメモリへ供給する読み出しリ
セットパルス生成手段と、を備える。
収回路は、伝送路側から入力される伝送路側受信データ
を書き込みリセットパルスを基準として書き込みクロッ
ク信号としての前記伝送路側受信データと同じ前記伝送
路側から入力される伝送路側受信クロックに同期しつつ
順次書き込むとともに読み出しリセットパルスを基準と
して読み出しクロック信号としての受信側装置内基準ク
ロック信号に同期しつつ順次読み出して装置側受信デー
タを出力するエラスティックストアメモリと、前記伝送
路側受信クロックから前記書き込みリセットパルスを生
成出力する書き込みリセットパルス生成手段と、前記受
信側装置内基準クロック信号を基準として前記伝送路側
受信クロックの位相変動量を測定して位相変動量情報を
出力する位相変動量測定手段と、前記位相変動量測定手
段からの前記位相変動量情報にもとづき前記書き込みリ
セットパルスを起点として所定時間後に前記書き込みリ
セットパルスに対する前記読み出しリセットパルスの位
相差設定位置許容範囲を設定してウィンドウ情報として
出力するとともに前記読み出しリセットパルスが前記位
相差設定位置許容範囲から外れた場合は位相スリップ情
報を出力する位相比較手段と、前記位相比較手段から前
記位相スリップ情報が入力されないときは所定周期で自
走する前記読み出しリセットパルスを発生出力して前記
エラスティックストアメモリへ供給するとともに前記位
相比較手段から前記位相スリップ情報が入力されたとき
はそれまで自走して発生出力していた前記読み出しリセ
ットパルスをリセットして前記読み出しリセットパルス
を前記位相比較手段から入力される前記ウィンドウ情報
の前記位相差設定位置許容範囲内に入るように制御して
前記エラスティックストアメモリへ供給する読み出しリ
セットパルス生成手段と、を備える。
【０００７】また、本発明による位相変動吸収回路は、
前記読み出しリセットパルス生成手段が、前記位相比較
手段から前記ウィンドウ情報を入力したときの前記読み
出しリセットパルスの位置調整を前記位相差設定位置許
容範囲の中央になるように制御することを特徴とする。
前記読み出しリセットパルス生成手段が、前記位相比較
手段から前記ウィンドウ情報を入力したときの前記読み
出しリセットパルスの位置調整を前記位相差設定位置許
容範囲の中央になるように制御することを特徴とする。
【０００８】
【実施例】ディジタル伝送網を通して入力端ＤＩに入力
される伝送路側受信データａを入力端ＷＲに入力される
書き込みリセットパルスｃを基準として伝送路側受信デ
ータａと同じディジタル伝送網を通して入力端ＷＣに入
力される書き込みクロック信号としての伝送路側受信ク
ロックｂに同期しつつ順次書き込むとともに後述する読
み出しリセットパルス生成回路３出力の読み出しリセッ
トパルスｈを基準として読み出しクロック信号としての
受信側装置内部基準クロックｄに同期しつつ順次読み出
して装置側受信データｉを出力するエラスティックスト
アメモリ１と、伝送路側受信クロックｂから書き込みリ
セットパルスｃを生成出力してエラスティックストアメ
モリ１の入力端ＷＲおよび後述の読み出しリセットパル
ス生成回路３および位相比較回路４へ供給する書き込み
リセットパルス生成回路２と、受信側装置内部基準クロ
ックｄを基準として伝送路側受信クロックｂの位相変動
を測定して位相変動量データｅとして例えば２進数のデ
ータを出力して後述の位相比較回路４へ供給する位相変
動量測定回路５と、位相変動量測定回路５からの位相変
動量データｅにもとづき書き込みリセットパルスｃに対
する読み出しリセットパルスｈの位相差設定位置許容範
囲（以下、ウィンドウと呼称する）ｔ2 を前記書き込み
リセットパルス生成回路２出力の前記書き込みリセット
パルスｃの後縁を起点として設定しウィンドウ情報ｇと
して出力し後述の読み出しリセットパルス生成回路３へ
供給するとともに後述する読み出しリセットパルス生成
回路３から入力される読み出しリセットパルスｈが位相
差設定位置許容範囲であるウィンドウ内にあるか否かを
判定して読み出しリセットパルスｈの位置がウィンドウ
から外れた場合は位相スリップ情報ｆを出力して後述の
読み出しリセットパルス生成回路３へ供給する前述の位
相比較回路４と、位相比較回路４からの位相スリップ情
報ｆとウィンドウ情報ｇとを入力されかつ書き込みリセ
ットパルス生成回路２出力の書き込みリセットパルスｃ
と受信側装置内部基準クロックｄとを入力されて読み出
しリセットパルスｃの位置がウィンドウから外れて位相
比較回路４からウィンドウ情報ｇが入力されたときに読
み出しリセットパルスｈの位置をウィンドウの中央つま
り基準位置に戻すように制御して出力しエラスティック
ストアメモリ１の入力端ＲＲおよび位相比較回路４へ供
給する前述の読み出しリセットパルス生成回路３とから
構成される。
される伝送路側受信データａを入力端ＷＲに入力される
書き込みリセットパルスｃを基準として伝送路側受信デ
ータａと同じディジタル伝送網を通して入力端ＷＣに入
力される書き込みクロック信号としての伝送路側受信ク
ロックｂに同期しつつ順次書き込むとともに後述する読
み出しリセットパルス生成回路３出力の読み出しリセッ
トパルスｈを基準として読み出しクロック信号としての
受信側装置内部基準クロックｄに同期しつつ順次読み出
して装置側受信データｉを出力するエラスティックスト
アメモリ１と、伝送路側受信クロックｂから書き込みリ
セットパルスｃを生成出力してエラスティックストアメ
モリ１の入力端ＷＲおよび後述の読み出しリセットパル
ス生成回路３および位相比較回路４へ供給する書き込み
リセットパルス生成回路２と、受信側装置内部基準クロ
ックｄを基準として伝送路側受信クロックｂの位相変動
を測定して位相変動量データｅとして例えば２進数のデ
ータを出力して後述の位相比較回路４へ供給する位相変
動量測定回路５と、位相変動量測定回路５からの位相変
動量データｅにもとづき書き込みリセットパルスｃに対
する読み出しリセットパルスｈの位相差設定位置許容範
囲（以下、ウィンドウと呼称する）ｔ2 を前記書き込み
リセットパルス生成回路２出力の前記書き込みリセット
パルスｃの後縁を起点として設定しウィンドウ情報ｇと
して出力し後述の読み出しリセットパルス生成回路３へ
供給するとともに後述する読み出しリセットパルス生成
回路３から入力される読み出しリセットパルスｈが位相
差設定位置許容範囲であるウィンドウ内にあるか否かを
判定して読み出しリセットパルスｈの位置がウィンドウ
から外れた場合は位相スリップ情報ｆを出力して後述の
読み出しリセットパルス生成回路３へ供給する前述の位
相比較回路４と、位相比較回路４からの位相スリップ情
報ｆとウィンドウ情報ｇとを入力されかつ書き込みリセ
ットパルス生成回路２出力の書き込みリセットパルスｃ
と受信側装置内部基準クロックｄとを入力されて読み出
しリセットパルスｃの位置がウィンドウから外れて位相
比較回路４からウィンドウ情報ｇが入力されたときに読
み出しリセットパルスｈの位置をウィンドウの中央つま
り基準位置に戻すように制御して出力しエラスティック
ストアメモリ１の入力端ＲＲおよび位相比較回路４へ供
給する前述の読み出しリセットパルス生成回路３とから
構成される。
【０００９】ここで、位相比較回路４におけるウィンド
ウの設定は位相変動量測定回路５出力の位相変動量デー
タｅの大きさに応じて行われ、また、読み出しリセット
パルス生成回路３における読み出しリセットパルスｈの
ウィンドウ中央への位置調整は、図２の場合のように位
相変動量が比較的小さい場合、図３の場合のように位相
変動量が中程度の場合、および図４の場合のように位相
変動量が比較的大きい場合のいずれにおいても、各各の
読み出しリセットパルスｈをウィンドウα1 ，ウィンド
ウα2 およびウィンドウα3 各各の中央に位置するよう
に調整する。
ウの設定は位相変動量測定回路５出力の位相変動量デー
タｅの大きさに応じて行われ、また、読み出しリセット
パルス生成回路３における読み出しリセットパルスｈの
ウィンドウ中央への位置調整は、図２の場合のように位
相変動量が比較的小さい場合、図３の場合のように位相
変動量が中程度の場合、および図４の場合のように位相
変動量が比較的大きい場合のいずれにおいても、各各の
読み出しリセットパルスｈをウィンドウα1 ，ウィンド
ウα2 およびウィンドウα3 各各の中央に位置するよう
に調整する。
【００１０】以上の構成によってエラスティックストア
メモリ１は書き込みリセットパルスｃを基準としてディ
ジタル伝送網を通して入力される伝送路側受信データａ
を同ディジタル伝送網を通して入力される伝送路側受信
クロックｂに同期しつつ順次書き込むとともに、読み出
しリセットパルスｈを基準として受信側装置内部基準ク
ロックｄに同期しつつ順次読み出して装置側受信データ
ｉを出力する。
メモリ１は書き込みリセットパルスｃを基準としてディ
ジタル伝送網を通して入力される伝送路側受信データａ
を同ディジタル伝送網を通して入力される伝送路側受信
クロックｂに同期しつつ順次書き込むとともに、読み出
しリセットパルスｈを基準として受信側装置内部基準ク
ロックｄに同期しつつ順次読み出して装置側受信データ
ｉを出力する。
【００１１】次に、図５を参照して詳述すると、はエ
ラスティックストアメモリ１の入力端ＷＣと書き込みリ
セットパルス生成回路２と位相変動量測定回路５とに入
力される伝送路側受信クロックｂであり、この伝送路側
受信クロックｂから書き込みリセットパルス生成回路２
において図５のに示される書き込みリセットパルスｃ
が生成出力され、エラスティックストアメモリ１の入力
端ＷＲと位相比較回路４と読み出しリセットパルス生成
回路３とに供給される。また、伝送路側受信クロックｂ
は位相変動量測定回路５に供給されて受信側装置内部基
準クロックｄに対する位相変動量が計測され、その結
果、位相変動量測定回路５から位相変動量データｅとし
て例えば２進数のデータで位相比較回路４へ供給され
る。位相比較回路４は位相変動量測定回路５からの位相
変動データｅの位相変動値に応じて書き込みリセットパ
ルスｃに対する読み出しリセットパルスｈの位相差設定
位置許容範囲、つまり図５のに示されるように、読み
出しリセットパルスｈと同じ周期で繰り返される時間幅
ｔ2 のウィンドウを設定し、ウィンドウ情報ｇとして読
み出しリセットパルス生成回路３へ供給するとともに、
ウィンドウ情報ｇと読み出しリセットパルスｈとを比較
して、読み出しリセットパルスｈがその位相差設定位置
許容範囲である時間幅ｔ2 のウィンドウを越えるとき
は、図５の−１あるいは図５の−２に示される位相
スリップ情報ｆを出力して読み出しリセットパルス生成
回路３へ供給する。ここで図５の−１に示される位相
スリップ情報ｆは図５の−２に示されるように読み出
しリセットパルスｈがその位相差設定位置許容範囲の前
方でウィンドウから外れた場合を示し、また、図５の
−２に示される位相スリップ情報ｆは図５の−４に示
されるように読み出しリセットパルスｈがその位相差設
定位置許容範囲の後方でウィンドウから外れた場合を示
している。
ラスティックストアメモリ１の入力端ＷＣと書き込みリ
セットパルス生成回路２と位相変動量測定回路５とに入
力される伝送路側受信クロックｂであり、この伝送路側
受信クロックｂから書き込みリセットパルス生成回路２
において図５のに示される書き込みリセットパルスｃ
が生成出力され、エラスティックストアメモリ１の入力
端ＷＲと位相比較回路４と読み出しリセットパルス生成
回路３とに供給される。また、伝送路側受信クロックｂ
は位相変動量測定回路５に供給されて受信側装置内部基
準クロックｄに対する位相変動量が計測され、その結
果、位相変動量測定回路５から位相変動量データｅとし
て例えば２進数のデータで位相比較回路４へ供給され
る。位相比較回路４は位相変動量測定回路５からの位相
変動データｅの位相変動値に応じて書き込みリセットパ
ルスｃに対する読み出しリセットパルスｈの位相差設定
位置許容範囲、つまり図５のに示されるように、読み
出しリセットパルスｈと同じ周期で繰り返される時間幅
ｔ2 のウィンドウを設定し、ウィンドウ情報ｇとして読
み出しリセットパルス生成回路３へ供給するとともに、
ウィンドウ情報ｇと読み出しリセットパルスｈとを比較
して、読み出しリセットパルスｈがその位相差設定位置
許容範囲である時間幅ｔ2 のウィンドウを越えるとき
は、図５の−１あるいは図５の−２に示される位相
スリップ情報ｆを出力して読み出しリセットパルス生成
回路３へ供給する。ここで図５の−１に示される位相
スリップ情報ｆは図５の−２に示されるように読み出
しリセットパルスｈがその位相差設定位置許容範囲の前
方でウィンドウから外れた場合を示し、また、図５の
−２に示される位相スリップ情報ｆは図５の−４に示
されるように読み出しリセットパルスｈがその位相差設
定位置許容範囲の後方でウィンドウから外れた場合を示
している。
【００１２】なお、図５のにおける書き込みリセット
パルスｃの後縁と図５のにおけるウィンドウ情報ｇの
前縁との間の時間幅ｔ1 は、エラスティックストアメモ
リ１のもともとの仕様により決定される固定値であり、
ほぼ書き込みリセットパルスｃの数クロック周期分に相
当する値をもつ。
パルスｃの後縁と図５のにおけるウィンドウ情報ｇの
前縁との間の時間幅ｔ1 は、エラスティックストアメモ
リ１のもともとの仕様により決定される固定値であり、
ほぼ書き込みリセットパルスｃの数クロック周期分に相
当する値をもつ。
【００１３】さらに、図６は読み出しリセットパルス生
成回路３の内部構成を示すブロック図であり、カウンタ
３０とリセットパルス発生器３１とから成る。ここで、
カウンタ３０はクロック入力端ＣＫに入力される受信側
装置内部基準クロックｄを分周して通常時は一定周期の
例えば８ＫＨｚの読み出しリセットパルスｈを出力して
自走する。また、リセットパルス発生器３１は位相比較
回路４から位相スリップ情報ｆが入力されると、その後
に書き込みリセットパルス生成回路２から入力される最
初の１発目の書き込みリセットパルスｃと位相比較回路
４から入力されるウィンドウ情報ｇとにより、カウンタ
３０出力の読み出しリセットパルスｈを基準位置である
ウィンドウの中央に戻すためにリセットパルスβを出力
してカウンタ３０のリセット入力端Ｒへ供給する。
成回路３の内部構成を示すブロック図であり、カウンタ
３０とリセットパルス発生器３１とから成る。ここで、
カウンタ３０はクロック入力端ＣＫに入力される受信側
装置内部基準クロックｄを分周して通常時は一定周期の
例えば８ＫＨｚの読み出しリセットパルスｈを出力して
自走する。また、リセットパルス発生器３１は位相比較
回路４から位相スリップ情報ｆが入力されると、その後
に書き込みリセットパルス生成回路２から入力される最
初の１発目の書き込みリセットパルスｃと位相比較回路
４から入力されるウィンドウ情報ｇとにより、カウンタ
３０出力の読み出しリセットパルスｈを基準位置である
ウィンドウの中央に戻すためにリセットパルスβを出力
してカウンタ３０のリセット入力端Ｒへ供給する。
【００１４】このようにして、例えば図５の−１の場
合のように、位相スリップ情報ｆがウィンドウ情報ｇの
前縁で発生した場合には、そのときの図５の−２に示
される読み出しリセットパルスｈをリセットして図５の
−３に示されるように読み出しリセットパルスｈをこ
のときのウィンドウ情報ｇの中央に位置する基準位置に
戻し、また、図５の−２の場合のように、位相スリッ
プ情報ｆがウィンドウ情報ｇの後縁で発生した場合に
は、そのときの図５の−４に示される読み出しリセッ
トパルスｈをリセットして図５の−５に示されるよう
に読み出しリセットパルスｈを次のウィンドウ情報ｇの
中央に位置する基準位置に戻す。
合のように、位相スリップ情報ｆがウィンドウ情報ｇの
前縁で発生した場合には、そのときの図５の−２に示
される読み出しリセットパルスｈをリセットして図５の
−３に示されるように読み出しリセットパルスｈをこ
のときのウィンドウ情報ｇの中央に位置する基準位置に
戻し、また、図５の−２の場合のように、位相スリッ
プ情報ｆがウィンドウ情報ｇの後縁で発生した場合に
は、そのときの図５の−４に示される読み出しリセッ
トパルスｈをリセットして図５の−５に示されるよう
に読み出しリセットパルスｈを次のウィンドウ情報ｇの
中央に位置する基準位置に戻す。
【００１５】ここで、読み出しリセットパルスｈをウィ
ンドウ情報ｇの中央に位置する基準位置に戻すのは、読
み出しリセットパルスｈが基準位置からウィンドウの前
縁側あるいは後縁側のいずれの側にずれた場合でも、そ
のずれの余裕幅が両方共同じになるからである。
ンドウ情報ｇの中央に位置する基準位置に戻すのは、読
み出しリセットパルスｈが基準位置からウィンドウの前
縁側あるいは後縁側のいずれの側にずれた場合でも、そ
のずれの余裕幅が両方共同じになるからである。
【００１６】このようにして、エラスティックストアメ
モリ１に入力される伝送路側受信データａおよび伝送路
側受信クロックｂが伝送系ごとに異ったジッタ・ワンダ
を有する網を切替えられて入力される場合でも、その網
の伝送系ごとに持つジッタ・ワンダに対応して書き込み
リセットパルスｃと読み出しリセットパルスｈとの位相
差を適正制御、つまり読み出しリセットパルスｈを常に
ウィンドウの中央に位置するように自動調整するので、
エラスティックストアメモリ１において１回のスリップ
をも発生することなく伝送路側受信データａを書き込み
および読み出して装置側受信データｉを出力することが
できる。
モリ１に入力される伝送路側受信データａおよび伝送路
側受信クロックｂが伝送系ごとに異ったジッタ・ワンダ
を有する網を切替えられて入力される場合でも、その網
の伝送系ごとに持つジッタ・ワンダに対応して書き込み
リセットパルスｃと読み出しリセットパルスｈとの位相
差を適正制御、つまり読み出しリセットパルスｈを常に
ウィンドウの中央に位置するように自動調整するので、
エラスティックストアメモリ１において１回のスリップ
をも発生することなく伝送路側受信データａを書き込み
および読み出して装置側受信データｉを出力することが
できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、そ
のディジタル伝送網の伝送系ごとに持つジッタ・ワンダ
に対応して書き込みリセットパルスと読み出しリセット
パルスとの位相差を適正制御するので、１回のスリップ
をも発生させることなく伝送路側受信データを書き込み
および読み出して装置側受信データを出力することがで
きる。従って、伝送路側受信データに対する装置側受信
データの遅延量を最小限に抑えることができる。
のディジタル伝送網の伝送系ごとに持つジッタ・ワンダ
に対応して書き込みリセットパルスと読み出しリセット
パルスとの位相差を適正制御するので、１回のスリップ
をも発生させることなく伝送路側受信データを書き込み
および読み出して装置側受信データを出力することがで
きる。従って、伝送路側受信データに対する装置側受信
データの遅延量を最小限に抑えることができる。
【図１】本発明の一実施例の位相変動吸収回路を示すブ
ロック図である。
ロック図である。
【図２】同実施例の位相変動吸収回路において位相変動
量が比較的小さい場合の動作を説明するための波形図で
ある。
量が比較的小さい場合の動作を説明するための波形図で
ある。
【図３】同実施例の位相変動吸収回路において位相変動
量が中程度の場合の動作を説明するための波形図であ
る。
量が中程度の場合の動作を説明するための波形図であ
る。
【図４】同実施例の位相変動吸収回路において位相変動
量が比較的大きい場合の動作を説明するための波形図で
ある。
量が比較的大きい場合の動作を説明するための波形図で
ある。
【図５】同実施例の位相変動吸収回路の動作を説明する
ための波形図である。
ための波形図である。
【図６】同実施例の位相変動吸収回路における読み出し
リセット生成回路の内部構成を示すブロック図である。
リセット生成回路の内部構成を示すブロック図である。
【図７】従来の位相変動吸収回路を示すブロック図であ
る。
る。
１ エラスティックストアメモリ ２ 書き込みリセットパルス生成回路 ３ 読み出しリセットパルス生成回路 ４ 位相比較回路 ５ 位相変動量測定回路 ａ 伝送路側受信データ ｂ 伝送路側受信クロック ｃ 書き込みリセットパルス ｄ 受信側装置内部基準クロック ｅ 位相変動量データ ｆ 位相スリップ情報 ｇ ウィンドウ情報 ｈ 読み出しリセットパルス ｉ 装置側受信データ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−86933（ＪＰ，Ａ) 特開 平６−120939（ＪＰ，Ａ) 特開 平５−145510（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 伝送路側から入力される伝送路側受信デ
ータを書き込みリセットパルスを基準として書き込みク
ロック信号としての前記伝送路側受信データと同じ前記
伝送路側から入力される伝送路側受信クロックに同期し
つつ順次書き込むとともに読み出しリセットパルスを基
準として読み出しクロック信号としての受信側装置内基
準クロック信号に同期しつつ順次読み出して装置側受信
データを出力するエラスティックストアメモリと、 前記伝送路側受信クロックから前記書き込みリセットパ
ルスを生成出力する書き込みリセットパルス生成手段
と、 前記受信側装置内基準クロック信号を基準として前記伝
送路側受信クロックの位相変動量を測定して位相変動量
情報を出力する位相変動量測定手段と、 前記位相変動量測定手段からの前記位相変動量情報にも
とづき前記書き込みリセットパルスを起点として所定時
間後に前記書き込みリセットパルスに対する前記読み出
しリセットパルスの位相差設定位置許容範囲を設定して
ウィンドウ情報として出力するとともに前記読み出しリ
セットパルスが前記位相差設定位置許容範囲から外れた
場合は位相スリップ情報を出力する位相比較手段と、 前記位相比較手段から前記位相スリップ情報が入力され
ないときは所定周期で自走する前記読み出しリセットパ
ルスを発生出力して前記エラスティックストアメモリへ
供給するとともに前記位相比較手段から前記位相スリッ
プ情報が入力されたときはそれまで自走して発生出力し
ていた前記読み出しリセットパルスをリセットして前記
読み出しリセットパルスを前記位相比較手段から入力さ
れる前記ウィンドウ情報の前記位相差設定位置許容範囲
内に入るように制御して前記エラスティックストアメモ
リへ供給する読み出しリセットパルス生成手段と、 を備えることを特徴とする位相変動吸収回路。 - 【請求項２】 前記読み出しリセットパルス生成手段
が、前記位相比較手段から前記ウィンドウ情報を入力し
たときの前記読み出しリセットパルスの位置調整を前記
位相差設定位置許容範囲の中央になるように制御するこ
とを特徴とする請求項１記載の位相変動吸収回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172794A JP2648097B2 (ja) | 1994-07-25 | 1994-07-25 | 位相変動吸収回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6172794A JP2648097B2 (ja) | 1994-07-25 | 1994-07-25 | 位相変動吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837521A JPH0837521A (ja) | 1996-02-06 |
| JP2648097B2 true JP2648097B2 (ja) | 1997-08-27 |
Family
ID=15948489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6172794A Expired - Lifetime JP2648097B2 (ja) | 1994-07-25 | 1994-07-25 | 位相変動吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648097B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3715498B2 (ja) | 2000-02-28 | 2005-11-09 | 富士通株式会社 | 信号制御装置、伝送システム及び信号乗せ換え制御方法 |
| JP3555883B2 (ja) | 2001-06-08 | 2004-08-18 | 日本電気株式会社 | クロック再生方法及び受信クロック生成装置 |
-
1994
- 1994-07-25 JP JP6172794A patent/JP2648097B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0837521A (ja) | 1996-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |