JP3067832B2 - 信号位相装置 - Google Patents
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- JP3067832B2 JP3067832B2 JP3094192A JP9419291A JP3067832B2 JP 3067832 B2 JP3067832 B2 JP 3067832B2 JP 3094192 A JP3094192 A JP 3094192A JP 9419291 A JP9419291 A JP 9419291A JP 3067832 B2 JP3067832 B2 JP 3067832B2
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- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- Signal Processing (AREA)
- Computer Hardware Design (AREA)
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- Time-Division Multiplex Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Radio Transmission System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は各フレームＴＲＡ又はＴ
ＲＢを担持する２つのディジタルチャンネルに亘って信
号を夫々位相しこれらのフレームは同じ情報を伝える
が、同期ディジタル情報ブロック伝送システムで異なる
遅延により影響され、各チャンネルに対してスーパフレ
ーム信号に応じて同期（シンクロ）信号を発生するフレ
ームロッキング手段と、制御素子が続く位相比較器によ
り該同期信号に応じて制御される可変遅延手段とからな
る位相装置に係る。
ＲＢを担持する２つのディジタルチャンネルに亘って信
号を夫々位相しこれらのフレームは同じ情報を伝える
が、同期ディジタル情報ブロック伝送システムで異なる
遅延により影響され、各チャンネルに対してスーパフレ
ーム信号に応じて同期（シンクロ）信号を発生するフレ
ームロッキング手段と、制御素子が続く位相比較器によ
り該同期信号に応じて制御される可変遅延手段とからな
る位相装置に係る。
【０００２】ディジタル伝送システムは伝送媒体（例え
ば、無線中継リンク）の不良、伝送チャンネルの雑音の
存在、無線干渉又は故障のような多数の原因により妨害
される。使用者の側で、用いられたビットストリームの
エラー割合で、また伝送が中断される間の期間だけ一般
的の技術問題を起こすこれらの妨害が現われる。ビット
ストリームのコストが特に地上ベース通信ネットワーク
で高すぎない時、上記の一般的技術問題を解決する単純
な従来技術の解決は伝送さるべき信号の二重化と、信号
を２つの別なチャンネルに亘って伝送し、受信時に２つ
の信号の良い方を選択することからなる。本明細書の本
発明はディジタルチャンネルの二重化に係り、その状況
で、特別な問題は２つの受信した信号の位相を補正する
ことよりなる。他の適用の中でも、この位相補正はフレ
ームクロック等の損失の結果としてエラーを生じないで
１つの信号から他に切換えることを許容する。これらの
条件では、各フレームの各エラーに応じて、伝送の劣
化、及び各ディジタル路の最大エラーなし期間を用いる
危険なく必要なだけ屡々フレームＴＲＡの信号からフレ
ームＴＲＢの信号に切換えることか可能となる。
ば、無線中継リンク）の不良、伝送チャンネルの雑音の
存在、無線干渉又は故障のような多数の原因により妨害
される。使用者の側で、用いられたビットストリームの
エラー割合で、また伝送が中断される間の期間だけ一般
的の技術問題を起こすこれらの妨害が現われる。ビット
ストリームのコストが特に地上ベース通信ネットワーク
で高すぎない時、上記の一般的技術問題を解決する単純
な従来技術の解決は伝送さるべき信号の二重化と、信号
を２つの別なチャンネルに亘って伝送し、受信時に２つ
の信号の良い方を選択することからなる。本明細書の本
発明はディジタルチャンネルの二重化に係り、その状況
で、特別な問題は２つの受信した信号の位相を補正する
ことよりなる。他の適用の中でも、この位相補正はフレ
ームクロック等の損失の結果としてエラーを生じないで
１つの信号から他に切換えることを許容する。これらの
条件では、各フレームの各エラーに応じて、伝送の劣
化、及び各ディジタル路の最大エラーなし期間を用いる
危険なく必要なだけ屡々フレームＴＲＡの信号からフレ
ームＴＲＢの信号に切換えることか可能となる。
【０００３】
【従来の技術】同じ情報を伝える２つのディジタル路の
信号等化を再設定する為，第１の情報チャンネルに挿入
された可変遅延回路の出力と制御入力との間の負帰還を
形成することは米国特許第４，２１８，６５４号から特
に公知であり、一方第２チャンネルに存在する同じ情報
を受信する制御回路はループに組込まれる。かかる装置
はその使用の複雑さ及びその遅さがある制御素子の固有
の欠点をもたらす。
信号等化を再設定する為，第１の情報チャンネルに挿入
された可変遅延回路の出力と制御入力との間の負帰還を
形成することは米国特許第４，２１８，６５４号から特
に公知であり、一方第２チャンネルに存在する同じ情報
を受信する制御回路はループに組込まれる。かかる装置
はその使用の複雑さ及びその遅さがある制御素子の固有
の欠点をもたらす。
【０００４】
【発明が解決しようとする課題】本発明の目的は可変遅
延手段の上流のフレーム同期信号を取り除くことにより
正確で、単純で、高速である２つのディジタルフレーム
の信号の位相補正をなすことである。
延手段の上流のフレーム同期信号を取り除くことにより
正確で、単純で、高速である２つのディジタルフレーム
の信号の位相補正をなすことである。
【０００５】本発明の別な目的は、所定の値を有する２
つの信号の固定の追加遅延を同時に導くことが可能であ
る可変遅延手段を用いる一方、２つのディジタル信号の
位相補正をなすことである。
つの信号の固定の追加遅延を同時に導くことが可能であ
る可変遅延手段を用いる一方、２つのディジタル信号の
位相補正をなすことである。
【０００６】上記の本発明による位相合せ装置は、可変
遅延手段は、各位置がフレーム内に同じランクを有する
フレームＴＲＡのブロックとフレームＴＲＢのブロック
を含むその周期的アドレスを有する共通二重メモリから
なり、アドレシングは２つの別な書込みカウンタにより
書込モードがなされ、各々にはカウンタが該制御素子の
一部を形成する各位置に対して読取カウンタにより読取
モードで各同期信号にロックされ、該フレームロッキン
グ手段は、該二重メモリの上流で装置の入力に接続さ
れ、該位相比較器は、２つの同期信号からより遅延した
ものを選択するよう、かつこの信号を該制御素子に伝送
するように作られ、該読取カウンタからなる該制御素子
は、該読取カウンタから受信する読取同期信号を最も遅
延した同期信号と比較し、受信する２つの信号間の時間
依存シフトが数ダースビットの順序の位相ジッタに適合
した所定の値を超える時、２つの書込カウンタの低い方
のロード値に対して所定の数Ｍによりシフトされた値を
有する再ロード信号を読取カウンタに供給するよう作ら
れた一致検出器を含み、更に各フレームＴＲＡ及びＴＲ
Ｂに同期した又はこれよりの該情報信号ＴＲＡ’及びＴ
ＲＢ’を受信し、該切換スイッチは二重メモリの上流の
該位相合せ装置の入力に接続されたエラー検出器により
制御される切換スイッチを、該切換スイッチを最小エラ
ー入力フレームに切換えるよう作られたスイッチ手段と
を含み、該所定数Ｍは、遅延がエラー検出器の助けでフ
レームＴＲＡ又はＴＲＢでエラー検出に必要である時間
の期間より長い二重メモリに固定遅延ＴＦを生じさせる
ことで伝送エラーをマスクし、フレームＴＲＡからの情
報信号ＴＲＡ’及びフレームＴＲＢからの情報信号ＴＲ
Ｂ’は、二重メモリの出力で完全に同期することことに
より、これらの目的が達成され、従来の欠点が除去され
る。以上
遅延手段は、各位置がフレーム内に同じランクを有する
フレームＴＲＡのブロックとフレームＴＲＢのブロック
を含むその周期的アドレスを有する共通二重メモリから
なり、アドレシングは２つの別な書込みカウンタにより
書込モードがなされ、各々にはカウンタが該制御素子の
一部を形成する各位置に対して読取カウンタにより読取
モードで各同期信号にロックされ、該フレームロッキン
グ手段は、該二重メモリの上流で装置の入力に接続さ
れ、該位相比較器は、２つの同期信号からより遅延した
ものを選択するよう、かつこの信号を該制御素子に伝送
するように作られ、該読取カウンタからなる該制御素子
は、該読取カウンタから受信する読取同期信号を最も遅
延した同期信号と比較し、受信する２つの信号間の時間
依存シフトが数ダースビットの順序の位相ジッタに適合
した所定の値を超える時、２つの書込カウンタの低い方
のロード値に対して所定の数Ｍによりシフトされた値を
有する再ロード信号を読取カウンタに供給するよう作ら
れた一致検出器を含み、更に各フレームＴＲＡ及びＴＲ
Ｂに同期した又はこれよりの該情報信号ＴＲＡ’及びＴ
ＲＢ’を受信し、該切換スイッチは二重メモリの上流の
該位相合せ装置の入力に接続されたエラー検出器により
制御される切換スイッチを、該切換スイッチを最小エラ
ー入力フレームに切換えるよう作られたスイッチ手段と
を含み、該所定数Ｍは、遅延がエラー検出器の助けでフ
レームＴＲＡ又はＴＲＢでエラー検出に必要である時間
の期間より長い二重メモリに固定遅延ＴＦを生じさせる
ことで伝送エラーをマスクし、フレームＴＲＡからの情
報信号ＴＲＡ’及びフレームＴＲＢからの情報信号ＴＲ
Ｂ’は、二重メモリの出力で完全に同期することことに
より、これらの目的が達成され、従来の欠点が除去され
る。以上
【０００７】
【課題を解決するための手段】本発明による装置は本発
明で考えられるクロック信号のジッタの問題だけが存在
する同期環境で動作するよう作られる。これは複雑で、
遅い制御ループを省くことを可能とする。
明で考えられるクロック信号のジッタの問題だけが存在
する同期環境で動作するよう作られる。これは複雑で、
遅い制御ループを省くことを可能とする。
【０００８】共通可変遅延手段としての二重同期アドレ
スメモリの使用は種々の利点を提供する。このメモリの
アドレス周期の期間がスーパフレーム信号の期間に比例
するので、フレームＴＲＡ及びフレームＴＲＢの同じラ
ンクのブロックを異なる時点でメモリの各二重位置に書
込むことが可能である。更に、登録された位置を読出す
ことは装置の出力にメモリを介して異なる可変遅延を受
けた２つのフレームに対する完全な同期比を得ることを
可能にする。正しく動作する装置の為に最も遅延した信
号が登録された後、メモリが常に読出されることが必要
であり、付加的技術問題は本発明により解決される。
スメモリの使用は種々の利点を提供する。このメモリの
アドレス周期の期間がスーパフレーム信号の期間に比例
するので、フレームＴＲＡ及びフレームＴＲＢの同じラ
ンクのブロックを異なる時点でメモリの各二重位置に書
込むことが可能である。更に、登録された位置を読出す
ことは装置の出力にメモリを介して異なる可変遅延を受
けた２つのフレームに対する完全な同期比を得ることを
可能にする。正しく動作する装置の為に最も遅延した信
号が登録された後、メモリが常に読出されることが必要
であり、付加的技術問題は本発明により解決される。
【０００９】二重メモリの容量を最小に減少させ、装置
の入力と出力との間のフレーム信号に対する最小遅延を
確実にすることを可能にする望ましい実施例によれば、
二重メモリのアドレス周期の期間はスーパフレーム信号
の期間の半分に等しい。
の入力と出力との間のフレーム信号に対する最小遅延を
確実にすることを可能にする望ましい実施例によれば、
二重メモリのアドレス周期の期間はスーパフレーム信号
の期間の半分に等しい。
【００１０】本発明の別な望ましい実施例によれば、信
号位相合せ装置は、読取カウンタからなる制御素子は、
該読取カウンタから受信する読取同期信号を最も遅延し
た同期信号と比較し、受信する２つの信号間の時間依存
シフトが数ダースビットの順序の位相ジッタに適合した
所定の値を越える時、２つの書込カウンタの低い方のロ
ード値に対して所定の数のＭによりシフトされた値を有
する再ロード信号を読取カウンタに供給するよう作られ
た一致検出器を含むことを特徴とする。
号位相合せ装置は、読取カウンタからなる制御素子は、
該読取カウンタから受信する読取同期信号を最も遅延し
た同期信号と比較し、受信する２つの信号間の時間依存
シフトが数ダースビットの順序の位相ジッタに適合した
所定の値を越える時、２つの書込カウンタの低い方のロ
ード値に対して所定の数のＭによりシフトされた値を有
する再ロード信号を読取カウンタに供給するよう作られ
た一致検出器を含むことを特徴とする。
【００１１】伝送エラーのマスキングに関連した本発明
による装置の望ましい実施例は，装置は、更に各フレー
ムＴＲＡ及びＴＲＢに同期した又はこれよりの該情報信
号ＴＲＡ’及びＴＲＢ’を受信し、該切換スイッチは二
重メモリの上流の該位相合せ装置の入力に接続されたエ
ラー検出器により制御される、切換スイッチを、該切換
スイッチを最小エラー入力したフレームに切換えるよう
作られたスイッチ手段とを含み、所定数Ｍは、遅延がエ
ラー検出器の助けでフレームＴＲＡ又はＴＲＢでのエラ
ー検出に必要である時間の期間より長い二重メモリに固
定遅延ＴＦを生じさせることを特徴とする。
による装置の望ましい実施例は，装置は、更に各フレー
ムＴＲＡ及びＴＲＢに同期した又はこれよりの該情報信
号ＴＲＡ’及びＴＲＢ’を受信し、該切換スイッチは二
重メモリの上流の該位相合せ装置の入力に接続されたエ
ラー検出器により制御される、切換スイッチを、該切換
スイッチを最小エラー入力したフレームに切換えるよう
作られたスイッチ手段とを含み、所定数Ｍは、遅延がエ
ラー検出器の助けでフレームＴＲＡ又はＴＲＢでのエラ
ー検出に必要である時間の期間より長い二重メモリに固
定遅延ＴＦを生じさせることを特徴とする。
【００１２】従って、受信した信号のエラーを素早く検
出することが可能であり、２つのチャンネルが同時に妨
害されない場合、妨害が伝送される前に回復された信号
を妨害されてない回路に切換えることが可能である。
出することが可能であり、２つのチャンネルが同時に妨
害されない場合、妨害が伝送される前に回復された信号
を妨害されてない回路に切換えることが可能である。
【００１３】
【実施例】添付図面及び限定しない実施例により与えら
れる下記の説明により本発明の如何に実現されうるかが
良く理解される。
れる下記の説明により本発明の如何に実現されうるかが
良く理解される。
【００１４】図１は同じ情報を伝えるが異なる遅延を受
ける各フレーム信号ＴＲＡ及びＴＲＢを伝送する２つの
ディジタルチャンネル（又は経路）１及び２を示す。例
えば、各フレームが各チャンネルに対して８ビット以上
で符号化された１つのサンプルの割合で３２電話チャン
ネルからなり、２５６ビットのフレームを意味する２０
４８Ｋビット／秒時分割電話伝送システムを考える。信
号ＴＲＡ及びＴＲＢ間の最大と考えられる位相シフトは
大きく、数百フレームになる。ここでのディジタルの例
では、この最大位相シフトは例えば２５６フレーム、即
ち、６５５３６ビットに等しい。
ける各フレーム信号ＴＲＡ及びＴＲＢを伝送する２つの
ディジタルチャンネル（又は経路）１及び２を示す。例
えば、各フレームが各チャンネルに対して８ビット以上
で符号化された１つのサンプルの割合で３２電話チャン
ネルからなり、２５６ビットのフレームを意味する２０
４８Ｋビット／秒時分割電話伝送システムを考える。信
号ＴＲＡ及びＴＲＢ間の最大と考えられる位相シフトは
大きく、数百フレームになる。ここでのディジタルの例
では、この最大位相シフトは例えば２５６フレーム、即
ち、６５５３６ビットに等しい。
【００１５】公知の方法では、フレーム信号は得に時間
回復に対して用いられる自由ビットとは別の一定時間間
隔からなる。本発明はその期間Ｔがビット時間（ＴＢ
Ｉ）と表わされた最大位相シフトの二倍に少なくとも等
しい低周波数スーパフレーム信号を生成するこれらのビ
ットの１つを用いる。前記の２０４８Ｋビット／秒フレ
ームでは、スーパフレーム信号の周波数は例えば１５Ｈ
ｚに等しい。
回復に対して用いられる自由ビットとは別の一定時間間
隔からなる。本発明はその期間Ｔがビット時間（ＴＢ
Ｉ）と表わされた最大位相シフトの二倍に少なくとも等
しい低周波数スーパフレーム信号を生成するこれらのビ
ットの１つを用いる。前記の２０４８Ｋビット／秒フレ
ームでは、スーパフレーム信号の周波数は例えば１５Ｈ
ｚに等しい。
【００１６】各信号ＴＲＡ，ＴＲＢは別なフレームロッ
キング手段３，４及び二重メモリにより構成された共通
可変遅延手段５に部分的に印加される。メモリ５は望ま
しくはスタティック二重アクセスＲＡＭタイプの循環メ
モリである。
キング手段３，４及び二重メモリにより構成された共通
可変遅延手段５に部分的に印加される。メモリ５は望ま
しくはスタティック二重アクセスＲＡＭタイプの循環メ
モリである。
【００１７】従来概念の各フレームロッキング手段３，
４はこのパターンにロックし、Ｔの期間を有する矩形波
の形でフレーム同期信号ＳＹＡ，ＳＹＢを生じさせるた
め、低周波数スーパフレームのパターンをフレーム信号
中に検出するよう構成されている。各信号ＳＹＡ，ＳＹ
Ｂはカウンタ７，８に印加され、これらの２つの信号は
又位相比較器９に印加される。同図中、位相比較器９は
期間Ｔを有するパルス信号ＳＹＣを読取カウンタ１２と
一致検出器１３により形成される制御素子１１に印加
し、一致検出器は信号ＳＹＣ及びカウンタ１２からの期
間Ｔを有する同期信号ＳＹＤを受信し、これらの２つの
信号間に位相一致がない場合導体１４を通ってカウンタ
１２に再ロード信号ＳＲを印加する。周期カウンタであ
るカウンタ７，８及び１２は夫々書込モード用アドレス
バス１５，１６及び読取モード用バス１７を通って書込
又は読取モードでの各メモリ５のアドレスに用いられ
る。（期間ＴＢＩを有する）データビットの割合で、ク
ロック発生器１８はクロック信号Ｈを図１の全ての回路
に印加する（これらの回路の接続は図の明確化の為わざ
と省略する）。メモリ５では、データクロックを表わす
バイト又はフレームの１／ＴＢＬの周波数を有するクロ
ック信号Ｈ又は望ましくは導出信号Ｈがデータクロック
を書込み又は読取るのに用いられる。各書込カウンタ
７，８は同期信号ＳＹＡ，ＳＹＢにロックされ、一方そ
のＭＳＢ（例えば、重み１６）は周波数１／Ｔで、その
ＬＳＢはデータビット（信号Ｈ）の周波数で夫々活性化
される。書込モード及び読取モードのアドレス動作のた
め、上記の如くカウンタの全有効ビットを用いることは
可能であり、その場合に、メモリ５の容量はスーパフレ
ーム信号の期間Ｔに含まれたデータビットの数に等しく
なる。有利に、メモリ５の容量を上記の容量の半分の容
量に減少させるのを可能にするＭＳＢはアドレス化には
用いられない。メモリの各位置１９は二重で、読出され
る前にＴＲＡのブロック及びＴＲＢのブロックを含み、
こさらの２つのブロックはＴＲＡ及びＴＲＢに互いに対
応するスーパフレーム信号により画成された期間に同じ
ランクを有し、これら２つのブロックは伝送エラーは別
として同じ情報を伝送する。各メモリ位置を読取るの
に、２つの出力端子２３，２４に完全に同期フレーム信
号ＴＲＡ’，ＴＲＢ’を提供する。図２（ａ）及び
（ｂ）では、メモリ５のアドレシングは、信号Ｈ’によ
り制御された所定の時点ｔ0 で、書込位置がフレームＴ
ＲＡ及びＴＲＢの異なるブロックの各入口に対して相殺
さるべき位相シフトを示す間隔でΔｔｐだけ離れた矢印
ＷＡ，ＷＢで示される円形２６の形で表わされ、時点ｔ
0 で、読取りはブロックの所定数Ｎ×ＴＢＬ（この場合
には信号ＴＲＢ）だけ最も遅延したデータ信号の書込み
に関してシフトされた矢印Ｒで表わされる。数Ｍは、装
置２で考えられた使用がメモリ５に亘って一定遅延をも
たらさない時、最も少ない可能値となるよう選択され
る。Ｍの最小値は、精度が位相ジッタとリンクするシス
テムで与えられた書込及び読取時点間の相互精度に依存
する。図２の（ｂ）は書込み用時間依存不確実性範囲Δ
ＷＡ，ΔＷＢ及び読取用時間依存不確実値時間ΔＲを示
す。これらの条件下で、Ｍの値は下式に従う：
４はこのパターンにロックし、Ｔの期間を有する矩形波
の形でフレーム同期信号ＳＹＡ，ＳＹＢを生じさせるた
め、低周波数スーパフレームのパターンをフレーム信号
中に検出するよう構成されている。各信号ＳＹＡ，ＳＹ
Ｂはカウンタ７，８に印加され、これらの２つの信号は
又位相比較器９に印加される。同図中、位相比較器９は
期間Ｔを有するパルス信号ＳＹＣを読取カウンタ１２と
一致検出器１３により形成される制御素子１１に印加
し、一致検出器は信号ＳＹＣ及びカウンタ１２からの期
間Ｔを有する同期信号ＳＹＤを受信し、これらの２つの
信号間に位相一致がない場合導体１４を通ってカウンタ
１２に再ロード信号ＳＲを印加する。周期カウンタであ
るカウンタ７，８及び１２は夫々書込モード用アドレス
バス１５，１６及び読取モード用バス１７を通って書込
又は読取モードでの各メモリ５のアドレスに用いられ
る。（期間ＴＢＩを有する）データビットの割合で、ク
ロック発生器１８はクロック信号Ｈを図１の全ての回路
に印加する（これらの回路の接続は図の明確化の為わざ
と省略する）。メモリ５では、データクロックを表わす
バイト又はフレームの１／ＴＢＬの周波数を有するクロ
ック信号Ｈ又は望ましくは導出信号Ｈがデータクロック
を書込み又は読取るのに用いられる。各書込カウンタ
７，８は同期信号ＳＹＡ，ＳＹＢにロックされ、一方そ
のＭＳＢ（例えば、重み１６）は周波数１／Ｔで、その
ＬＳＢはデータビット（信号Ｈ）の周波数で夫々活性化
される。書込モード及び読取モードのアドレス動作のた
め、上記の如くカウンタの全有効ビットを用いることは
可能であり、その場合に、メモリ５の容量はスーパフレ
ーム信号の期間Ｔに含まれたデータビットの数に等しく
なる。有利に、メモリ５の容量を上記の容量の半分の容
量に減少させるのを可能にするＭＳＢはアドレス化には
用いられない。メモリの各位置１９は二重で、読出され
る前にＴＲＡのブロック及びＴＲＢのブロックを含み、
こさらの２つのブロックはＴＲＡ及びＴＲＢに互いに対
応するスーパフレーム信号により画成された期間に同じ
ランクを有し、これら２つのブロックは伝送エラーは別
として同じ情報を伝送する。各メモリ位置を読取るの
に、２つの出力端子２３，２４に完全に同期フレーム信
号ＴＲＡ’，ＴＲＢ’を提供する。図２（ａ）及び
（ｂ）では、メモリ５のアドレシングは、信号Ｈ’によ
り制御された所定の時点ｔ0 で、書込位置がフレームＴ
ＲＡ及びＴＲＢの異なるブロックの各入口に対して相殺
さるべき位相シフトを示す間隔でΔｔｐだけ離れた矢印
ＷＡ，ＷＢで示される円形２６の形で表わされ、時点ｔ
0 で、読取りはブロックの所定数Ｎ×ＴＢＬ（この場合
には信号ＴＲＢ）だけ最も遅延したデータ信号の書込み
に関してシフトされた矢印Ｒで表わされる。数Ｍは、装
置２で考えられた使用がメモリ５に亘って一定遅延をも
たらさない時、最も少ない可能値となるよう選択され
る。Ｍの最小値は、精度が位相ジッタとリンクするシス
テムで与えられた書込及び読取時点間の相互精度に依存
する。図２の（ｂ）は書込み用時間依存不確実性範囲Δ
ＷＡ，ΔＷＢ及び読取用時間依存不確実値時間ΔＲを示
す。これらの条件下で、Ｍの値は下式に従う：
【００１８】
【数１】
【００１９】図２の（ａ）では、次の書込及び読取周期
は実線エラーに近いが、数似の破線エラーで示される。
は実線エラーに近いが、数似の破線エラーで示される。
【００２０】本質的に次の説明の部分はその目的の為如
何に最も遅延した信号の書込みに対する読取りの遅延Ｍ
×ＴＢＬがデータ信号ＴＲＡ及びＴＲＢに対して実現さ
れうるかを示す。位相比較器９の実施例を図３，４及び
５を参照して説明する。。図３に示す位相比較器は、同
期信号ＳＹＡ及びＳＹＢを受信し、ＳＹＢがＳＹＡに対
して遅延される時（図５の（ａ）参照）値「０」を有
し、反対の場合（図５の（ｂ）参照）値「１」を有する
論理信号ＳＹＲを生じる有限状態機械２８からなる。信
号ＳＹＲはスイッチ制御信号として作用する。この為
に、この信号は、例えば、回路３０によりパルス信号に
変換された後信号ＳＹＡを第２の入力に受ける論理ＡＮ
Ｄゲート２９の入力及びそのためにインバータ３１を介
して、回路３４によりパルス信号に変換された後信号Ｓ
ＹＢを受信するＡＮＤゲート回路３２の入力に伝送され
る。ＡＮＤ回路２９及び３２の出力は、その出力がパル
ス信号ＳＹＣを生じるＯＲ回路３３の入力に接続され
る。従って、ＳＹＢがより遅延した２つの同期信号であ
る時、この信号ＳＹＢはパルスにより伝送され、反対の
場合に、それはパルスにより伝送される信号ＳＹＡであ
る。
何に最も遅延した信号の書込みに対する読取りの遅延Ｍ
×ＴＢＬがデータ信号ＴＲＡ及びＴＲＢに対して実現さ
れうるかを示す。位相比較器９の実施例を図３，４及び
５を参照して説明する。。図３に示す位相比較器は、同
期信号ＳＹＡ及びＳＹＢを受信し、ＳＹＢがＳＹＡに対
して遅延される時（図５の（ａ）参照）値「０」を有
し、反対の場合（図５の（ｂ）参照）値「１」を有する
論理信号ＳＹＲを生じる有限状態機械２８からなる。信
号ＳＹＲはスイッチ制御信号として作用する。この為
に、この信号は、例えば、回路３０によりパルス信号に
変換された後信号ＳＹＡを第２の入力に受ける論理ＡＮ
Ｄゲート２９の入力及びそのためにインバータ３１を介
して、回路３４によりパルス信号に変換された後信号Ｓ
ＹＢを受信するＡＮＤゲート回路３２の入力に伝送され
る。ＡＮＤ回路２９及び３２の出力は、その出力がパル
ス信号ＳＹＣを生じるＯＲ回路３３の入力に接続され
る。従って、ＳＹＢがより遅延した２つの同期信号であ
る時、この信号ＳＹＢはパルスにより伝送され、反対の
場合に、それはパルスにより伝送される信号ＳＹＡであ
る。
【００２１】回路３０，３４は夫々受信する方形波信号
の立上り縁又は望ましくは立下り縁の単安定動作により
方形波信号ＳＹＡ，ＳＹＢを夫々パルス信号に変換す
る。
の立上り縁又は望ましくは立下り縁の単安定動作により
方形波信号ＳＹＡ，ＳＹＢを夫々パルス信号に変換す
る。
【００２２】図３の有限状態機構２８は５つのＤフリッ
プフロップ３６〜４０，１つのＮＯＲゲート４２及びＮ
ＡＮＤゲート４４，４５，４６，４７から構成される図
４の回路により実現される。全てのフリップフロップは
そのクロック入力に信号Ｈを受信するフリップフロップ
３６はそのＤ入力に信号ＳＹＡを受信し、そのＱ出力は
フリップフロップ３８のＤ入力とＮＡＮＤゲート４４の
入力に接続され、その
プフロップ３６〜４０，１つのＮＯＲゲート４２及びＮ
ＡＮＤゲート４４，４５，４６，４７から構成される図
４の回路により実現される。全てのフリップフロップは
そのクロック入力に信号Ｈを受信するフリップフロップ
３６はそのＤ入力に信号ＳＹＡを受信し、そのＱ出力は
フリップフロップ３８のＤ入力とＮＡＮＤゲート４４の
入力に接続され、その
【００２３】
【数２】
【００２４】出力はＮＡＮＤゲート４５の入力に接続さ
れる。対称的に、フリップフロップ３７はそのＤ入力に
信号ＳＹＢを受信し、そのＱ出力はフリップフロップ３
９のＤ入力とＮＡＮＤゲート４５の他の入力に接続さ
れ、その
れる。対称的に、フリップフロップ３７はそのＤ入力に
信号ＳＹＢを受信し、そのＱ出力はフリップフロップ３
９のＤ入力とＮＡＮＤゲート４５の他の入力に接続さ
れ、その
【００２５】
【数３】
【００２６】出力はＮＡＮＤゲート４４の第２の入力に
接続される。フリップフロップ３８及び３９のＱ出力は
その出力がＮＡＮＤゲート４４及び４５の第２の入力に
夫々接続されるＮＯＲゲート４２の入力にそれぞれ接続
される。ＮＡＮＤゲート４６，４７及びフリップフロッ
プ４０は、この順に、ＮＡＮＤゲート４４の出力と、信
号ＳＹＲを伝送し、フリップフロップ４０のＱ出力と同
様な有限状態機構の出力との間のチェーンに接続され、
この出力は更にＮＡＮＤゲート４６の入力に接続され、
ＮＡＮＤゲート４５の出力はＮＡＮＤゲート４７の第２
の入力に接続される。
接続される。フリップフロップ３８及び３９のＱ出力は
その出力がＮＡＮＤゲート４４及び４５の第２の入力に
夫々接続されるＮＯＲゲート４２の入力にそれぞれ接続
される。ＮＡＮＤゲート４６，４７及びフリップフロッ
プ４０は、この順に、ＮＡＮＤゲート４４の出力と、信
号ＳＹＲを伝送し、フリップフロップ４０のＱ出力と同
様な有限状態機構の出力との間のチェーンに接続され、
この出力は更にＮＡＮＤゲート４６の入力に接続され、
ＮＡＮＤゲート４５の出力はＮＡＮＤゲート４７の第２
の入力に接続される。
【００２７】上記回路は図５の（ａ）及び（ｂ）と関連
して読まれる図６に示された状態図を定める。図５の
（ａ）では、信号ＳＹＢは、値ＳＹＲ＝０（図６の右側
部分参照）に相当し、ＳＹＡ及びＳＹＢに対する対の下
記状態に相当する信号ＳＹＢに対して遅延形（πに等し
い最大遅延）として示される：Ｅ０＝００，Ｅ２＝１
０，Ｅ３＝１１，Ｅ１＝０１。
して読まれる図６に示された状態図を定める。図５の
（ａ）では、信号ＳＹＢは、値ＳＹＲ＝０（図６の右側
部分参照）に相当し、ＳＹＡ及びＳＹＢに対する対の下
記状態に相当する信号ＳＹＢに対して遅延形（πに等し
い最大遅延）として示される：Ｅ０＝００，Ｅ２＝１
０，Ｅ３＝１１，Ｅ１＝０１。
【００２８】図５の（ｂ）では、ＳＹＲ＝１（図５
（ｃ）の左側部分）に相当し、ＳＹＲ及びＳＹＢに対す
る対の下記の状態に相当する信号ＳＹＡは、最も遅延さ
れる：Ｅ５＝０１，Ｅ７＝１１，Ｒ６＝１０，Ｅ４＝０
０。
（ｃ）の左側部分）に相当し、ＳＹＲ及びＳＹＢに対す
る対の下記の状態に相当する信号ＳＹＡは、最も遅延さ
れる：Ｅ５＝０１，Ｅ７＝１１，Ｒ６＝１０，Ｅ４＝０
０。
【００２９】読取制御素子１１（図１参照）では、一致
検出器１３は信号図７に示されるカウンタ１２からの信
号ＳＹＣ及び信号ＳＹＤを受信する。略Ｍ×ＴＢＬ（図
２の（ａ）参照）続く所定の遅延を有する読取カウンタ
のカウント周期と同期する信号ＳＹＤは低周期比率、望
ましくは０．５以上を有し、ＳＹＣと同じ期間（Ｔ）を
有するパルス信号の形で示されるが、そのパルス期間は
ＳＹＣのそれより長い。ＳＹＣのパルスが図６に示す如
くＳＹＤのパルス期間の中に生成される時、位相合せ装
置は図２の（ａ）及び（ｂ）に関して既に説明された如
く、通常の方法で動作する。パルス幅の差は、装置に存
在するクロック信号Ｈ及び異なった信号との間、得に信
号ＳＹＣ及びＳＹＤの間に生じる最大ジッタ相殺（数ダ
ースビットオーダの）を可能とするよう制御される。或
いは、ＳＹＣ及びＳＹＤのパルスが事例の如く時間的に
一致していない場合、例えば、電力が装置に印加される
時、再ロード信号ＳＲは、ＳＹＤのパルスをＳＹＣのパ
ルスに調整されるようにし、同時に読取アドレスのカウ
ントをその公称値（図２の（ａ））にリセットされるよ
うにする論理「１」又は論理「０」の形でカウンタ１２
のリセット入力に伝達され、カウンタは、信号ＳＹＣ及
びＳＹＤが実質的に同相である時、読取及び書込アドレ
ス間に最適シフトを与えるようその構成により考えられ
ることが分かる。前記の単純機能を実行するメモリ５の
回路１２及び１３及び概念及び装置は当業者には理解で
きる。
検出器１３は信号図７に示されるカウンタ１２からの信
号ＳＹＣ及び信号ＳＹＤを受信する。略Ｍ×ＴＢＬ（図
２の（ａ）参照）続く所定の遅延を有する読取カウンタ
のカウント周期と同期する信号ＳＹＤは低周期比率、望
ましくは０．５以上を有し、ＳＹＣと同じ期間（Ｔ）を
有するパルス信号の形で示されるが、そのパルス期間は
ＳＹＣのそれより長い。ＳＹＣのパルスが図６に示す如
くＳＹＤのパルス期間の中に生成される時、位相合せ装
置は図２の（ａ）及び（ｂ）に関して既に説明された如
く、通常の方法で動作する。パルス幅の差は、装置に存
在するクロック信号Ｈ及び異なった信号との間、得に信
号ＳＹＣ及びＳＹＤの間に生じる最大ジッタ相殺（数ダ
ースビットオーダの）を可能とするよう制御される。或
いは、ＳＹＣ及びＳＹＤのパルスが事例の如く時間的に
一致していない場合、例えば、電力が装置に印加される
時、再ロード信号ＳＲは、ＳＹＤのパルスをＳＹＣのパ
ルスに調整されるようにし、同時に読取アドレスのカウ
ントをその公称値（図２の（ａ））にリセットされるよ
うにする論理「１」又は論理「０」の形でカウンタ１２
のリセット入力に伝達され、カウンタは、信号ＳＹＣ及
びＳＹＤが実質的に同相である時、読取及び書込アドレ
ス間に最適シフトを与えるようその構成により考えられ
ることが分かる。前記の単純機能を実行するメモリ５の
回路１２及び１３及び概念及び装置は当業者には理解で
きる。
【００３０】読取周期と信号ＳＹＤの伝送間の単純な相
対予備調整により、同期信号ＴＲＡ’，ＴＲＢ’の形で
信号ＴＲＡ，ＴＲＢの位相を補正するに必要である最小
値によりＭの値を図１の装置の構造又は動作になにも変
えないで信号ＴＲＡ，ＴＲＢに対して信号ＴＲＡ’，Ｔ
ＲＢ’の付加的一定遅延ＴＦを付加する値に調整するの
が可能であり、一方この付加的遅延機能は例えば図８に
関して以下に示される適用としてある適用に対し役立つ
ようになる。
対予備調整により、同期信号ＴＲＡ’，ＴＲＢ’の形で
信号ＴＲＡ，ＴＲＢの位相を補正するに必要である最小
値によりＭの値を図１の装置の構造又は動作になにも変
えないで信号ＴＲＡ，ＴＲＢに対して信号ＴＲＡ’，Ｔ
ＲＢ’の付加的一定遅延ＴＦを付加する値に調整するの
が可能であり、一方この付加的遅延機能は例えば図８に
関して以下に示される適用としてある適用に対し役立つ
ようになる。
【００３１】図８は図１に示す装置を５０で示し、装置
５０は、その２つの入力に各信号ＴＲＡ及びＴＲＢを受
信し、出力が制御入力の信号ＳＣの結果として切換スイ
ッチの状態による（図で示すような）信号ＴＲＡ’又は
信号ＴＲＢ’のいずれかである信号Ｓである切換スイッ
チ５１の選択端子に信号ＴＲＡ’及びＴＲＢ’を送る。
図８の装置は伝送エラーをマスクすることを目的とす
る。
５０は、その２つの入力に各信号ＴＲＡ及びＴＲＢを受
信し、出力が制御入力の信号ＳＣの結果として切換スイ
ッチの状態による（図で示すような）信号ＴＲＡ’又は
信号ＴＲＢ’のいずれかである信号Ｓである切換スイッ
チ５１の選択端子に信号ＴＲＡ’及びＴＲＢ’を送る。
図８の装置は伝送エラーをマスクすることを目的とす
る。
【００３２】この為に、装置は、入力が装置５０の２つ
の入力に接続され、切換手段５５により生じた可能なエ
ラー信号を生じるエラー検出器５３，５４からなる。切
換手段５５は、それが受信するフレーム信号ＴＲＡ，Ｔ
ＲＢの相対量を比較し、論理「０」又は「１」信号の形
で制御信号ＳＣを伝送するよう作られ、これにより、い
つでもスイッチ５１の状態はスイッチの出力に２つのフ
レーム信号ＴＲＡ’又はＴＲＢ’の良い方を発生させ
る。回路５３，５４及び５５は専門家には周知であり、
詳細には説明しない。
の入力に接続され、切換手段５５により生じた可能なエ
ラー信号を生じるエラー検出器５３，５４からなる。切
換手段５５は、それが受信するフレーム信号ＴＲＡ，Ｔ
ＲＢの相対量を比較し、論理「０」又は「１」信号の形
で制御信号ＳＣを伝送するよう作られ、これにより、い
つでもスイッチ５１の状態はスイッチの出力に２つのフ
レーム信号ＴＲＡ’又はＴＲＢ’の良い方を発生させ
る。回路５３，５４及び５５は専門家には周知であり、
詳細には説明しない。
【００３３】スイッチ５１がいつでも切換られるという
事実は、２つの信号ＴＲＡ’，ＴＲＢ’の完全な同期化
によるものであり、従ってそれ自体の切換による情報の
損失なしになされる。そのために、本発明のこの適用
で、数Ｍは５５でエラー比較に必要である時間により増
大したエラー検出器５３及び５４を介してエラー検出に
必要である時間の期間より長い一定遅延ＴＦを導くよう
５０で制御される。
事実は、２つの信号ＴＲＡ’，ＴＲＢ’の完全な同期化
によるものであり、従ってそれ自体の切換による情報の
損失なしになされる。そのために、本発明のこの適用
で、数Ｍは５５でエラー比較に必要である時間により増
大したエラー検出器５３及び５４を介してエラー検出に
必要である時間の期間より長い一定遅延ＴＦを導くよう
５０で制御される。
【００３４】図１に示した装置の実現に用いられる技術
に関しては、メモリ５に対してスタティック２５６Ｋビ
ットＲＡＭを用い他の素子３，４，７，８，９，１２，
１３，及び１８を単一集積回路の形に集積することが可
能である。
に関しては、メモリ５に対してスタティック２５６Ｋビ
ットＲＡＭを用い他の素子３，４，７，８，９，１２，
１３，及び１８を単一集積回路の形に集積することが可
能である。
【図１】本発明になる信号位相装置のブロック系統図で
ある。
ある。
【図２】（ａ）と（ｂ）とは図１の二重メモリの周期的
アドレッシングを示す円形時間図である。
アドレッシングを示す円形時間図である。
【図３】図１の位相比較器を概略的に示す。
【図４】図３の有限状態機械の電子回路図を示す。
【図５】（ａ）及び（ｂ）は同期信号ＳＹＡ及びＳＹＢ
の時間図である。
の時間図である。
【図６】図４の有限状態機械の動作を説明するのを可能
にする状態図である。
にする状態図である。
【図７】図１の制御素子の内部動作を示す時間図であ
る。
る。
【図８】伝送エラーをマスクするのに用いられに本発明
による位相合せ装置のブロック系統図である。
による位相合せ装置のブロック系統図である。
１，２ ディジタルチャンネル ３，４ フレームロッキング手段 ５ 遅延手段 ７，８，１２ カウンタ ９ 位相比較器 １１ 制御素子 １３ 一致検出器 １４ 導体 １５，１６，１７ アドレスバス １８ クロック発生器 １９ 位置 ２３，２４ 出力端子 ２６ 円形 ２８ 有限状態機械 ２９，３２ ＡＮＤゲート ３０，３４ 回路 ３１ インバータ ３３ ＯＲ回路 ３６〜４０ Ｄクリップフロップ ４２ ＮＯＲゲート ４４〜４７ ＮＡＮＤゲート ５０ 装置 ５１ 切換スイッチ ５３，５４ エラー検出器 ５５ 切換手段
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ジェン−イブ オクレール フランス国 78190 トラペ アベニュ デ ラ トゥレレ ７番地 (56)参考文献 特開 昭48−66707（ＪＰ，Ａ) 特開 平２−186730（ＪＰ，Ａ) 特開 平２−192240（ＪＰ，Ａ) 特開 昭64−50627（ＪＰ，Ａ) 特開 昭56−114459（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 1/22 H04L 7/08
Claims (5)
- 【請求項１】 各フレームＴＲＡ又はＴＲＢを担持する
２つのディジタルチャンネルに亘って信号を夫々位相合
わせさせ、これらのフレームは同じ情報を伝えるが、同
期ディジタル情報ブロック伝送システムで異なる遅延に
より影響され、各チャンネルに対してスーパフレーム信
号に応じて同期（シンクロ）信号を発するフレームロッ
キング手段と、制御素子が続く位相比較器により該同期
信号に応じて制御される可変遅延手段とからなる位相装
置であって、 該可変遅延手段は、各位置がフレーム内に同じランクを
有するフレームＴＲＡのブロックとフレームＴＲＢのブ
ロックを含むその周期的アドレスを有する共通二重メモ
リからなり、アドレシングは２つの別な書込みカウンタ
により書込モードがなされ、各々にはカウンタが該制御
素子の一部を形成する各位置に対して読取カウンタによ
り読取モードで各同期信号にロックされ、 該フレームロッキング手段は、該二重メモリの上流で装
置の入力に接続され、該位相比較器は、２つの同期信号
からより遅延したものを選択するよう、かつこの信号を
該制御素子に伝送するように作られ、フレームＴＲＡか
らの情報信号ＴＲＡ’及びフレームＴＲＢからの情報信
号ＴＲＢ’は、二重メモリの出力で完全に同期し、 該読取カウンタからなる該制御素子は、該読取カウンタ
から受信する読取同期信号を最も遅延した同期信号と比
較し、受信する２つの信号間の時間依存シフトが数ダー
スビットのオーダーの位相ジッタに適合した所定の値を
超える時、２つの書込カウンタの低い方のロード値に対
して、所定の数Ｍによりシフトされた値を有する再ロー
ド信号を読取カウンタに供給するよう作られた一致検出
器を含 み、更に各フレームＴＲＡ及びＴＲＢに同期した又はこれよ
りの該情報信号ＴＲＡ’及びＴＲＢ’を受信し、二重メ
モリの上流の該位相合せ装置の入力に接続されたエラー
検出器により制御される、最小エラー入力フレームに切
換えるよう作られたスイッチ手段とを含み、該所定数Ｍ
は、遅延がエラー検出器の助けでフレームＴＲＡ又はＴ
ＲＢでエラー検出に必要である時間の期間より長い二重
メモリに固定遅延ＴＦを生じさせることで伝送エラーを
マスクする ことを特徴とする信号位相装置。 - 【請求項２】 二重メモリのアドレス周期の期間はスー
パフレーム信号の期間の半分に等しいことを特徴とする
請求項１記載の信号位相装置。 - 【請求項３】 該二重メモリは二重アクセススタティッ
クＲＡＭタイプであることを特徴とする請求項１又は２
の信号移相装置。 - 【請求項４】 全体として、３２×８ビットフレームに
対して２０４８Ｋビット／秒伝送されたシステムにおい
て、該スーパフレーム信号は１５Ｈｚの周波数を有する
ことを特徴とする請求項１，２及び３のうちいずれか一
項記載の信号位相装置。 - 【請求項５】 該二重メモリは２５６Ｋビット／秒の容
量を有することを特徴とする請求項４記載の信号位相装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9005411 | 1990-04-27 | ||
| FR9005411A FR2661579A1 (fr) | 1990-04-27 | 1990-04-27 | Dispositif de mise en phase de signaux dans un systeme a doublement du conduit numerique. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229736A JPH04229736A (ja) | 1992-08-19 |
| JP3067832B2 true JP3067832B2 (ja) | 2000-07-24 |
Family
ID=9396179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094192A Expired - Fee Related JP3067832B2 (ja) | 1990-04-27 | 1991-04-24 | 信号位相装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5321727A (ja) |
| EP (1) | EP0454246B1 (ja) |
| JP (1) | JP3067832B2 (ja) |
| DE (1) | DE69111669T2 (ja) |
| FR (1) | FR2661579A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633881A (en) * | 1993-02-22 | 1997-05-27 | Qualcomm Incorporated | Trellis encoder and decoder based upon punctured rate 1/2 convolutional codes |
| FR2715786A1 (fr) * | 1994-02-02 | 1995-08-04 | Trt Telecom Radio Electr | Système de transmission de données transmises par une liaison comprenant des équipements intermédiaires et équipement intermédiaire pour un tel système. |
| EP0744847B1 (fr) * | 1995-05-23 | 2005-08-24 | Koninklijke Philips Electronics N.V. | Système de transmission d'information utilisant, en redondance, au moins deux canaux |
| US5898830A (en) * | 1996-10-17 | 1999-04-27 | Network Engineering Software | Firewall providing enhanced network security and user transparency |
| US5826014A (en) | 1996-02-06 | 1998-10-20 | Network Engineering Software | Firewall system for protecting network elements connected to a public network |
| IL120789A (en) | 1997-05-06 | 2001-03-19 | Dspc Tech Ltd | Superframe phase field validator |
| JP2000115263A (ja) * | 1998-09-30 | 2000-04-21 | Matsushita Electric Ind Co Ltd | ディジタル放送復調装置 |
| WO2001063829A1 (fr) * | 2000-02-25 | 2001-08-30 | Fujitsu Limited | Systeme de transmission de donnees |
| US8363744B2 (en) | 2001-06-10 | 2013-01-29 | Aloft Media, Llc | Method and system for robust, secure, and high-efficiency voice and packet transmission over ad-hoc, mesh, and MIMO communication networks |
| US7181538B2 (en) * | 2003-11-14 | 2007-02-20 | Sybase 365, Inc. | System and method for providing configurable, dynamic multimedia message service pre-transcoding |
| DE102017109192A1 (de) * | 2017-04-28 | 2018-10-31 | Technische Universität Darmstadt | Schaltungsanordnung und Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5732535B2 (ja) * | 1975-02-17 | 1982-07-12 | ||
| JPS54143009A (en) * | 1978-04-28 | 1979-11-07 | Kokusai Denshin Denwa Co Ltd | Space diversity system for tdma communication system |
| DE3107802A1 (de) * | 1981-02-28 | 1982-11-25 | Siemens AG, 1000 Berlin und 8000 München | "ausgleichersystem zum ausgleich von laufzeitschwankungen und festen rahmenverschiebungen" |
| FR2553244B1 (fr) * | 1983-10-07 | 1988-12-30 | Trt Telecom Radio Electr | Dispositif de commutation avec remise en phase automatique des donnees sur 3,5 bits |
-
1990
- 1990-04-27 FR FR9005411A patent/FR2661579A1/fr active Pending
-
1991
- 1991-04-22 DE DE69111669T patent/DE69111669T2/de not_active Expired - Fee Related
- 1991-04-22 EP EP91200949A patent/EP0454246B1/fr not_active Expired - Lifetime
- 1991-04-24 JP JP3094192A patent/JP3067832B2/ja not_active Expired - Fee Related
- 1991-04-29 US US07/693,990 patent/US5321727A/en not_active Expired - Fee Related
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| DE69111669D1 (de) | 1995-09-07 |
| FR2661579A1 (fr) | 1991-10-31 |
| EP0454246A1 (fr) | 1991-10-30 |
| US5321727A (en) | 1994-06-14 |
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| JPH04229736A (ja) | 1992-08-19 |
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