JPS6138894B2 - - Google Patents
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- Publication number
- JPS6138894B2 JPS6138894B2 JP54006780A JP678079A JPS6138894B2 JP S6138894 B2 JPS6138894 B2 JP S6138894B2 JP 54006780 A JP54006780 A JP 54006780A JP 678079 A JP678079 A JP 678079A JP S6138894 B2 JPS6138894 B2 JP S6138894B2
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- JP
- Japan
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- circuit
- timing
- data
- frequency
- phase
- Prior art date
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- Expired
Links
- 230000000630 rising effect Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000006096 absorbing agent Substances 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
この発明は二つの通信網間でデータの送受を行
う場合に、その二つの通信網間に発生するタイミ
ングのゆれを吸収して正しくデータの送受を可能
とするためのタイミングゆれ吸収装置に関する。
う場合に、その二つの通信網間に発生するタイミ
ングのゆれを吸収して正しくデータの送受を可能
とするためのタイミングゆれ吸収装置に関する。
中央処理装置、データ伝送装置、データ端末装
置等をそれぞれ含む２つのデータ通信ネツトワー
クの間でデータのやりとりが行なわれる場合、そ
のどちらか片方のネツトワークの周波数を主とし
そのタイミングにもう片方のネツトワークのタイ
ミングを同期させる方法がとられている。このと
き仮りに前者を主ネツトワーク、後者を従ネツト
ワークとすれば、従ネツトワークから主ネツトワ
ークへのタイミングは、主ネツトワークに対して
位相差、タイミングゆれ（以下ジツタと呼ぶ）を
持つていることが多い。よつて主ネツトワークに
おいてそのゆれを吸収するための吸収装置を設定
している。
置等をそれぞれ含む２つのデータ通信ネツトワー
クの間でデータのやりとりが行なわれる場合、そ
のどちらか片方のネツトワークの周波数を主とし
そのタイミングにもう片方のネツトワークのタイ
ミングを同期させる方法がとられている。このと
き仮りに前者を主ネツトワーク、後者を従ネツト
ワークとすれば、従ネツトワークから主ネツトワ
ークへのタイミングは、主ネツトワークに対して
位相差、タイミングゆれ（以下ジツタと呼ぶ）を
持つていることが多い。よつて主ネツトワークに
おいてそのゆれを吸収するための吸収装置を設定
している。
従ネツトワークに対し、主ネツトワークのタイ
ミング（主タイミングと呼ぶ）は常時与えられ
る。しかし従ネツトワークから主ネツトワークに
対するデータの伝送は必要な時のみ行われ、従つ
て従ネツトワークからの位相差及びタイミングジ
ツタをもつたタイミング（以下従タイミングと呼
ぶ）もその従ネツトワークからデータを送出する
時にだけ主ネツトワークに与えられるのが一般的
である。
ミング（主タイミングと呼ぶ）は常時与えられ
る。しかし従ネツトワークから主ネツトワークに
対するデータの伝送は必要な時のみ行われ、従つ
て従ネツトワークからの位相差及びタイミングジ
ツタをもつたタイミング（以下従タイミングと呼
ぶ）もその従ネツトワークからデータを送出する
時にだけ主ネツトワークに与えられるのが一般的
である。
従来のタイミングゆれを吸収する装置において
は初期状態においては主タイミングを分周したも
のと、従タイミングを分周したものとの位相関係
がどのようになるかは不明のため、すぐセツトの
やり直しが行なわれることから、その時誤りを発
生する。従つてデータの送出が頻繁に行われる場
合はその都度、すぐ誤りが発生する可能性があつ
た。
は初期状態においては主タイミングを分周したも
のと、従タイミングを分周したものとの位相関係
がどのようになるかは不明のため、すぐセツトの
やり直しが行なわれることから、その時誤りを発
生する。従つてデータの送出が頻繁に行われる場
合はその都度、すぐ誤りが発生する可能性があつ
た。
以下に従来のタイミングゆれ吸収装置の構成及
びその問題点を第１図及び第２図をもつて説明す
る。タイミングゆれ吸収装置の記憶容量は吸収す
べきタイミングジツタの量によつて決定されるが
こゝでは例として４ビツトのメモリをもつたもの
をとりあげる。第１図にて分周回路１１及び１２
はそれぞれ端子１３及び１４からの従タイミング
Ts及び主タイミングTmを４分周し、４つのそれ
ぞれの位相信号q1〜q4及びQ1〜Q4が作られる。
分周回路１１の出力位相信号q1〜q4の立上りで端
子１５から従データd1d2…………（第２図Ａ）が
レジスタ回路１６内のレジスタR1〜R4に順次読
込まれる。その結果各データd1，d2…………はビ
ツト長が４倍に拡大されたデータD1，D2………
…とされセレクタ回路１７のデータ端子I1〜I4に
入力される。セレクタ回路１７の制御端子S1〜S4
には分周回路１２の位相信号Q1〜Q4がそれぞれ
与えられ、端子Sn（ｎは１、２、３、４）が
“１”の時、端子Inのデータを出力端子１８に出
力する。分周回路１１の１つの位相信号q1はトリ
ガ発生回路１９へ供給され、信号q1の立上りで正
のトリガパルスを発生する。
びその問題点を第１図及び第２図をもつて説明す
る。タイミングゆれ吸収装置の記憶容量は吸収す
べきタイミングジツタの量によつて決定されるが
こゝでは例として４ビツトのメモリをもつたもの
をとりあげる。第１図にて分周回路１１及び１２
はそれぞれ端子１３及び１４からの従タイミング
Ts及び主タイミングTmを４分周し、４つのそれ
ぞれの位相信号q1〜q4及びQ1〜Q4が作られる。
分周回路１１の出力位相信号q1〜q4の立上りで端
子１５から従データd1d2…………（第２図Ａ）が
レジスタ回路１６内のレジスタR1〜R4に順次読
込まれる。その結果各データd1，d2…………はビ
ツト長が４倍に拡大されたデータD1，D2………
…とされセレクタ回路１７のデータ端子I1〜I4に
入力される。セレクタ回路１７の制御端子S1〜S4
には分周回路１２の位相信号Q1〜Q4がそれぞれ
与えられ、端子Sn（ｎは１、２、３、４）が
“１”の時、端子Inのデータを出力端子１８に出
力する。分周回路１１の１つの位相信号q1はトリ
ガ発生回路１９へ供給され、信号q1の立上りで正
のトリガパルスを発生する。
そのトリガパルスは位相合せ回路２１へ供給さ
れる。位相合せ回路２１は分周回路１１，１２の
位相信号間の位相差が所定の範囲、つまりデータ
を正しく読出せる範囲を外れると、分周回路１２
に対しセツト信号を発生する。この例では分周回
路１２の位相信号Q1が“１”、Q2〜Q4が共に
“０”の位相、つまり第２図の位相P3と位相信号
q1の立上りとが一致すると、セツト信号を発生し
て第２分周回路１２をセツトする。そのセツトに
より第２分周回路１２はQ3が“１”、Q1，Q2，
Q4は共に“０”の状態、即ち第２図の位相P1に
セツトされる。その時位相信号Q3は“１”とな
り、これは４ビツト長のデータD3の第３ビツト
目に位置し、このデータD3を正しく読出して出
力端子１８へ出力することができる。ジツタをも
つたデータはそのタイミングがゆれ動いている
が、第２図では前方（図では左）に２ビツト、後
方に１ビツト移動しても従ネツトワークからのデ
ータは主タイミングTmと同期したものとして読
出すことができる。つまりジツタ吸収能力があ
る。
れる。位相合せ回路２１は分周回路１１，１２の
位相信号間の位相差が所定の範囲、つまりデータ
を正しく読出せる範囲を外れると、分周回路１２
に対しセツト信号を発生する。この例では分周回
路１２の位相信号Q1が“１”、Q2〜Q4が共に
“０”の位相、つまり第２図の位相P3と位相信号
q1の立上りとが一致すると、セツト信号を発生し
て第２分周回路１２をセツトする。そのセツトに
より第２分周回路１２はQ3が“１”、Q1，Q2，
Q4は共に“０”の状態、即ち第２図の位相P1に
セツトされる。その時位相信号Q3は“１”とな
り、これは４ビツト長のデータD3の第３ビツト
目に位置し、このデータD3を正しく読出して出
力端子１８へ出力することができる。ジツタをも
つたデータはそのタイミングがゆれ動いている
が、第２図では前方（図では左）に２ビツト、後
方に１ビツト移動しても従ネツトワークからのデ
ータは主タイミングTmと同期したものとして読
出すことができる。つまりジツタ吸収能力があ
る。
しかし主タイミングTmと従タイミングTsとの
関係が大きくゆれ、位相P3、つまり位相信号Q1
と位相信号q1の立上りとが重なる場合が生じる
と、読出すべきものと異なるデータを出力端子１
８に読出し、データ誤りが発生するが、位相合せ
回路２１でこの状態はすぐ検出されて、分周回路
１２は位相P1にセツトされ、第２図に示した位相
関係に戻される。ところで、このような構成では
初期状態では拡大されたデータDnに対して位相
信号Qnは任意の位相をとるため、例えば第３図
に示すように位相P3が隣接信号q1の立上りの一方
に極端に接近している状態も起り、このときは信
号q1の左右のゆれに対して第３図では右方向にわ
ずかの余裕しかなく、位相P3に重なれば第１図の
位相合せ回路２１の働きにより第２図の状態にセ
ツトされるが同時にその時データに誤りも発生す
る。従ネツトワークからデータが送出されるごと
にタイミングゆれ吸収装置は初期状態をとるた
め、その都度、その位相関係によつてはデータが
すぐ誤る可能性がある。
関係が大きくゆれ、位相P3、つまり位相信号Q1
と位相信号q1の立上りとが重なる場合が生じる
と、読出すべきものと異なるデータを出力端子１
８に読出し、データ誤りが発生するが、位相合せ
回路２１でこの状態はすぐ検出されて、分周回路
１２は位相P1にセツトされ、第２図に示した位相
関係に戻される。ところで、このような構成では
初期状態では拡大されたデータDnに対して位相
信号Qnは任意の位相をとるため、例えば第３図
に示すように位相P3が隣接信号q1の立上りの一方
に極端に接近している状態も起り、このときは信
号q1の左右のゆれに対して第３図では右方向にわ
ずかの余裕しかなく、位相P3に重なれば第１図の
位相合せ回路２１の働きにより第２図の状態にセ
ツトされるが同時にその時データに誤りも発生す
る。従ネツトワークからデータが送出されるごと
にタイミングゆれ吸収装置は初期状態をとるた
め、その都度、その位相関係によつてはデータが
すぐ誤る可能性がある。
この発明の目的は従ネツトワークからデータが
到来した時に、つまり切期状態から、タイミング
のゆれに対して最も余裕がある状態に必ずされ、
従つてデータの誤りが少ないタイミングゆれ吸収
装置を提供することにある。
到来した時に、つまり切期状態から、タイミング
のゆれに対して最も余裕がある状態に必ずされ、
従つてデータの誤りが少ないタイミングゆれ吸収
装置を提供することにある。
この発明によればタイミングゆれをもつデータ
が到来すると、割込み回路からセツト信号を発生
して、主タイミングを分周回路がセツトされ、初
期状態において、タイミングのゆれに対し、最も
余裕がある状態にされる。
が到来すると、割込み回路からセツト信号を発生
して、主タイミングを分周回路がセツトされ、初
期状態において、タイミングのゆれに対し、最も
余裕がある状態にされる。
例えば第４図に第１図と対応する部分に同一符
号を付けて示すが、この発明では割込み回路２３
が設けられる。割込み回路２３は例えばＤタイプ
フリツプフロツプ２４を備え、主ネツトワーク及
び従ネツトワーク間のデータの送受を行うモデム
に設けられている従ネツトワークからのデータ送
出開始信号を検出する回路２５の出力がフリツプ
フロツプ２４のＤ端子へ与えられる。トリガ発生
回路１９からのトリガパルスにより回路２５の出
力がフリツプフロツプ２３に読込まれる。フリツ
プフロツプ２３の出力はセツトパルス発生回路２
６に与えられる。セツトパルス発生回路２６はそ
の入力の立上りでセツトパルスを発生し、そのセ
ツトパルスはオア回路２７で位相合せ回路２１か
らのセツト信号との論理和がとられて、分周回路
１２のセツト端子Ｓに与えられる。
号を付けて示すが、この発明では割込み回路２３
が設けられる。割込み回路２３は例えばＤタイプ
フリツプフロツプ２４を備え、主ネツトワーク及
び従ネツトワーク間のデータの送受を行うモデム
に設けられている従ネツトワークからのデータ送
出開始信号を検出する回路２５の出力がフリツプ
フロツプ２４のＤ端子へ与えられる。トリガ発生
回路１９からのトリガパルスにより回路２５の出
力がフリツプフロツプ２３に読込まれる。フリツ
プフロツプ２３の出力はセツトパルス発生回路２
６に与えられる。セツトパルス発生回路２６はそ
の入力の立上りでセツトパルスを発生し、そのセ
ツトパルスはオア回路２７で位相合せ回路２１か
らのセツト信号との論理和がとられて、分周回路
１２のセツト端子Ｓに与えられる。
従つて従ネツトワークからデータ送出開始信号
が到来すると、回路２５の出力が“１”になり、
次の位相信号q1の立上りでフリツプフロツプ２３
の出力も“１”になる。よつてその立上りでセツ
トパルスが回路２６から発生して分周回路１２は
セツトされて、データD1〜D4と位相信号Q1〜Q4
とは第２図に示した関係となり、つまりタイミン
グのゆれに対しもつとも余裕がある状態になる。
従つて従データの受信始めにすぐデータ誤りが発
生するおそれはない。
が到来すると、回路２５の出力が“１”になり、
次の位相信号q1の立上りでフリツプフロツプ２３
の出力も“１”になる。よつてその立上りでセツ
トパルスが回路２６から発生して分周回路１２は
セツトされて、データD1〜D4と位相信号Q1〜Q4
とは第２図に示した関係となり、つまりタイミン
グのゆれに対しもつとも余裕がある状態になる。
従つて従データの受信始めにすぐデータ誤りが発
生するおそれはない。
実施例として、データ伝送装置が従ネツトワー
クであれば、その送出開始信号はキヤリア検出信
号であり、これが“０”から“１”になつて受信
データ及び受信タイミングが主ネツトワークへ送
出開始される。つまり回路２５が従ネツトワーク
からのキヤリアを検出し、その出力が“１”にな
る。
クであれば、その送出開始信号はキヤリア検出信
号であり、これが“０”から“１”になつて受信
データ及び受信タイミングが主ネツトワークへ送
出開始される。つまり回路２５が従ネツトワーク
からのキヤリアを検出し、その出力が“１”にな
る。
第１図は従来のタイミングゆれ吸収装置を示す
ブロツク図、第２図はその動作タイムチヤート、
第３図は初期状態における余裕が少ない位相関係
を示す図、第４図はこの発明によるタイミングゆ
れ吸収装置の一例を示すブロツク図である。 １１，１２：分周回路、１３：従タイミング入
力端子、１４：主タイミング入力端子、１５：デ
ータ入力端子、１６：レジスタ回路、１７：セレ
クタ回路、１８：出力端子、１９：トリガ発生回
路、２１：位相合せ回路、２３：割込み回路、２
５：モデム内の送信信号開始検出回路。
ブロツク図、第２図はその動作タイムチヤート、
第３図は初期状態における余裕が少ない位相関係
を示す図、第４図はこの発明によるタイミングゆ
れ吸収装置の一例を示すブロツク図である。 １１，１２：分周回路、１３：従タイミング入
力端子、１４：主タイミング入力端子、１５：デ
ータ入力端子、１６：レジスタ回路、１７：セレ
クタ回路、１８：出力端子、１９：トリガ発生回
路、２１：位相合せ回路、２３：割込み回路、２
５：モデム内の送信信号開始検出回路。
Claims (1)
- １ タイミングゆれをもつデータのタイミングを
分周して順次位相がずれた信号を得る第１分周回
路と、その第１分周回路からの対応した位相出力
により前記データを順次取込んでデータのビツト
長を拡大して記憶するレジスタ回路と、そのレジ
スタ回路に記憶されているデータを順次取出すセ
レクタ回路と、ゆれのないタイミングを分周して
順次位相がずれた信号を得る第２分周回路と、上
記第１分周回路及び第２分周回路の分周位相差が
所定の範囲から外れると、その第２分周回路を所
定の状態にセツトする位相合せ回路とを具備する
タイミングゆれ吸収装置において、上記タイミン
グゆれをもつデータの到来時に、上記第２分周回
路に対するセツトを行う割込み回路を設けたこと
を特徴とするタイミングゆれ吸収装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP678079A JPS5599864A (en) | 1979-01-22 | 1979-01-22 | Absorbing unit for timing fluctuation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP678079A JPS5599864A (en) | 1979-01-22 | 1979-01-22 | Absorbing unit for timing fluctuation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5599864A JPS5599864A (en) | 1980-07-30 |
| JPS6138894B2 true JPS6138894B2 (ja) | 1986-09-01 |
Family
ID=11647680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP678079A Granted JPS5599864A (en) | 1979-01-22 | 1979-01-22 | Absorbing unit for timing fluctuation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5599864A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6256040A (ja) * | 1985-09-04 | 1987-03-11 | Fujitsu Ltd | 遅延時間補償回路 |
| FR2593337A1 (fr) * | 1986-01-23 | 1987-07-24 | Berlinet Denis | Dispositif de synchronisation d'un signal binaire avec elimination de gigue |
-
1979
- 1979-01-22 JP JP678079A patent/JPS5599864A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5599864A (en) | 1980-07-30 |
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