JPS6256040A - 遅延時間補償回路 - Google Patents
遅延時間補償回路Info
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- JPS6256040A JPS6256040A JP60195623A JP19562385A JPS6256040A JP S6256040 A JPS6256040 A JP S6256040A JP 60195623 A JP60195623 A JP 60195623A JP 19562385 A JP19562385 A JP 19562385A JP S6256040 A JPS6256040 A JP S6256040A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作用
実施例
発明の効果
Ｃ概要〕
高速データ信号を複数の低速データ信号に分割してそれ
ぞれ異なる伝送路を経て伝送し、受信側において両信号
間の遅延時間差を吸収する信号伝送方式の受信側におい
て、第２の信号とこれに同期した第２の同期信号とにそ
れぞれ一定時間の遅延を与えるとともに、第１の信号と
これに同期した第１の同期信号とを第１の信号のクロッ
クによって連動して動作する同一ビット長の第１および
第２のエラスティック・メモリに同時に書き込み、遅延
された第２の同期信号に応じて第２のエラスティック・
メモリにおける第１の同期信号の位置をロードされた第
１の信号のクロックによって動作する第１および第２の
エラスティック・メモリと同じビット数のリング・カラ
／りの出力に応じて、第１のエラスティック・メモリの
対応するピッ）ｋ順次読み出すので、第２の信号との遅
延時間差全吸収された第１の信号出力を得ることができ
る。
ぞれ異なる伝送路を経て伝送し、受信側において両信号
間の遅延時間差を吸収する信号伝送方式の受信側におい
て、第２の信号とこれに同期した第２の同期信号とにそ
れぞれ一定時間の遅延を与えるとともに、第１の信号と
これに同期した第１の同期信号とを第１の信号のクロッ
クによって連動して動作する同一ビット長の第１および
第２のエラスティック・メモリに同時に書き込み、遅延
された第２の同期信号に応じて第２のエラスティック・
メモリにおける第１の同期信号の位置をロードされた第
１の信号のクロックによって動作する第１および第２の
エラスティック・メモリと同じビット数のリング・カラ
／りの出力に応じて、第１のエラスティック・メモリの
対応するピッ）ｋ順次読み出すので、第２の信号との遅
延時間差全吸収された第１の信号出力を得ることができ
る。
本発明は信号伝送方式に係り、特に分割して伝送された
２つの信号間における遅延時間差をエラスティック・メ
モリを用いて吸収する遅延時間補償回路に関するもので
おる。
２つの信号間における遅延時間差をエラスティック・メ
モリを用いて吸収する遅延時間補償回路に関するもので
おる。
伝送路の容量等の都合で、本来１本の高速信号を複数の
低速の信号に分割して送信し、受信側で再び１本の高速
信号に合成して受信することが必要になる場合がおる。
低速の信号に分割して送信し、受信側で再び１本の高速
信号に合成して受信することが必要になる場合がおる。
第５図は、このような場合の構成例を示したものでろっ
て、送信側装置１において例えばＰＡＬ方式の画像信号
をＤｐｃｕ （差動ｐｃｕ ）化して６ｓＭｂ／ｓｅｅ
の信号を作成し、これを分配装置２を経て２本の低速信
号Ａ、Ｂに分割し、両信号Ａ、Ｅ’ＥそれぞれＣＣＩＴ
Ｔ勧告で規定される５４．５６８ Ｗｂ／ａｇｅの速度
を有する伝送路５，４によって伝送し、合成装置５にお
いて両信号を合成して再び６８ Ｍｂ／ｓｅａの信号を
生成し、受信側装置６においてこれを受信する。この際
受信側において両信号が正しく合成されるためには、両
信号における伝搬遅延時間が等しいことが必要でめるが
、実際には各種の原因によって伝搬遅延時間差を生じる
。
て、送信側装置１において例えばＰＡＬ方式の画像信号
をＤｐｃｕ （差動ｐｃｕ ）化して６ｓＭｂ／ｓｅｅ
の信号を作成し、これを分配装置２を経て２本の低速信
号Ａ、Ｂに分割し、両信号Ａ、Ｅ’ＥそれぞれＣＣＩＴ
Ｔ勧告で規定される５４．５６８ Ｗｂ／ａｇｅの速度
を有する伝送路５，４によって伝送し、合成装置５にお
いて両信号を合成して再び６８ Ｍｂ／ｓｅａの信号を
生成し、受信側装置６においてこれを受信する。この際
受信側において両信号が正しく合成されるためには、両
信号における伝搬遅延時間が等しいことが必要でめるが
、実際には各種の原因によって伝搬遅延時間差を生じる
。
このような伝搬遅延時間差を生じる要因の主なものとし
て、伝送路自体の信号伝搬時間差と、送信信号を多重化
する際におけるスタック多重化装置内のエラスティック
・メモリにおける遅延とがおる。
て、伝送路自体の信号伝搬時間差と、送信信号を多重化
する際におけるスタック多重化装置内のエラスティック
・メモリにおける遅延とがおる。
伝送路自体の信号伝搬時間は伝送路１ム当りで８９、こ
れは５４．５６８ Ｍｂ／ｓｅａに対して５ ｓａｇｅ
Ｘ ３４．３６８．Ｍ６／ａｇｏ ＝ １７１．８
ｂｉｔに相当する。そこでいま、伝送路線長の誤差、伝
搬特性の差および温度変動に基づく遅延時間差等を合計
して相互に１０チの差を見込むものとすると、画伝送路
間で１７．２６ｉｔの相対差を生じ得る。
れは５４．５６８ Ｍｂ／ｓｅａに対して５ ｓａｇｅ
Ｘ ３４．３６８．Ｍ６／ａｇｏ ＝ １７１．８
ｂｉｔに相当する。そこでいま、伝送路線長の誤差、伝
搬特性の差および温度変動に基づく遅延時間差等を合計
して相互に１０チの差を見込むものとすると、画伝送路
間で１７．２６ｉｔの相対差を生じ得る。
また前述のｓ４．ｓ６ｓＭｂ／ｓｅａの信号を４多重し
てスタッフ・パルスを加えて１５９．２６４ Ｍｂ／ｓ
ｇｏの信号を作成する多重化装置を伝送路に含む場合
には、通常、送信側およｒメ普信偏に卦いて卆ｈ２引１
ｎ屓ＩＯ／（ッフトメモリを有しておシ、この部分での
遅延時間は０〜２０ ｂｉｔの間を変動する。
てスタッフ・パルスを加えて１５９．２６４ Ｍｂ／ｓ
ｇｏの信号を作成する多重化装置を伝送路に含む場合
には、通常、送信側およｒメ普信偏に卦いて卆ｈ２引１
ｎ屓ＩＯ／（ッフトメモリを有しておシ、この部分での
遅延時間は０〜２０ ｂｉｔの間を変動する。
従ってこれらを総合して、受信側で２伝送路の信号の合
成を行うためには、合計＊ ５７２ ｂｉｔの時間差を
吸収しなければならない。
成を行うためには、合計＊ ５７２ ｂｉｔの時間差を
吸収しなければならない。
本発明はこのような場合に適用して有効な、遅延時間差
を吸収するための手段を提供しようとするもので必る。
を吸収するための手段を提供しようとするもので必る。
２信号間の遅延時間差を吸収するための手段として、エ
ラスティック・メモリを一方の伝送路に挿入して、一方
の信号を遅延させる方法が、従来から用いられている。
ラスティック・メモリを一方の伝送路に挿入して、一方
の信号を遅延させる方法が、従来から用いられている。
第６図は従来のエラスティック・メモリの構成を示した
ものであって、６ビツトからなる場合を例示しておシ、
１１は５ビツトのす／グ・カクンタ、１２はす／ド回路
で必る。１！ｌ、 １４．１５はそれぞれフリップ・フ
ロップ（以下Ｆ−Ｆと略す）でらって、これらは３ビツ
トのメモリ・セル金形成ｌ−でいる、また１６は３ピン
トのリング・カウンタ、１７はナンド回路、１８はデー
タ・セレクタ、１９は位相比較器である。
ものであって、６ビツトからなる場合を例示しておシ、
１１は５ビツトのす／グ・カクンタ、１２はす／ド回路
で必る。１！ｌ、 １４．１５はそれぞれフリップ・フ
ロップ（以下Ｆ−Ｆと略す）でらって、これらは３ビツ
トのメモリ・セル金形成ｌ−でいる、また１６は３ピン
トのリング・カウンタ、１７はナンド回路、１８はデー
タ・セレクタ、１９は位相比較器である。
また第７図は第６図に示されたエラスティック・メモリ
における各部信号を示し、■はＦ−ＦｌＳのクロック入
力、■はＦ−Ｆ１５のＱ出力、■はり／グ・カウンタ１
６のＱ１出力でらる。
における各部信号を示し、■はＦ−ＦｌＳのクロック入
力、■はＦ−Ｆ１５のＱ出力、■はり／グ・カウンタ１
６のＱ１出力でらる。
第６図において、リング・カウンタ１１はデータ入力に
同期した書込クロックＢをクロック端子ＣＫに加えられ
、出力Ｑ１．Ｑ２のナンド演算出力を信号入力端子Ｓ、
ＩＮに加えられることによって、書込クロックの立ち上
シごとに順次“１”となる出力を端子Ｑ＋、Ｑｚ、Ｑｓ
に発生する。リング・カラ／り１６も読出クロックＡに
よって同様の動作を行う。
同期した書込クロックＢをクロック端子ＣＫに加えられ
、出力Ｑ１．Ｑ２のナンド演算出力を信号入力端子Ｓ、
ＩＮに加えられることによって、書込クロックの立ち上
シごとに順次“１”となる出力を端子Ｑ＋、Ｑｚ、Ｑｓ
に発生する。リング・カラ／り１６も読出クロックＡに
よって同様の動作を行う。
３ビツト・メモリ・セルを形成するＦ−Ｆ１５゜Ｆ−Ｆ
１４ 、 Ｆ−Ｆ １５ Ｋは、データ入力（＋＄＋
６＋ ４１＋ ｄ＋ ａｔ・・・・・）が並列にデー
タ端子りに加えられている。
１４ 、 Ｆ−Ｆ １５ Ｋは、データ入力（＋＄＋
６＋ ４１＋ ｄ＋ ａｔ・・・・・）が並列にデー
タ端子りに加えられている。
Ｆ−Ｆ１３はクロック端子ＣＫにり／グ・カウンタ１１
のＱ１出力を加えられ、その立上９ごとにデータ入力全
読み込むことによって、−出力に信号■（８゜ｄ、・・
・・・・）を生じる。
のＱ１出力を加えられ、その立上９ごとにデータ入力全
読み込むことによって、−出力に信号■（８゜ｄ、・・
・・・・）を生じる。
データ・セレクタ１８は、リング・カウンタ１６の出力
■の立ち上）ごとにＦ−Ｆ１５の出力■を選択してデー
タ出力（ａ、ｄ、・・・・）を生じる。同様にす／グ・
カウンタ１６のＱ２出力＋Ｑｓ出力の立ち上りごとにそ
れぞれＦ−’Ｆ １４ 、 ｒ−ｒ １ｓのＱ出力を選
択して出力することによって、データ出力（ｂ、ｇ＋・
・つ。
■の立ち上）ごとにＦ−Ｆ１５の出力■を選択してデー
タ出力（ａ、ｄ、・・・・）を生じる。同様にす／グ・
カウンタ１６のＱ２出力＋Ｑｓ出力の立ち上りごとにそ
れぞれＦ−’Ｆ １４ 、 ｒ−ｒ １ｓのＱ出力を選
択して出力することによって、データ出力（ｂ、ｇ＋・
・つ。
（ｉ・・・）を生じる。従って第６図に示されたエラス
ティック・メモリでは、各７リツプフロツプが読出しク
ロックで、最大５ピツトの間隔で読み出されるのでデー
タ入力を０〜３ビツト遅延させて出力させることができ
る。この際位相比較器１９は、両リング・カウンタ１１
．Ｌ６のＱ、出力の位相を比較することによって、デー
タ入力とデータ出力との位相差を示す位相差出力を発生
する。
ティック・メモリでは、各７リツプフロツプが読出しク
ロックで、最大５ピツトの間隔で読み出されるのでデー
タ入力を０〜３ビツト遅延させて出力させることができ
る。この際位相比較器１９は、両リング・カウンタ１１
．Ｌ６のＱ、出力の位相を比較することによって、デー
タ入力とデータ出力との位相差を示す位相差出力を発生
する。
この場合、読出クロックＡは書込クロックＢよシ多少速
度が大きい。従ってデータ出力の位相は次第に進むが、
位相差出力によって図示されない制御部で読出クロック
Ａを間引く操作をすることによって、データＢ出力の入
力に対する遅延時間差が所望値に保たれる。
度が大きい。従ってデータ出力の位相は次第に進むが、
位相差出力によって図示されない制御部で読出クロック
Ａを間引く操作をすることによって、データＢ出力の入
力に対する遅延時間差が所望値に保たれる。
第６図に示された従来のエラスティック・メモリにおい
ては、一方の伝送路のデータを他方の伝送路の信号に対
してＯ〜３ビットの範囲で遅延させることができる。し
かしながら進めることはできないという問題があった。
ては、一方の伝送路のデータを他方の伝送路の信号に対
してＯ〜３ビットの範囲で遅延させることができる。し
かしながら進めることはできないという問題があった。
第１図は本発明の原理的構成を示す図でるる。
１０１ 、１０２は第１および第２のエラスティック・
メモリ、１０６はカラ／りであって、夫々同一ビット長
を有し、それぞれ第１のデータ信号Ａとこれに同期した
同期信号Ａとを同時にＶき込まれ、データ信号Ａと同期
したクロックＡをカウントするカウンタ１０６の出力に
よって連動して動作する。
メモリ、１０６はカラ／りであって、夫々同一ビット長
を有し、それぞれ第１のデータ信号Ａとこれに同期した
同期信号Ａとを同時にＶき込まれ、データ信号Ａと同期
したクロックＡをカウントするカウンタ１０６の出力に
よって連動して動作する。
１０３は固定遅延回路でおって、第２のデータ信号Ｂと
これに同期した同期信号Ｂとに同一ビット数の遅延を与
える。
これに同期した同期信号Ｂとに同一ビット数の遅延を与
える。
１０４はカウンタであって第１および第２のエラスティ
ック・メモリ１０１．１０２と同じビット数を有して第
２のデータ信号ＢのクロックＢによって動作し、遅延さ
れた第２の同期信号Ｂに応じて第２のエラスティック・
メモリ１０２における第１の同期信号Ａの位置をロード
される。
ック・メモリ１０１．１０２と同じビット数を有して第
２のデータ信号ＢのクロックＢによって動作し、遅延さ
れた第２の同期信号Ｂに応じて第２のエラスティック・
メモリ１０２における第１の同期信号Ａの位置をロード
される。
１０５はデータ・セレクタでちってカウンタ１０４の出
力に応じて第１のエラスティック・メモリの対応するデ
ータ信号Ａｆ、順次読み出す。
力に応じて第１のエラスティック・メモリの対応するデ
ータ信号Ａｆ、順次読み出す。
第２のデータ信号Ｂと第２の同期信号Ｂとは、固定遅延
回路によってそれぞれ一定ビット数の遅延を受ける。
回路によってそれぞれ一定ビット数の遅延を受ける。
一方、第１のデータ信号Ａと第１の同期信号Ａとはそれ
ぞれ第１およびＭ２の工２スティック・メモリ１０１．
１０２に同時に書き込まれるが、固定遅延回路１０３に
よシ遅延された同期信号Ｂにょシ第２のエラスティック
・メモリ１０２における第１の同期信号Ａの位置をロー
ドされたカウンタ１０４の出力に応じて、デ・−タ・セ
レクタ１０５を介して第１のエラスティック・メモリ１
０１の対応するデータを順次読み出すので、データ・セ
レクタ１０５の出力に、第２のデータ信号Ｂとの遅延時
間差を調整された第１のデータ信号Ａ（２）出力を得る
ことができる。
ぞれ第１およびＭ２の工２スティック・メモリ１０１．
１０２に同時に書き込まれるが、固定遅延回路１０３に
よシ遅延された同期信号Ｂにょシ第２のエラスティック
・メモリ１０２における第１の同期信号Ａの位置をロー
ドされたカウンタ１０４の出力に応じて、デ・−タ・セ
レクタ１０５を介して第１のエラスティック・メモリ１
０１の対応するデータを順次読み出すので、データ・セ
レクタ１０５の出力に、第２のデータ信号Ｂとの遅延時
間差を調整された第１のデータ信号Ａ（２）出力を得る
ことができる。
第２図は本発明の一実施例の構成を示したものでちって
、第６図におけると同じ部分を同じ番号で示し、 ２
１．２２．２３はそれぞれフリラグ・７０ツブ（以下Ｆ
−Ｆと略す）でろって、これは５ビツトのメモリ・セル
を形成している。また２４は固定遅延回路でおる。同図
においては、２つのデータ人力Ａ、Ｂの一方データ人力
Ａに固定遅延回路２４によって１．５ビツトの固定遅延
を与え、他方のデータ人力Ｂを３ビツトのエラスティッ
ク・メモリを経て可変遅延を与える場合を例示しておシ
、同期信号Ａ、Ｅはそれぞれデータ人力Ａ、Ｈの送信側
における同位相の位置を示す信号である。
、第６図におけると同じ部分を同じ番号で示し、 ２
１．２２．２３はそれぞれフリラグ・７０ツブ（以下Ｆ
−Ｆと略す）でろって、これは５ビツトのメモリ・セル
を形成している。また２４は固定遅延回路でおる。同図
においては、２つのデータ人力Ａ、Ｂの一方データ人力
Ａに固定遅延回路２４によって１．５ビツトの固定遅延
を与え、他方のデータ人力Ｂを３ビツトのエラスティッ
ク・メモリを経て可変遅延を与える場合を例示しておシ
、同期信号Ａ、Ｅはそれぞれデータ人力Ａ、Ｈの送信側
における同位相の位置を示す信号である。
第５図は第２図の実施例における各部信号を示したもの
で必る。同図において■は書込タロツクＢ入力、■、■
、■は５ビツトのリング・カウンタ１１のそれぞれＱｌ
、 Ｑ２ 、Ｑｓ出力、■はデータＢ入力、■、０．■
はそれぞれＦ−Ｆ １３ 、 Ｆ・Ｆ１嶋Ｆ・ｐｉｓの
Ｑ出力、■は同期信号３人ツバ■、［Ｆ］、■はそれぞ
れＦ−Ｆ ２１ 、 Ｆ−Ｆ ２２ 、 Ｆ−Ｆ ２３
のＱ出力、［相］は続出クロックＡ入力、■、■、■は
５ビツトのリング・カウンタ１６のそれぞれＱ＋ 、
Ｑ２ 、 Ｑｓ出ブハ■は固定遅延回路２４１Ｚ）同期
信号出力、■は同期信号４人ツバ■はデータ・セレクタ
１８のデータＢ出力で必る。
で必る。同図において■は書込タロツクＢ入力、■、■
、■は５ビツトのリング・カウンタ１１のそれぞれＱｌ
、 Ｑ２ 、Ｑｓ出力、■はデータＢ入力、■、０．■
はそれぞれＦ−Ｆ １３ 、 Ｆ・Ｆ１嶋Ｆ・ｐｉｓの
Ｑ出力、■は同期信号３人ツバ■、［Ｆ］、■はそれぞ
れＦ−Ｆ ２１ 、 Ｆ−Ｆ ２２ 、 Ｆ−Ｆ ２３
のＱ出力、［相］は続出クロックＡ入力、■、■、■は
５ビツトのリング・カウンタ１６のそれぞれＱ＋ 、
Ｑ２ 、 Ｑｓ出ブハ■は固定遅延回路２４１Ｚ）同期
信号出力、■は同期信号４人ツバ■はデータ・セレクタ
１８のデータＢ出力で必る。
リング・カラ／り１１は■に示される、デ・−タＢ入力
に同期した書込クロックＢによって、その立ち上シごと
に順次“１″となる三相のクロック出力■、■、■を出
力端子Ｑ＋ 、 Ｑ２ 、 Ｑｓに生じる。一方、メモ
リ・セルを構成するＦ−Ｆ １３ 、 Ｆ−Ｆ １４
、 Ｆ−Ｆ １５には、■に示すデータＢ入力（１，２
，３，・・・）がそれぞれのデータ端子りに並列に加え
られているとともに、それぞれのクロック端子ＣＫにそ
れぞれクロック■、■、■を加えられていて、その立ち
上りによってデータＢ入力を読み込むことによって、そ
れぞれのＱ出力に出力■（１，４，・・・）、■（２，
５゜°°・）、■（３，６，・・・）を生じる。
に同期した書込クロックＢによって、その立ち上シごと
に順次“１″となる三相のクロック出力■、■、■を出
力端子Ｑ＋ 、 Ｑ２ 、 Ｑｓに生じる。一方、メモ
リ・セルを構成するＦ−Ｆ １３ 、 Ｆ−Ｆ １４
、 Ｆ−Ｆ １５には、■に示すデータＢ入力（１，２
，３，・・・）がそれぞれのデータ端子りに並列に加え
られているとともに、それぞれのクロック端子ＣＫにそ
れぞれクロック■、■、■を加えられていて、その立ち
上りによってデータＢ入力を読み込むことによって、そ
れぞれのＱ出力に出力■（１，４，・・・）、■（２，
５゜°°・）、■（３，６，・・・）を生じる。
また■に示す同期信号Ｂ入力はＦ−Ｆ ２１ 、 Ｆ−
Ｆ ２２ 。
Ｆ ２２ 。
Ｆ−Ｆ ２３のデータ端子りに並列に加えられていると
ともに、それぞれのクロック端子ＣＫにそれぞれクロッ
ク■、■、■を加えられていて、その立ち上シによって
同期信号Ｂを読み込む。同期信号ＢはデータＢ入力にお
ける信号（１）に同期しておシ、クロック■の立ち上シ
によってＦ−Ｆ ２２に１”が読み込まれて、次にクロ
ック■が立ち上るまでの３ビツトの期間、その出力■に
“１”を保持する。一方、出力■、■は“０”でおる。
ともに、それぞれのクロック端子ＣＫにそれぞれクロッ
ク■、■、■を加えられていて、その立ち上シによって
同期信号Ｂを読み込む。同期信号ＢはデータＢ入力にお
ける信号（１）に同期しておシ、クロック■の立ち上シ
によってＦ−Ｆ ２２に１”が読み込まれて、次にクロ
ック■が立ち上るまでの３ビツトの期間、その出力■に
“１”を保持する。一方、出力■、■は“０”でおる。
一方、データＡ入力および＠に示す同期信号Ａ入力は固
定遅延回路２４において１．５ビツト遅延されて、デー
タＡ出力および同期信号出力■を生じる。３ビツトのリ
ング・カウンタ１６は同期信号出力■をロード端子ＬＯ
ＡＤに加えられておシ、信号■が“１”のとき続出クロ
ックＡ入力＠の立ち上シによって、そのデータ端子り、
＋ Ｄ２ ＋ ＤＳに加えられている出力■、■、■
の値をロードされて、それぞれ出力■、■、■を生じる
。すなわちこのとき出力＠が“１”となシ、出力■、■
は“０”でおる。
定遅延回路２４において１．５ビツト遅延されて、デー
タＡ出力および同期信号出力■を生じる。３ビツトのリ
ング・カウンタ１６は同期信号出力■をロード端子ＬＯ
ＡＤに加えられておシ、信号■が“１”のとき続出クロ
ックＡ入力＠の立ち上シによって、そのデータ端子り、
＋ Ｄ２ ＋ ＤＳに加えられている出力■、■、■
の値をロードされて、それぞれ出力■、■、■を生じる
。すなわちこのとき出力＠が“１”となシ、出力■、■
は“０”でおる。
データ・セレクタ１８は出力■が“１”になったことに
よって、対応するＦ−Ｆ１ａのデータ■を選択して出力
し、これによって■に示すデータＢ出力に（１）のデー
タが出力される。３ビツトのリング・カラ／り１６は［
株］に示す読出クロックＡ入力をそのクロック端子ＣＫ
に与えられていて、その立ち上シごとに順次“１”とな
る出力■、■、■をそれぞれ端子Ｑ１．ｃｈ、Ｑｓに発
生する。データ・セレクタ１８は出力■、■、■に応じ
て順次対応するデータの、■。
よって、対応するＦ−Ｆ１ａのデータ■を選択して出力
し、これによって■に示すデータＢ出力に（１）のデー
タが出力される。３ビツトのリング・カラ／り１６は［
株］に示す読出クロックＡ入力をそのクロック端子ＣＫ
に与えられていて、その立ち上シごとに順次“１”とな
る出力■、■、■をそれぞれ端子Ｑ１．ｃｈ、Ｑｓに発
生する。データ・セレクタ１８は出力■、■、■に応じ
て順次対応するデータの、■。
■を選択して出力する。これによって■に示すデータＢ
出力に、以後（２１、ｆ３１ 、 （４） 、・・・の
データが順次選択されて出力される。
出力に、以後（２１、ｆ３１ 、 （４） 、・・・の
データが順次選択されて出力される。
このようにして、固定遅延回路２４を経た同期信号Ａ（
＠）に位相を合わせて、データＢがデータ・セレクタ１
８を経てその出力■に出力され、両データＡ、Ｅの位相
差が調整される。
＠）に位相を合わせて、データＢがデータ・セレクタ１
８を経てその出力■に出力され、両データＡ、Ｅの位相
差が調整される。
第２図に示され次実施例によれば、データＡ入力がデー
タＢ入力に比べて±１．５ビットの範囲で位相差があっ
たとき、これを調整して位相を合わせることができる。
タＢ入力に比べて±１．５ビットの範囲で位相差があっ
たとき、これを調整して位相を合わせることができる。
第３図において■はデータＡ入力がデータＢ入力に比べ
て１．５ビット進んできたときを示し、■は同じ＜１．
５ピツト遅れてきたときを示している。この場合は、固
定遅延回路２４を経た同期信号Ａ（■）もそれぞれ１．
５ビット進みまたは遅れて生じるので、■に示すデータ
Ｂ出力も同じたけ進みまたは遅れることとなり、データ
Ａ出力に対して同様に位相調整が行われる。
て１．５ビット進んできたときを示し、■は同じ＜１．
５ピツト遅れてきたときを示している。この場合は、固
定遅延回路２４を経た同期信号Ａ（■）もそれぞれ１．
５ビット進みまたは遅れて生じるので、■に示すデータ
Ｂ出力も同じたけ進みまたは遅れることとなり、データ
Ａ出力に対して同様に位相調整が行われる。
第４図は本発明方式の実際装置への適用例を示したもの
である。同図においては、±Ｄビットの位相差を有する
多重化された３次群のデータＤ３０入力１，２を位相調
整する場合を例示しておシ、バイポーラ信号からなる第
１の入力Ｄ３ ＩＮｌは、バイポーラ・ユニポーラ変換
回路（Ｅ／Ｕ） ３１において、ユニポーラ信号に変換
され、さらにＨＤＥ３復号化回路（ＨＤＢ ３／Ｕ）
５２において高密度バイポーラ（ＨＤＢ５）符号が復号
化てれて、５４Ｍｂ／ａａｏのデータ信号と同じ（３４
Ｍｂ／ｓｅａのクロック信号とを生じる。分離回路（Ｄ
ＭＵＸ ） ３３はこれらの信号を多重分離して４Ｍｂ
／ｓｅｃのデータ信号８本と４Ｍ６／８＃＃のクロック
信号およびフレーム信号とを生じる。８本のデータ信号
とフレーム信号は、固定遅延回路５４において９個のヴ
８ビットの遅延回路を経て遅延され、データ信号は出力
データＤＡＴＡＯＵＴ １として出力される。
である。同図においては、±Ｄビットの位相差を有する
多重化された３次群のデータＤ３０入力１，２を位相調
整する場合を例示しておシ、バイポーラ信号からなる第
１の入力Ｄ３ ＩＮｌは、バイポーラ・ユニポーラ変換
回路（Ｅ／Ｕ） ３１において、ユニポーラ信号に変換
され、さらにＨＤＥ３復号化回路（ＨＤＢ ３／Ｕ）
５２において高密度バイポーラ（ＨＤＢ５）符号が復号
化てれて、５４Ｍｂ／ａａｏのデータ信号と同じ（３４
Ｍｂ／ｓｅａのクロック信号とを生じる。分離回路（Ｄ
ＭＵＸ ） ３３はこれらの信号を多重分離して４Ｍｂ
／ｓｅｃのデータ信号８本と４Ｍ６／８＃＃のクロック
信号およびフレーム信号とを生じる。８本のデータ信号
とフレーム信号は、固定遅延回路５４において９個のヴ
８ビットの遅延回路を経て遅延され、データ信号は出力
データＤＡＴＡＯＵＴ １として出力される。
一方、第２のデータ人力Ｄ５ １Ｎ２も同様にバイポー
ラ・ユニポーラ変換回路（Ｂ／ｖ ） ３５ 、１ＤＢ
ｓｆｆｌ 号化回路（Ｈｎｓ３／ｖ ） ｓ６および分
離回路（ｎｕｖＸ）６７を経て４ Ｍｂ／１ｇ６のデー
タ信号８本と４Ｍｂ／Ｈ６のクロック信号およびフレー
ム信号を生じる。８本のデータ信号とフレーム信号とは
可変遅延回路３８に入力され％９個の弘ビットの遅延回
路を経て遅延される。可変遅延回路５８は本発明による
ものでろって、分離回路５７０４Ｍｋ／ａｇｅのクロッ
ク信号を書込クロックとし、分離回路５６の４ Ｍｂ／
ｙ。
ラ・ユニポーラ変換回路（Ｂ／ｖ ） ３５ 、１ＤＢ
ｓｆｆｌ 号化回路（Ｈｎｓ３／ｖ ） ｓ６および分
離回路（ｎｕｖＸ）６７を経て４ Ｍｂ／１ｇ６のデー
タ信号８本と４Ｍｂ／Ｈ６のクロック信号およびフレー
ム信号を生じる。８本のデータ信号とフレーム信号とは
可変遅延回路３８に入力され％９個の弘ビットの遅延回
路を経て遅延される。可変遅延回路５８は本発明による
ものでろって、分離回路５７０４Ｍｋ／ａｇｅのクロッ
ク信号を書込クロックとし、分離回路５６の４ Ｍｂ／
ｙ。
のクロック信号を読出クロックとして、固定遅延回路３
４を経たフレーム信号をロード用の遅延された同期信号
として、第２図に示された実施例と同様に動作して、出
力データＤＡＴＡ ＯＵＴ １に対して位相調整された
出力データＤＡＴＡ ０ＵＴ２を生じる。
４を経たフレーム信号をロード用の遅延された同期信号
として、第２図に示された実施例と同様に動作して、出
力データＤＡＴＡ ＯＵＴ １に対して位相調整された
出力データＤＡＴＡ ０ＵＴ２を生じる。
以上説明したように本発明の信号伝送方式によれば、一
方の信号をエラスティック・メモリに加え両信号の同期
信号間の遅延時間差に相当するビット数だけずれて歩進
するり／グ・カウンタ出力によってエラスティック・メ
モリを読み出して出力を得るとともに、他方の信号には
一定の固定遅延を与えるようにしたので、一方の信号の
他方の信号に対する遅れ、進みいずれの場合にも、両信
号間の遅延時間差を吸収することができる。
方の信号をエラスティック・メモリに加え両信号の同期
信号間の遅延時間差に相当するビット数だけずれて歩進
するり／グ・カウンタ出力によってエラスティック・メ
モリを読み出して出力を得るとともに、他方の信号には
一定の固定遅延を与えるようにしたので、一方の信号の
他方の信号に対する遅れ、進みいずれの場合にも、両信
号間の遅延時間差を吸収することができる。
第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例の構成を示す図、第３図は第２図の実施例に
おける各部信号を示す図、 第４図は本発明方式の実際装置への適用例を示す図、 第５図は本発明方式が適用される信号伝送系の構成例を
示す図、 第６図は従来のエラスティック・メモリの構成を示す図
、 第７図は第６図における各部信号を示す図でおる。 １１、１６・・・リングカラ／り、 １３、１４．１５．２１．２２．２３・・・７リツプ・
フロップ、１２、１７・・・ナンド回路、 １８・・・データ・セレクタ、 ２４・・・固定遅延回路
の一実施例の構成を示す図、第３図は第２図の実施例に
おける各部信号を示す図、 第４図は本発明方式の実際装置への適用例を示す図、 第５図は本発明方式が適用される信号伝送系の構成例を
示す図、 第６図は従来のエラスティック・メモリの構成を示す図
、 第７図は第６図における各部信号を示す図でおる。 １１、１６・・・リングカラ／り、 １３、１４．１５．２１．２２．２３・・・７リツプ・
フロップ、１２、１７・・・ナンド回路、 １８・・・データ・セレクタ、 ２４・・・固定遅延回路
Claims (1)
- 【特許請求の範囲】 高速データ信号を２本の低速データ信号に分割してそれ
ぞれ異なる伝送路を経て伝送し、受信側において両信号
間の遅延時間差を吸収して結合する信号伝送方式におけ
る遅延時間補償回路において、 第１の信号とこれに同期した同期信号とを第１の信号の
クロックによって連動して動作する同一ビット長の第１
および第２のエラスティック・メモリ（１０１、１０２
）に同時に書き込むとともに、第２の信号とこれに同期
した同期信号に固定遅延回路（１０３）によって同一時
間の遅延を与え、該遅延された第２の同期信号に応じて
前記第２のエラスティック・メモリにおける第１の同期
信号の位置を第２の信号のクロックによって動作する前
記第１および第２のエラスティック・メモリと同じビッ
ト数のカウンタ（１０４）にロードし、該カウンタの出
力に応じてデータ・セレクタ（１０５）を介して前記第
１のエラスティック・メモリの対応するビットを順次読
み出すことによって、第２の信号との遅延時間差を吸収
された第１の信号出力を得ることを特徴とする遅延時間
補償回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195623A JPS6256040A (ja) | 1985-09-04 | 1985-09-04 | 遅延時間補償回路 |
| DE19863688410 DE3688410T2 (de) | 1985-09-04 | 1986-09-04 | Verfahren, System und Schaltung zur Anpassung der Verzögerungszeit. |
| EP19860112327 EP0213641B1 (en) | 1985-09-04 | 1986-09-04 | Delay time adjusting method, circuit, and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195623A JPS6256040A (ja) | 1985-09-04 | 1985-09-04 | 遅延時間補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6256040A true JPS6256040A (ja) | 1987-03-11 |
| JPH035100B2 JPH035100B2 (ja) | 1991-01-24 |
Family
ID=16344247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195623A Granted JPS6256040A (ja) | 1985-09-04 | 1985-09-04 | 遅延時間補償回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0213641B1 (ja) |
| JP (1) | JPS6256040A (ja) |
| DE (1) | DE3688410T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0446430A (ja) * | 1990-06-14 | 1992-02-17 | Fujitsu Ltd | 位相補正方法及び回路 |
| US5278651A (en) * | 1990-05-28 | 1994-01-11 | Fujitsu Limited | Method and apparatus for synchronizing respective phases of high definition television signal components |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979190A (en) * | 1988-04-01 | 1990-12-18 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| US4811364A (en) * | 1988-04-01 | 1989-03-07 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| US5119402A (en) * | 1990-06-26 | 1992-06-02 | Digital Equipment Corporation | Method and apparatus for transmission of local area network signals over unshielded twisted pairs |
| US5341405A (en) * | 1991-06-11 | 1994-08-23 | Digital Equipment Corporation | Data recovery apparatus and methods |
| US5408473A (en) * | 1992-03-03 | 1995-04-18 | Digital Equipment Corporation | Method and apparatus for transmission of communication signals over two parallel channels |
| JP3345011B2 (ja) * | 1992-07-20 | 2002-11-18 | シーメンス アクチエンゲゼルシヤフト | 通信セルの順序の維持の下に複数の並列接続線路を介して通信セル流を転送する方法 |
| US5359630A (en) * | 1992-08-13 | 1994-10-25 | Digital Equipment Corporation | Method and apparatus for realignment of synchronous data |
| US6336192B1 (en) * | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| EP0996262A1 (en) | 1998-10-22 | 2000-04-26 | Texas Instruments France | Communication system with plurality of synchronised data links |
| US6963989B1 (en) * | 2000-05-22 | 2005-11-08 | Micron Technology, Inc. | Method and apparatus for adjusting data hold timing of an output circuit |
| US7035368B2 (en) | 2002-03-18 | 2006-04-25 | Texas Instruments Incorporated | High speed parallel link receiver |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB968730A (ja) * | 1962-02-09 | |||
| JPS5599864A (en) * | 1979-01-22 | 1980-07-30 | Nec Corp | Absorbing unit for timing fluctuation |
| JPS55104159A (en) * | 1979-02-02 | 1980-08-09 | Nippon Telegr & Teleph Corp <Ntt> | Digital signal transmission system |
| JPS5836052A (ja) * | 1981-08-26 | 1983-03-02 | Fujitsu Ltd | 並列デ−タ伝送方式 |
-
1985
- 1985-09-04 JP JP60195623A patent/JPS6256040A/ja active Granted
-
1986
- 1986-09-04 DE DE19863688410 patent/DE3688410T2/de not_active Expired - Fee Related
- 1986-09-04 EP EP19860112327 patent/EP0213641B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278651A (en) * | 1990-05-28 | 1994-01-11 | Fujitsu Limited | Method and apparatus for synchronizing respective phases of high definition television signal components |
| JPH0446430A (ja) * | 1990-06-14 | 1992-02-17 | Fujitsu Ltd | 位相補正方法及び回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0213641A3 (en) | 1989-05-03 |
| EP0213641A2 (en) | 1987-03-11 |
| DE3688410T2 (de) | 1993-11-11 |
| EP0213641B1 (en) | 1993-05-12 |
| JPH035100B2 (ja) | 1991-01-24 |
| DE3688410D1 (de) | 1993-06-17 |
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