JPH0537510A - 並列形フレーム同期回路のチヤネル選択状態のモニタ回路 - Google Patents
並列形フレーム同期回路のチヤネル選択状態のモニタ回路Info
- Publication number
- JPH0537510A JPH0537510A JP3186291A JP18629191A JPH0537510A JP H0537510 A JPH0537510 A JP H0537510A JP 3186291 A JP3186291 A JP 3186291A JP 18629191 A JP18629191 A JP 18629191A JP H0537510 A JPH0537510 A JP H0537510A
- Authority
- JP
- Japan
- Prior art keywords
- channel selection
- signal
- circuit
- output
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 多重化されたシリアル信号をパラレル信号に
変換した後に並列で同期をとる並列形レーム同期回路の
チャネル選択状態をモニタするための回路に関し、出力
チャネルの数に拘わらずにチャネル選択状態のモニタの
ために新たに必要になるピン数が２本以下で済むように
構成してピン数の増加を抑制する。 【構成】 シリアルデータDATAを入力して２ｎ−１並列
のシリアルデータに変換し、２ｎ−１並列のシリアルデ
ータDATAから予め設定されているｎ組のｎ並列のシリア
ルデータをｎ個のチャネル選択信号S1〜Snのいずれかを
アクティブにすることにより選択してｎチャネルの出力
として出力する際に、基準となる位相を有する信号FPに
対してそれぞれ位相が異なるｎ並列の識別信号を発生す
る回路８と、各チャネル選択信号S1〜Snと各識別信号と
が１対１で予め対応付けられており、アクティブになっ
たいずれかのチャネル選択信号S1〜Snに対応付けられて
いる識別信号をモニタ信号として出力する回路９とを備
える。
変換した後に並列で同期をとる並列形レーム同期回路の
チャネル選択状態をモニタするための回路に関し、出力
チャネルの数に拘わらずにチャネル選択状態のモニタの
ために新たに必要になるピン数が２本以下で済むように
構成してピン数の増加を抑制する。 【構成】 シリアルデータDATAを入力して２ｎ−１並列
のシリアルデータに変換し、２ｎ−１並列のシリアルデ
ータDATAから予め設定されているｎ組のｎ並列のシリア
ルデータをｎ個のチャネル選択信号S1〜Snのいずれかを
アクティブにすることにより選択してｎチャネルの出力
として出力する際に、基準となる位相を有する信号FPに
対してそれぞれ位相が異なるｎ並列の識別信号を発生す
る回路８と、各チャネル選択信号S1〜Snと各識別信号と
が１対１で予め対応付けられており、アクティブになっ
たいずれかのチャネル選択信号S1〜Snに対応付けられて
いる識別信号をモニタ信号として出力する回路９とを備
える。
Description
【０００１】
【産業上の利用分野】本発明は多重化されたシリアル信
号をパラレル信号に変換した後に並列で同期をとる並列
形フレーム同期回路のチャネル選択状態をモニタするた
めの回路に関する。
号をパラレル信号に変換した後に並列で同期をとる並列
形フレーム同期回路のチャネル選択状態をモニタするた
めの回路に関する。
【０００２】
【従来の技術】近年、通信装置に用いられる回路の LSI
化及びその高集積化が急速に進み、特にCMOS型LSI では
３年間で約２倍と言われる程度で大規模化が進んでい
る。このようなCMOS型LSI の大規模化とCMOSが有する低
消費電力という特徴とを利用して、高速信号と低速信号
との処理が混在するような回路では、高速信号の論理処
理は可能な限り簡単な処理のみを行い、低速信号側で複
雑な論理処理を行うように構成するのが一般的になって
いる。
化及びその高集積化が急速に進み、特にCMOS型LSI では
３年間で約２倍と言われる程度で大規模化が進んでい
る。このようなCMOS型LSI の大規模化とCMOSが有する低
消費電力という特徴とを利用して、高速信号と低速信号
との処理が混在するような回路では、高速信号の論理処
理は可能な限り簡単な処理のみを行い、低速信号側で複
雑な論理処理を行うように構成するのが一般的になって
いる。
【０００３】多重変換装置で使用されるフレーム同期回
路も上述の例と同様に、高速側では単純なシリアル／パ
ラレル変換処理のみを行い、低速側で並列フレーム同期
回路を用いた処理を行うのが一般的になっている。たと
えば、並列数４の場合の並列フレーム同期回路の構成を
図１に示す。
路も上述の例と同様に、高速側では単純なシリアル／パ
ラレル変換処理のみを行い、低速側で並列フレーム同期
回路を用いた処理を行うのが一般的になっている。たと
えば、並列数４の場合の並列フレーム同期回路の構成を
図１に示す。
【０００４】図１に示されている回路は、１入力のシリ
アルデータを４並列のシリアルデータに変換して出力す
るように構成されている。
アルデータを４並列のシリアルデータに変換して出力す
るように構成されている。
【０００５】図１において、参照符号１はシリアル／パ
ラレル(S/P) 変換回路を示している。 S/P変換回路１
は、たとえば図２(a) に示されている”A, B, C …”と
いうような高次群のシリアル入力データDATAがクロック
CLK に同期して入力され、４分周回路２がクロックCLK
を４分周して発生するクロックCLK4に同期して４並列の
シリアル信号として出力する。この S/P変換回路１から
出力される４並列の信号D1, D2, D3, D4はチャネル選択
回路３へそれぞれ入力される他、信号D1以外のD2, D3,
D4は遅延回路４によりそれぞれ４クロック分に相当する
期間４To遅延された上で信号D2’, D3’, D4’としてチ
ャネル選択回路３に入力されている。
ラレル(S/P) 変換回路を示している。 S/P変換回路１
は、たとえば図２(a) に示されている”A, B, C …”と
いうような高次群のシリアル入力データDATAがクロック
CLK に同期して入力され、４分周回路２がクロックCLK
を４分周して発生するクロックCLK4に同期して４並列の
シリアル信号として出力する。この S/P変換回路１から
出力される４並列の信号D1, D2, D3, D4はチャネル選択
回路３へそれぞれ入力される他、信号D1以外のD2, D3,
D4は遅延回路４によりそれぞれ４クロック分に相当する
期間４To遅延された上で信号D2’, D3’, D4’としてチ
ャネル選択回路３に入力されている。
【０００６】また、信号D2’, D3’, D4’, D1はゲート
回路G1に、信号D3’, D4’, D1, D2はゲート回路G2に、
信号D4’, D1, D2, D3はゲート回路G3に、信号D1, D2,
D3,D4はゲート回路G4にそれぞれ入力されている。そし
て、各ゲート回路G1, G2, G3, G4の出力はチャネル選択
制御回路５に入力されている他、ORゲートG5にも入力さ
れている。なお、ゲート回路G1, G2, G3, G4はいずれも
インバータ及び ANDゲート等の組み合わせにて構成され
ている。
回路G1に、信号D3’, D4’, D1, D2はゲート回路G2に、
信号D4’, D1, D2, D3はゲート回路G3に、信号D1, D2,
D3,D4はゲート回路G4にそれぞれ入力されている。そし
て、各ゲート回路G1, G2, G3, G4の出力はチャネル選択
制御回路５に入力されている他、ORゲートG5にも入力さ
れている。なお、ゲート回路G1, G2, G3, G4はいずれも
インバータ及び ANDゲート等の組み合わせにて構成され
ている。
【０００７】ORゲートG5の出力は不一致検出回路６に入
力されているが、この不一致検出回路６には後述するフ
レームカウンタ８の出力も入力されている。そして、不
一致検出回路６の出力は同期保護回路７に入力されてお
り、同期保護回路７の出力は２入力の ANDゲートG6の負
論理の入力端子に入力されている。この ANDゲートG6の
他方の入力端子には４分周回路２の出力信号、即ちクロ
ックCLK の４倍の周期のクロックCLK4が入力されてい
る。
力されているが、この不一致検出回路６には後述するフ
レームカウンタ８の出力も入力されている。そして、不
一致検出回路６の出力は同期保護回路７に入力されてお
り、同期保護回路７の出力は２入力の ANDゲートG6の負
論理の入力端子に入力されている。この ANDゲートG6の
他方の入力端子には４分周回路２の出力信号、即ちクロ
ックCLK の４倍の周期のクロックCLK4が入力されてい
る。
【０００８】このような多重変換装置の動作は以下の如
くである。S/P変換回路１に入力された高次群入力デー
タDATAは図２(b) に示されているように４並列のシリア
ル信号D1, D2, D3, D4として出力され、更にその内の信
号D2, D3, D4が遅延回路４によりクロックCLK の４クロ
ック分４To遅延されて信号D2’, D3’, D4’として出力
される。これらの各信号D2’, D3’, D4’, D1, D2, D
3, D4はチャネル選択回路３に入力される。
くである。S/P変換回路１に入力された高次群入力デー
タDATAは図２(b) に示されているように４並列のシリア
ル信号D1, D2, D3, D4として出力され、更にその内の信
号D2, D3, D4が遅延回路４によりクロックCLK の４クロ
ック分４To遅延されて信号D2’, D3’, D4’として出力
される。これらの各信号D2’, D3’, D4’, D1, D2, D
3, D4はチャネル選択回路３に入力される。
【０００９】なお、入力信号DATAとチャネル選択回路３
への入力信号D2’, D3’, D4’, D1, D2, D3, D4との関
係は図２に示されている如くであり、チャネル選択回路
３には入力データDATAの連続する７ビットの信号が並列
に入力されることになる。
への入力信号D2’, D3’, D4’, D1, D2, D3, D4との関
係は図２に示されている如くであり、チャネル選択回路
３には入力データDATAの連続する７ビットの信号が並列
に入力されることになる。
【００１０】ところで、多重化された信号を元の並列信
号に正しく分離するためにはフレームの同期をとる必要
がある。そのため、シリアル信号中のいずれのビットが
フレームの先頭のビットであるかを特定する必要があ
り、そのためにたとえば”1100”というビットパターン
のフレーム同期パターンが使用される。このフレーム同
期パターンが受信されて図２(b) に示されている７ビッ
トの信号D2’, D3’, D4’, D1, D2, D3, D4として出力
されると、ゲート回路G1, G2, G3, G4の内のいずれかで
フレーム同期パターンが検出される。このようなフレー
ム同期パターンの検出結果はチャネル選択制御回路５に
与えられ、チャネル選択制御回路５ではいずれのゲート
回路G1, G2, G3, G4でフレーム同期パターンが検出され
たかに応じてチャネル選択信号S1, S2, S3, S4の内のい
ずれかをアクティブにして、即ち”１”にしてチャネル
選択回路３へ出力する。
号に正しく分離するためにはフレームの同期をとる必要
がある。そのため、シリアル信号中のいずれのビットが
フレームの先頭のビットであるかを特定する必要があ
り、そのためにたとえば”1100”というビットパターン
のフレーム同期パターンが使用される。このフレーム同
期パターンが受信されて図２(b) に示されている７ビッ
トの信号D2’, D3’, D4’, D1, D2, D3, D4として出力
されると、ゲート回路G1, G2, G3, G4の内のいずれかで
フレーム同期パターンが検出される。このようなフレー
ム同期パターンの検出結果はチャネル選択制御回路５に
与えられ、チャネル選択制御回路５ではいずれのゲート
回路G1, G2, G3, G4でフレーム同期パターンが検出され
たかに応じてチャネル選択信号S1, S2, S3, S4の内のい
ずれかをアクティブにして、即ち”１”にしてチャネル
選択回路３へ出力する。
【００１１】チャネル選択回路３ではチャネル選択制御
回路５から与えられるチャネル選択信号S1, S2, S3, S4
に応じて図３に示されているように４チャネルCH1, CH
2, CH3, CH4それぞれに信号D2’, D3’, D4’, D1, D2,
D3,D4から選択的に信号出力を行うことにより、元のチ
ャネル順に揃えて出力する。
回路５から与えられるチャネル選択信号S1, S2, S3, S4
に応じて図３に示されているように４チャネルCH1, CH
2, CH3, CH4それぞれに信号D2’, D3’, D4’, D1, D2,
D3,D4から選択的に信号出力を行うことにより、元のチ
ャネル順に揃えて出力する。
【００１２】なお、各ゲート回路G1, G2, G3, G4の出力
はORゲートG5にも与えられているが、このORゲートG5の
出力は不一致検出回路６に与えられている。また、フレ
ームカウンタ８は前述の４分周回路２から ANDゲートG6
を介して与えられている４分周クロックCLK4に基づいて
フレームパルスを出力している。そして、不一致検出回
路６では、ORゲートG5の出力が”１”になるタイミン
グ、換言すればいずれかのゲート回路G1, G2, G3, G4で
フレーム同期パターンが検出されるタイミングと、フレ
ームカウンタ８から出力されるフレームパルスのタイミ
ングとからフレーム同期の一致／不一致を検出してお
り、不一致が検出された場合にそれを同期保護回路７に
報知する。
はORゲートG5にも与えられているが、このORゲートG5の
出力は不一致検出回路６に与えられている。また、フレ
ームカウンタ８は前述の４分周回路２から ANDゲートG6
を介して与えられている４分周クロックCLK4に基づいて
フレームパルスを出力している。そして、不一致検出回
路６では、ORゲートG5の出力が”１”になるタイミン
グ、換言すればいずれかのゲート回路G1, G2, G3, G4で
フレーム同期パターンが検出されるタイミングと、フレ
ームカウンタ８から出力されるフレームパルスのタイミ
ングとからフレーム同期の一致／不一致を検出してお
り、不一致が検出された場合にそれを同期保護回路７に
報知する。
【００１３】不一致検出回路６により不一致が検出され
た場合、同期保護回路７では同期保護を行った上で、信
号”１”を ANDゲートG6の負論理入力端子へ出力するこ
とにより、４分周回路２からフレームカウンタ８への４
分周クロックCLK4の入力を禁止して所謂ハンティング状
態に入る。
た場合、同期保護回路７では同期保護を行った上で、信
号”１”を ANDゲートG6の負論理入力端子へ出力するこ
とにより、４分周回路２からフレームカウンタ８への４
分周クロックCLK4の入力を禁止して所謂ハンティング状
態に入る。
【００１４】以上が図１に示されているフレーム同期回
路の構成及び動作であり、図１において一点破線にて囲
繞されている範囲がCMOS型LSI 化される範囲である。
路の構成及び動作であり、図１において一点破線にて囲
繞されている範囲がCMOS型LSI 化される範囲である。
【００１５】
【発明が解決しようとする課題】このようなフレーム同
期回路の試験を行うには、チャネル選択回路３のチャネ
ル選択状態をモニタし、全ての状態で同期がとれること
を確認しておく必要がある。このチャネル選択回路３に
よるチャネル選択状態をバイナリ表示でモニタする場合
には、図１に示されているような４並列の出力であれば
２ビット出力でよいが、８並列であれば３ビット出力、
16並列であれば４ビット出力というように並列数が増加
すればする程、モニタ出力のビット数も増加する。これ
は、モニタ出力のためにLSI に設置しなければならない
ピン数が増加することを意味している。このように、フ
レーム同期回路をLSI 化するに際して、ピン数が増加す
ることは、消費電力,ピン配置, パッケージサイズ等の
面で不利になるという問題がある。
期回路の試験を行うには、チャネル選択回路３のチャネ
ル選択状態をモニタし、全ての状態で同期がとれること
を確認しておく必要がある。このチャネル選択回路３に
よるチャネル選択状態をバイナリ表示でモニタする場合
には、図１に示されているような４並列の出力であれば
２ビット出力でよいが、８並列であれば３ビット出力、
16並列であれば４ビット出力というように並列数が増加
すればする程、モニタ出力のビット数も増加する。これ
は、モニタ出力のためにLSI に設置しなければならない
ピン数が増加することを意味している。このように、フ
レーム同期回路をLSI 化するに際して、ピン数が増加す
ることは、消費電力,ピン配置, パッケージサイズ等の
面で不利になるという問題がある。
【００１６】本発明はこのような事情に鑑みてなされも
のであり、出力チャネルの数に拘わらずにチャネル選択
状態のモニタのために新たに必要になるピン数が２本以
下で済むように構成して、上述のような問題点の解消を
図った並列形フレーム同期回路のチャネル選択状態のモ
ニタ回路の提供を目的とする。
のであり、出力チャネルの数に拘わらずにチャネル選択
状態のモニタのために新たに必要になるピン数が２本以
下で済むように構成して、上述のような問題点の解消を
図った並列形フレーム同期回路のチャネル選択状態のモ
ニタ回路の提供を目的とする。
【００１７】
【課題を解決するための手段】図４は本発明に係る並列
形フレーム同期回路のチャネル選択状態のモニタ回路の
第１の発明の原理構成を示すブロック図である。
形フレーム同期回路のチャネル選択状態のモニタ回路の
第１の発明の原理構成を示すブロック図である。
【００１８】図４において、参照符号５及び８は前述の
図１に示されているものと同様のチャネル選択制御回路
５及びフレームカウンタ８であり、チャネル選択制御回
路５からはチャネル数ｎに等しいｎ並列のチャネル選択
信号S1〜Snが出力されている。またフレームカウンタ８
からはフレームパルスFPが基準信号RSとして基準信号端
子10へ出力されている他、１フレーム周期内でそれぞれ
位相が異なるｎ並列の位相信号PH１〜PHｎが出力されて
いる。
図１に示されているものと同様のチャネル選択制御回路
５及びフレームカウンタ８であり、チャネル選択制御回
路５からはチャネル数ｎに等しいｎ並列のチャネル選択
信号S1〜Snが出力されている。またフレームカウンタ８
からはフレームパルスFPが基準信号RSとして基準信号端
子10へ出力されている他、１フレーム周期内でそれぞれ
位相が異なるｎ並列の位相信号PH１〜PHｎが出力されて
いる。
【００１９】参照符号９は判定回路であり、チャネル選
択制御回路５から出力されているｎ並列のチャネル選択
信号S1〜Sn及びフレームカウンタ８から出力されている
ｎ並列の位相信号PH１〜PHｎが入力されている。なお、
位相信号PH１〜PHｎの内の一つはフレームパルスFPがそ
のまま出力されており、これは基準信号RSとして基準信
号端子10へ出力されている。
択制御回路５から出力されているｎ並列のチャネル選択
信号S1〜Sn及びフレームカウンタ８から出力されている
ｎ並列の位相信号PH１〜PHｎが入力されている。なお、
位相信号PH１〜PHｎの内の一つはフレームパルスFPがそ
のまま出力されており、これは基準信号RSとして基準信
号端子10へ出力されている。
【００２０】判定回路９では、チャネル選択制御回路５
から与えられているチャネル選択信号S1〜Snの状態に従
って、フレームカウンタ８の対応する位相信号PH1 〜PH
n をモニタ信号MSとしてモニタ信号端子11へ出力する。
から与えられているチャネル選択信号S1〜Snの状態に従
って、フレームカウンタ８の対応する位相信号PH1 〜PH
n をモニタ信号MSとしてモニタ信号端子11へ出力する。
【００２１】図５は本発明の並列形フレーム同期回路の
チャネル選択状態のモニタ回路の第２の発明の原理構成
を示すブロック図である。
チャネル選択状態のモニタ回路の第２の発明の原理構成
を示すブロック図である。
【００２２】この第２の発明では、チャネル選択制御回
路５から出力されるチャネル選択信号S1〜Snをバイナリ
変換回路12によりバイナリコードに変換し、更にフレー
ムカウンタ８から出力されるフレームパルスFP及び同じ
くフレームカウンタ８から出力されるパラレル／シリア
ル(P/S)変換用クロックP/SCK に同期してパラレル／シ
リアル(P/S) 変換回路13により１本のシリアル信号に変
換してモニタ信号端子11へ出力する。
路５から出力されるチャネル選択信号S1〜Snをバイナリ
変換回路12によりバイナリコードに変換し、更にフレー
ムカウンタ８から出力されるフレームパルスFP及び同じ
くフレームカウンタ８から出力されるパラレル／シリア
ル(P/S)変換用クロックP/SCK に同期してパラレル／シ
リアル(P/S) 変換回路13により１本のシリアル信号に変
換してモニタ信号端子11へ出力する。
【００２３】図６は本発明の並列形フレーム同期回路の
チャネル選択状態のモニタ回路の第３の発明の原理構成
を示すブロック図である。
チャネル選択状態のモニタ回路の第３の発明の原理構成
を示すブロック図である。
【００２４】図６において、参照符号５及び８は前述の
図１に示されているものと同様のチャネル選択制御回路
５及びフレームカウンタ８であり、チャネル選択制御回
路５からはチャネル数ｎに等しいｎ並列のチャネル選択
信号S1〜Snが出力されている。またフレームカウンタ８
には任意のクロックCLKAを順次分周したｎ並列の分周信
号DI1 〜DIn を出力する分周回路80が備えられている。
図１に示されているものと同様のチャネル選択制御回路
５及びフレームカウンタ８であり、チャネル選択制御回
路５からはチャネル数ｎに等しいｎ並列のチャネル選択
信号S1〜Snが出力されている。またフレームカウンタ８
には任意のクロックCLKAを順次分周したｎ並列の分周信
号DI1 〜DIn を出力する分周回路80が備えられている。
【００２５】参照符号９は判定回路であり、チャネル選
択制御回路５から出力されているｎ並列のチャネル選択
信号S1〜Sn及びフレームカウンタ８から出力されている
ｎ並列の分周信号DI1 〜DIn が入力されている。
択制御回路５から出力されているｎ並列のチャネル選択
信号S1〜Sn及びフレームカウンタ８から出力されている
ｎ並列の分周信号DI1 〜DIn が入力されている。
【００２６】判定回路９では、チャネル選択制御回路５
から与えられているチャネル選択信号S1〜Snの状態に従
って、フレームカウンタ８の対応する分周信号DI1 〜DI
n をモニタ信号MSとしてモニタ信号端子11へ出力する。
から与えられているチャネル選択信号S1〜Snの状態に従
って、フレームカウンタ８の対応する分周信号DI1 〜DI
n をモニタ信号MSとしてモニタ信号端子11へ出力する。
【００２７】図７は本発明の並列形フレーム同期回路の
チャネル選択状態のモニタ回路の第４の発明の原理構成
を示すブロック図である。
チャネル選択状態のモニタ回路の第４の発明の原理構成
を示すブロック図である。
【００２８】図７において、参照符号５及び８は前述の
図１に示されているものと同様のチャネル選択制御回路
５及びフレームカウンタ８であり、チャネル選択制御回
路５からはチャネル数ｎに等しいｎ並列のチャネル選択
信号S1〜Snが出力されている。またフレームカウンタ８
からはそれぞれ近接した位相のｎ並列の位相信号PH１〜
PHｎが出力されている。
図１に示されているものと同様のチャネル選択制御回路
５及びフレームカウンタ８であり、チャネル選択制御回
路５からはチャネル数ｎに等しいｎ並列のチャネル選択
信号S1〜Snが出力されている。またフレームカウンタ８
からはそれぞれ近接した位相のｎ並列の位相信号PH１〜
PHｎが出力されている。
【００２９】位相信号PH１〜PHｎはパルス幅変換回路14
に与えられている。パルス幅変換回路14はフレームカウ
ンタ８から出力される各位相信号PH１〜PHｎを基にパル
ス幅が異なる識別信号IS１〜ISｎを発生して判定回路９
へｎ並列の信号として与えている。
に与えられている。パルス幅変換回路14はフレームカウ
ンタ８から出力される各位相信号PH１〜PHｎを基にパル
ス幅が異なる識別信号IS１〜ISｎを発生して判定回路９
へｎ並列の信号として与えている。
【００３０】参照符号９は判定回路であり、チャネル選
択制御回路５から出力されているｎ並列のチャネル選択
信号S1〜Sn及び上述のパルス幅変換回路14から与えられ
ているｎ並列の識別信号IS１〜ISｎが入力されている。
択制御回路５から出力されているｎ並列のチャネル選択
信号S1〜Sn及び上述のパルス幅変換回路14から与えられ
ているｎ並列の識別信号IS１〜ISｎが入力されている。
【００３１】判定回路９では、チャネル選択制御回路５
から与えられているチャネル選択信号S1〜Snの状態に従
って、パルス幅変換回路14の対応する識別信号IS1 〜IS
n をモニタ信号MSとしてモニタ信号端子11へ出力する。
から与えられているチャネル選択信号S1〜Snの状態に従
って、パルス幅変換回路14の対応する識別信号IS1 〜IS
n をモニタ信号MSとしてモニタ信号端子11へ出力する。
【００３２】
【作用】上述のような図４に示されている原理構成の本
発明の並列形フレーム同期回路のチャネル選択状態のモ
ニタ回路の第１の発明では、チャネル選択制御回路５か
ら判定回路９に与えられているチャネル選択信号S1〜Sn
の内のアクティブなチャネル選択信号S1 (又はS2〜Sn)
に対応するフレームカウンタ８から判定回路９に与えら
れている位相信号PH1(又はPH２〜PHn)がモニタ信号端子
11から出力される。そして、基準信号端子10からは基準
信号RSであるフレームパルスFPが出力されているので、
両者を比較することにより、いずれのチャネル選択信号
S1〜Snがアクティブになっているかが確認可能になる。
発明の並列形フレーム同期回路のチャネル選択状態のモ
ニタ回路の第１の発明では、チャネル選択制御回路５か
ら判定回路９に与えられているチャネル選択信号S1〜Sn
の内のアクティブなチャネル選択信号S1 (又はS2〜Sn)
に対応するフレームカウンタ８から判定回路９に与えら
れている位相信号PH1(又はPH２〜PHn)がモニタ信号端子
11から出力される。そして、基準信号端子10からは基準
信号RSであるフレームパルスFPが出力されているので、
両者を比較することにより、いずれのチャネル選択信号
S1〜Snがアクティブになっているかが確認可能になる。
【００３３】また図５に示されているような第２の発明
の構成によれば、チャネル選択制御回路５から出力され
るチャネル選択信号S1〜Snのいずれがアクティブである
か、換言すればいずれが”１”であるかが、たとえばチ
ャネル数ｎが４であれば２ビットの、チャネル数ｎが８
であれば３ビットの、チャネル数ｎが16であれば４ビッ
トのバイナリコードに変換され、更にフレームカウンタ
８から出力されているフレームパルスFPに同期して P/S
変換回路13により１本のシリアル信号に変換されてモニ
タ信号端子11へ出力される。モニタ信号端子11から出力
されたモニタ信号MSはその各ビットの値を読み取ること
で、いずれのチャネル選択信号S1〜Snがアクティブであ
るかが判断可能である。
の構成によれば、チャネル選択制御回路５から出力され
るチャネル選択信号S1〜Snのいずれがアクティブである
か、換言すればいずれが”１”であるかが、たとえばチ
ャネル数ｎが４であれば２ビットの、チャネル数ｎが８
であれば３ビットの、チャネル数ｎが16であれば４ビッ
トのバイナリコードに変換され、更にフレームカウンタ
８から出力されているフレームパルスFPに同期して P/S
変換回路13により１本のシリアル信号に変換されてモニ
タ信号端子11へ出力される。モニタ信号端子11から出力
されたモニタ信号MSはその各ビットの値を読み取ること
で、いずれのチャネル選択信号S1〜Snがアクティブであ
るかが判断可能である。
【００３４】更に図６に示されているような原理構成の
本発明の並列形フレーム同期回路のチャネル選択状態の
モニタ回路の第３の発明では、チャネル選択制御回路５
から判定回路９に与えられているチャネル選択信号S1〜
Snの内のアクティブなチャネル選択信号S1 (又はS2〜S
n) に対応するフレームカウンタ８の分周回路80から判
定回路９に与えられている分周信号DI1(又はDI2 〜DIn)
がモニタ信号端子11から出力される。フレームカウンタ
８の分周回路80から出力される各分周信号DI1 〜DIn は
順次分周されていてそれぞれの周波数が異なっているの
で、モニタ信号端子11から出力されるモニタ信号MSの周
波数を検出することにより、いずれのチャネル選択信号
S1〜Snがアクティブになっているかが確認可能になる。
本発明の並列形フレーム同期回路のチャネル選択状態の
モニタ回路の第３の発明では、チャネル選択制御回路５
から判定回路９に与えられているチャネル選択信号S1〜
Snの内のアクティブなチャネル選択信号S1 (又はS2〜S
n) に対応するフレームカウンタ８の分周回路80から判
定回路９に与えられている分周信号DI1(又はDI2 〜DIn)
がモニタ信号端子11から出力される。フレームカウンタ
８の分周回路80から出力される各分周信号DI1 〜DIn は
順次分周されていてそれぞれの周波数が異なっているの
で、モニタ信号端子11から出力されるモニタ信号MSの周
波数を検出することにより、いずれのチャネル選択信号
S1〜Snがアクティブになっているかが確認可能になる。
【００３５】従って、本第３の発明においては、モニタ
信号MSのためには１個のピンを新たに設ければよい。
信号MSのためには１個のピンを新たに設ければよい。
【００３６】また更に、図７に示されているような原理
構成の本発明の並列形フレーム同期回路のチャネル選択
状態のモニタ回路の第４の発明では、チャネル選択制御
回路５から判定回路９に与えられているチャネル選択信
号S1〜Snの内のアクティブなチャネル選択信号S1 (又は
S2〜Sn) に対応するパルス幅変換回路14から判定回路９
に与えられている識別信号IS1(又はIS２〜ISn)がモニタ
信号端子11から出力される。そしてそれぞれの識別信号
IS１〜ISｎはそのパルス幅が異なるので、いずれのチャ
ネル選択信号S1〜Snがアクティブになっているかが確認
可能になる。
構成の本発明の並列形フレーム同期回路のチャネル選択
状態のモニタ回路の第４の発明では、チャネル選択制御
回路５から判定回路９に与えられているチャネル選択信
号S1〜Snの内のアクティブなチャネル選択信号S1 (又は
S2〜Sn) に対応するパルス幅変換回路14から判定回路９
に与えられている識別信号IS1(又はIS２〜ISn)がモニタ
信号端子11から出力される。そしてそれぞれの識別信号
IS１〜ISｎはそのパルス幅が異なるので、いずれのチャ
ネル選択信号S1〜Snがアクティブになっているかが確認
可能になる。
【００３７】従って、本第４の発明においても第３の発
明同様に、モニタ信号MSのためには１個のピンを新たに
設ければよい。
明同様に、モニタ信号MSのためには１個のピンを新たに
設ければよい。
【００３８】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００３９】図８は本発明の並列形フレーム同期回路の
チャネル選択状態のモニタ回路の第１の発明の一実施例
の構成を示すブロック図であり、４チャネル出力に対応
した構成例を示している。
チャネル選択状態のモニタ回路の第１の発明の一実施例
の構成を示すブロック図であり、４チャネル出力に対応
した構成例を示している。
【００４０】図８において、参照符号５及び８は前述の
図１のチャネル選択制御回路５及びフレームカウンタ８
であり、チャネル選択制御回路５からはチャネル数４に
等しい４並列のチャネル選択信号S1, S2, S3, S4が出力
されている。またフレームカウンタ８からは１フレーム
周期相当のフレームパルスFPが基準信号RSとして基準信
号端子10へ出力されている他、フレームパルスFPの１周
期を図９(a), (b), (c) 及び(d) にそれぞれ示されてい
るような異なる位相の４並列の位相信号PH1, PH2, PH3,
PH4が出力されている。
図１のチャネル選択制御回路５及びフレームカウンタ８
であり、チャネル選択制御回路５からはチャネル数４に
等しい４並列のチャネル選択信号S1, S2, S3, S4が出力
されている。またフレームカウンタ８からは１フレーム
周期相当のフレームパルスFPが基準信号RSとして基準信
号端子10へ出力されている他、フレームパルスFPの１周
期を図９(a), (b), (c) 及び(d) にそれぞれ示されてい
るような異なる位相の４並列の位相信号PH1, PH2, PH3,
PH4が出力されている。
【００４１】参照符号９は判定回路であり、チャネル選
択制御回路５から出力されている４並列のチャネル選択
信号S1, S2, S3, S4及びフレームカウンタ８から出力さ
れている４並列の位相信号PH1, PH2,PH3, PH4が入力さ
れている。なお、位相信号PH1, PH2, PH3, PH4の内の一
つであるPH１はフレームパルスFPそのものであり、基準
信号RSとして基準信号端子10へ出力されている。
択制御回路５から出力されている４並列のチャネル選択
信号S1, S2, S3, S4及びフレームカウンタ８から出力さ
れている４並列の位相信号PH1, PH2,PH3, PH4が入力さ
れている。なお、位相信号PH1, PH2, PH3, PH4の内の一
つであるPH１はフレームパルスFPそのものであり、基準
信号RSとして基準信号端子10へ出力されている。
【００４２】判定回路９は、チャネル数４に等しい数の
２入力の ANDゲート91, 92, 93, 94及びこれらの出力が
入力されている４入力のORゲート90とで構成されてお
り、ORゲート90の出力がモニタ信号端子11へのモニタ信
号MSとなっている。
２入力の ANDゲート91, 92, 93, 94及びこれらの出力が
入力されている４入力のORゲート90とで構成されてお
り、ORゲート90の出力がモニタ信号端子11へのモニタ信
号MSとなっている。
【００４３】ANDゲート91には位相信号PH1 とチャネル
選択信号S1とが、 ANDゲート92には位相信号PH2 とチャ
ネル選択信号S2とが、 ANDゲート93には位相信号PH3 と
チャネル選択信号S3とが、 ANDゲート94には位相信号PH
4 とチャネル選択信号S4とがそれぞれ入力されている。
選択信号S1とが、 ANDゲート92には位相信号PH2 とチャ
ネル選択信号S2とが、 ANDゲート93には位相信号PH3 と
チャネル選択信号S3とが、 ANDゲート94には位相信号PH
4 とチャネル選択信号S4とがそれぞれ入力されている。
【００４４】従って、各 ANDゲート91, 92, 93, 94にお
いて、両入力が共に”１”であればその出力が”１”に
なり、ORゲート90の出力も”１”になる。換言すれば、
チャネル選択信号S1, S2, S3, S4の内のたとえばS1 (又
はS2, S3, S4) がアクティブ、即ち”１”であれば、そ
れに対応する位相信号PH1(又はPH2, PH3, PH4)が ANDゲ
ート91 (又は92, 93, 94), ORゲート90を通じてモニタ
信号端子11へ出力される。
いて、両入力が共に”１”であればその出力が”１”に
なり、ORゲート90の出力も”１”になる。換言すれば、
チャネル選択信号S1, S2, S3, S4の内のたとえばS1 (又
はS2, S3, S4) がアクティブ、即ち”１”であれば、そ
れに対応する位相信号PH1(又はPH2, PH3, PH4)が ANDゲ
ート91 (又は92, 93, 94), ORゲート90を通じてモニタ
信号端子11へ出力される。
【００４５】図１０はそのような状態を示すタイミング
チャートであり、図１０(a) は基準信号端子10から出力
される基準信号RSを、図１０(b) はチャネル選択信号S1
がアクティブである場合に、図１０(c) はチャネル選択
信号S2がアクティブである場合に、図１０(d) はチャネ
ル選択信号S3がアクティブである場合に、図１０(e)は
チャネル選択信号S4がアクティブである場合にそれぞれ
モニタ信号端子11から出力されるモニタ信号MSを示して
いる。換言すれば、いずれかのチャネル選択信号S1 (又
はS2, S3, S4) がアクティブであればそれに対応する位
相信号PH1(又はPH2, PH3, PH4)がモニタ信号MSとしてそ
のまま出力される。
チャートであり、図１０(a) は基準信号端子10から出力
される基準信号RSを、図１０(b) はチャネル選択信号S1
がアクティブである場合に、図１０(c) はチャネル選択
信号S2がアクティブである場合に、図１０(d) はチャネ
ル選択信号S3がアクティブである場合に、図１０(e)は
チャネル選択信号S4がアクティブである場合にそれぞれ
モニタ信号端子11から出力されるモニタ信号MSを示して
いる。換言すれば、いずれかのチャネル選択信号S1 (又
はS2, S3, S4) がアクティブであればそれに対応する位
相信号PH1(又はPH2, PH3, PH4)がモニタ信号MSとしてそ
のまま出力される。
【００４６】この図１０(b) 〜図１０(e) にそれぞれ示
されているように、いずれのチャネル選択信号S1, S2,
S3, S4がアクティブであるかにより、モニタ信号端子11
から出力されるモニタ信号MSと基準信号端子10から出力
される基準信号RS、即ちフレームパルスFPとの間に位相
差が生じるので、いずれのチャネル選択信号S1, S2,S3,
S4が現在アクティブであるかが容易に判断可能であ
る。
されているように、いずれのチャネル選択信号S1, S2,
S3, S4がアクティブであるかにより、モニタ信号端子11
から出力されるモニタ信号MSと基準信号端子10から出力
される基準信号RS、即ちフレームパルスFPとの間に位相
差が生じるので、いずれのチャネル選択信号S1, S2,S3,
S4が現在アクティブであるかが容易に判断可能であ
る。
【００４７】なお、フレーム同期回路には通常なんらか
の基準位相信号の出力端子が設けられているので、本発
明回路のために基準信号端子10を別途新たに設けずとも
よい場合が多い。従って、そのような場合には本発明回
路ではモニタ信号端子11のみを新たに設ければよいこと
になり、実質的には新たに必要なピン数は１でよいこと
になる。
の基準位相信号の出力端子が設けられているので、本発
明回路のために基準信号端子10を別途新たに設けずとも
よい場合が多い。従って、そのような場合には本発明回
路ではモニタ信号端子11のみを新たに設ければよいこと
になり、実質的には新たに必要なピン数は１でよいこと
になる。
【００４８】図１１は本発明の並列形フレーム同期回路
のチャネル選択状態のモニタ回路の第２の発明の具体的
な構成の一実施例を示すブロック図であり、チャネル数
ｎが４である多重同期回路に本発明を適用した場合の構
成が示されている。
のチャネル選択状態のモニタ回路の第２の発明の具体的
な構成の一実施例を示すブロック図であり、チャネル数
ｎが４である多重同期回路に本発明を適用した場合の構
成が示されている。
【００４９】この第２の発明の実施例では、チャネル選
択制御回路５から出力されるチャネル選択信号S1, S2,
S3, S4をバイナリ変換回路12により２ビットのバイナリ
コードに変換し、更にフレームカウンタ８から出力され
るフレームパルスFP及び同じくフレームカウンタ８から
出力されるパラレル／シリアル(P/S) 変換用クロックP/
SCK に同期してパラレル／シリアル(P/S) 変換回路13に
より１本のシリアル信号に変換してモニタ信号端子11へ
出力する。
択制御回路５から出力されるチャネル選択信号S1, S2,
S3, S4をバイナリ変換回路12により２ビットのバイナリ
コードに変換し、更にフレームカウンタ８から出力され
るフレームパルスFP及び同じくフレームカウンタ８から
出力されるパラレル／シリアル(P/S) 変換用クロックP/
SCK に同期してパラレル／シリアル(P/S) 変換回路13に
より１本のシリアル信号に変換してモニタ信号端子11へ
出力する。
【００５０】バイナリ変換回路12は、チャネル数ｎが４
である本実施例においては、２個の２入力のORゲート12
1 及び122 にて構成されていて、ORゲート121 にはチャ
ネル選択信号S3とS4が、同122 にはチャネル選択信号S2
とS4がそれぞれ入力されている。両ORゲート121, 122の
出力BA, BBは P/S変換回路13に入力されている。
である本実施例においては、２個の２入力のORゲート12
1 及び122 にて構成されていて、ORゲート121 にはチャ
ネル選択信号S3とS4が、同122 にはチャネル選択信号S2
とS4がそれぞれ入力されている。両ORゲート121, 122の
出力BA, BBは P/S変換回路13に入力されている。
【００５１】ここで、チャネル選択信号S1, S2, S3, S4
の値、即ちアクティブである場合の値”１”及び無効で
ある場合の値”０”と上述の両ORゲート121, 122の出力
信号BA, BBの値との関係は図１２に示されているような
関係になる。換言すれば、両ORゲート121, 122の出力信
号BA, BBはチャネル選択信号S1, S2, S3, S4の内のいず
れが”１”であるかを示すバイナリコードになってい
る。
の値、即ちアクティブである場合の値”１”及び無効で
ある場合の値”０”と上述の両ORゲート121, 122の出力
信号BA, BBの値との関係は図１２に示されているような
関係になる。換言すれば、両ORゲート121, 122の出力信
号BA, BBはチャネル選択信号S1, S2, S3, S4の内のいず
れが”１”であるかを示すバイナリコードになってい
る。
【００５２】このようなバイナリ変換回路12の出力信号
である２並列のバイナリコードBA,BBは P/S変換回路13
に入力されるが、ここではフレームカウンタ８から与え
られているフレームパルスFP及び P/S変換用クロックP/
SCK により両バイナリコードBA, BBが、図１３(a) に示
されているフレームパルスFPに同期して図１３(b) に示
されているように２ビットのシリアル信号に変換されて
モニタ信号MSとしてモニタ信号端子11へ出力される。
である２並列のバイナリコードBA,BBは P/S変換回路13
に入力されるが、ここではフレームカウンタ８から与え
られているフレームパルスFP及び P/S変換用クロックP/
SCK により両バイナリコードBA, BBが、図１３(a) に示
されているフレームパルスFPに同期して図１３(b) に示
されているように２ビットのシリアル信号に変換されて
モニタ信号MSとしてモニタ信号端子11へ出力される。
【００５３】このような第２の発明の実施例の構成によ
れば、チャネル選択制御回路５から出力されるチャネル
選択信号S1, S2, S3, S4のいずれがアクティブである
か、換言すればいずれが”１”であるかが、チャネル数
ｎが４であるので２ビットのバイナリコードに変換さ
れ、更にフレームカウンタ８から出力されているフレー
ムパルスFPに同期して P/S変換回路13により１本のシリ
アル信号に変換されてモニタ信号端子11へ出力される。
モニタ信号端子11から出力されたモニタ信号MSはその各
ビットBA, BBの値を読み取ることで、いずれのチャネル
選択信号S1, S2, S3, S4がアクティブであるかが判断可
能である。
れば、チャネル選択制御回路５から出力されるチャネル
選択信号S1, S2, S3, S4のいずれがアクティブである
か、換言すればいずれが”１”であるかが、チャネル数
ｎが４であるので２ビットのバイナリコードに変換さ
れ、更にフレームカウンタ８から出力されているフレー
ムパルスFPに同期して P/S変換回路13により１本のシリ
アル信号に変換されてモニタ信号端子11へ出力される。
モニタ信号端子11から出力されたモニタ信号MSはその各
ビットBA, BBの値を読み取ることで、いずれのチャネル
選択信号S1, S2, S3, S4がアクティブであるかが判断可
能である。
【００５４】なお、フレーム同期回路には通常なんらか
の基準位相信号の出力端子が設けられているので、本発
明回路のために基準信号端子10を別途新たに設けずとも
よい場合が多い。従って、そのような場合には本発明回
路ではモニタ信号端子11のみを新たに設ければよいこと
になり、実質的には新たに必要なピン数は１でよいこと
になる。
の基準位相信号の出力端子が設けられているので、本発
明回路のために基準信号端子10を別途新たに設けずとも
よい場合が多い。従って、そのような場合には本発明回
路ではモニタ信号端子11のみを新たに設ければよいこと
になり、実質的には新たに必要なピン数は１でよいこと
になる。
【００５５】図１４は本発明の並列形フレーム同期回路
のチャネル選択状態のモニタ回路の第３の発明の具体的
な構成の一実施例を示すブロック図であり、チャネル数
ｎが４である多重同期回路に本発明を適用した場合の構
成が示されている。
のチャネル選択状態のモニタ回路の第３の発明の具体的
な構成の一実施例を示すブロック図であり、チャネル数
ｎが４である多重同期回路に本発明を適用した場合の構
成が示されている。
【００５６】図１４において、参照符号５及び８は前述
の図１のチャネル選択制御回路５及びフレームカウンタ
８であり、チャネル選択制御回路５からはチャネル数４
に等しい４並列のチャネル選択信号S1, S2, S3, S4が出
力されている。またフレームカウンタ８には任意のクロ
ックCLKAを順次２分周した４並列の分周信号DI1, DI2,
DI3, DI4を出力する分周回路80が備えられている。
の図１のチャネル選択制御回路５及びフレームカウンタ
８であり、チャネル選択制御回路５からはチャネル数４
に等しい４並列のチャネル選択信号S1, S2, S3, S4が出
力されている。またフレームカウンタ８には任意のクロ
ックCLKAを順次２分周した４並列の分周信号DI1, DI2,
DI3, DI4を出力する分周回路80が備えられている。
【００５７】分周回路80は具体的には、入力されたクロ
ックCLKAを２分周して出力する第１分周器81, 第１分周
器81の出力を２分周して出力する第２分周器82, 第２分
周器82の出力を２分周して出力する第３分周器83, 第３
分周器83の出力を２分周して出力する第４分周器84にて
構成されている。従って、第１分周器81から出力される
分周信号DI1 はクロックCLKAの1/２倍の周波数、第２分
周器82から出力される分周信号DI2 は分周信号DI1 の1/
２倍の周波数、第３分周器83から出力される分周信号DI
3 は分周信号DI2 の1/２倍の周波数、第４分周器84から
出力される分周信号DI4 は分周信号DI3 の1/２倍の周波
数となっている。
ックCLKAを２分周して出力する第１分周器81, 第１分周
器81の出力を２分周して出力する第２分周器82, 第２分
周器82の出力を２分周して出力する第３分周器83, 第３
分周器83の出力を２分周して出力する第４分周器84にて
構成されている。従って、第１分周器81から出力される
分周信号DI1 はクロックCLKAの1/２倍の周波数、第２分
周器82から出力される分周信号DI2 は分周信号DI1 の1/
２倍の周波数、第３分周器83から出力される分周信号DI
3 は分周信号DI2 の1/２倍の周波数、第４分周器84から
出力される分周信号DI4 は分周信号DI3 の1/２倍の周波
数となっている。
【００５８】参照符号９は判定回路であり、具体的な構
成は図８に示されている前述の第１の発明のそれと同様
である。即ち、チャネル選択制御回路５から出力されて
いる４並列のチャネル選択信号S1, S2, S3, S4及びフレ
ームカウンタ８の分周回路80の各分周器81, 82, 83, 84
から出力されている４並列の分周信号DI1, DI2, DI3,DI
4が入力されている。
成は図８に示されている前述の第１の発明のそれと同様
である。即ち、チャネル選択制御回路５から出力されて
いる４並列のチャネル選択信号S1, S2, S3, S4及びフレ
ームカウンタ８の分周回路80の各分周器81, 82, 83, 84
から出力されている４並列の分周信号DI1, DI2, DI3,DI
4が入力されている。
【００５９】判定回路９は、チャネル数４に等しい数の
２入力の ANDゲート91, 92, 93, 94及びこれらの出力が
入力されている４入力のORゲート90とで構成されてお
り、ORゲート90の出力がモニタ信号端子11へのモニタ信
号MSとなっている。
２入力の ANDゲート91, 92, 93, 94及びこれらの出力が
入力されている４入力のORゲート90とで構成されてお
り、ORゲート90の出力がモニタ信号端子11へのモニタ信
号MSとなっている。
【００６０】ANDゲート91には分周信号DI1 とチャネル
選択信号S1とが、 ANDゲート92には分周信号DI2 とチャ
ネル選択信号S2とが、 ANDゲート93には分周信号DI3 と
チャネル選択信号S3とが、 ANDゲート94には分周信号DI
4 とチャネル選択信号S4とがそれぞれ入力されている。
選択信号S1とが、 ANDゲート92には分周信号DI2 とチャ
ネル選択信号S2とが、 ANDゲート93には分周信号DI3 と
チャネル選択信号S3とが、 ANDゲート94には分周信号DI
4 とチャネル選択信号S4とがそれぞれ入力されている。
【００６１】従って、各 ANDゲート91, 92, 93, 94にお
いて、両入力が共に”１”であればその出力が”１”に
なり、ORゲート90の出力も”１”になる。換言すれば、
チャネル選択信号S1, S2, S3, S4の内のたとえばS1 (又
はS2, S3, S4) がアクティブ、即ち”１”であれば、そ
れに対応する分周信号DI1(又はDI2, DI3, DI4)が ANDゲ
ート91 (又は92, 93, 94), ORゲート90を通じてモニタ
信号端子11へ出力される。
いて、両入力が共に”１”であればその出力が”１”に
なり、ORゲート90の出力も”１”になる。換言すれば、
チャネル選択信号S1, S2, S3, S4の内のたとえばS1 (又
はS2, S3, S4) がアクティブ、即ち”１”であれば、そ
れに対応する分周信号DI1(又はDI2, DI3, DI4)が ANDゲ
ート91 (又は92, 93, 94), ORゲート90を通じてモニタ
信号端子11へ出力される。
【００６２】図１５はそのような状態を示すタイミング
チャートであり、図１５(a) はチャネル選択信号S1がア
クティブである場合にモニタ信号MSとしてモニタ信号端
子11から出力される分周回路81の出力を、図１５(b) は
チャネル選択信号S2がアクティブである場合にモニタ信
号MSとしてモニタ信号端子11から出力される分周回路82
の出力を、図１５(c) はチャネル選択信号S3がアクティ
ブである場合にモニタ信号MSとしてモニタ信号端子11か
ら出力される分周回路83の出力を、図１５(d)はチャネ
ル選択信号S4がアクティブである場合にモニタ信号MSと
してモニタ信号端子11から出力される分周回路84の出力
をそれぞれ示している。換言すれば、いずれかのチャネ
ル選択信号S1 (又はS2, S3, S4) がアクティブであれば
それに対応する分周信号DI1(又はDI2, DI3, DI4)がモニ
タ信号MSとしてモニタ信号端子11からそのまま出力され
る。
チャートであり、図１５(a) はチャネル選択信号S1がア
クティブである場合にモニタ信号MSとしてモニタ信号端
子11から出力される分周回路81の出力を、図１５(b) は
チャネル選択信号S2がアクティブである場合にモニタ信
号MSとしてモニタ信号端子11から出力される分周回路82
の出力を、図１５(c) はチャネル選択信号S3がアクティ
ブである場合にモニタ信号MSとしてモニタ信号端子11か
ら出力される分周回路83の出力を、図１５(d)はチャネ
ル選択信号S4がアクティブである場合にモニタ信号MSと
してモニタ信号端子11から出力される分周回路84の出力
をそれぞれ示している。換言すれば、いずれかのチャネ
ル選択信号S1 (又はS2, S3, S4) がアクティブであれば
それに対応する分周信号DI1(又はDI2, DI3, DI4)がモニ
タ信号MSとしてモニタ信号端子11からそのまま出力され
る。
【００６３】この図１５(a) 〜図１５(d) にそれぞれ示
されているように、いずれのチャネル選択信号S1, S2,
S3, S4がアクティブであるかにより、モニタ信号端子11
から出力されるモニタ信号MSはその周波数が異なるの
で、いずれのチャネル選択信号S1, S2, S3, S4が現在ア
クティブであるかが容易に判断可能である。
されているように、いずれのチャネル選択信号S1, S2,
S3, S4がアクティブであるかにより、モニタ信号端子11
から出力されるモニタ信号MSはその周波数が異なるの
で、いずれのチャネル選択信号S1, S2, S3, S4が現在ア
クティブであるかが容易に判断可能である。
【００６４】なお、本実施例では分周回路80は順次２分
周する構成となっているが、それぞれ任意の分周比をと
るように構成してもよいことは言うまでもない。
周する構成となっているが、それぞれ任意の分周比をと
るように構成してもよいことは言うまでもない。
【００６５】図１６は本発明の並列形フレーム同期回路
のチャネル選択状態のモニタ回路の第４の発明の具体的
な構成の一実施例を示すブロック図であり、チャネル数
ｎが４である多重同期回路に本発明を適用した場合の構
成が示されている。
のチャネル選択状態のモニタ回路の第４の発明の具体的
な構成の一実施例を示すブロック図であり、チャネル数
ｎが４である多重同期回路に本発明を適用した場合の構
成が示されている。
【００６６】図１６において、参照符号５及び８は前述
の図１のチャネル選択制御回路５及びフレームカウンタ
８であり、チャネル選択制御回路５からはチャネル数４
に等しい４並列のチャネル選択信号S1, S2, S3, S4が出
力されている。またフレームカウンタ８からはそれぞれ
近接した位相の位相信号PH1, PH2, PH3, PH4が出力され
ていて、パルス幅変換回路14に入力されている。
の図１のチャネル選択制御回路５及びフレームカウンタ
８であり、チャネル選択制御回路５からはチャネル数４
に等しい４並列のチャネル選択信号S1, S2, S3, S4が出
力されている。またフレームカウンタ８からはそれぞれ
近接した位相の位相信号PH1, PH2, PH3, PH4が出力され
ていて、パルス幅変換回路14に入力されている。
【００６７】パルス幅変換回路14は、図１７(a), (b),
(c), (d) にそれぞれ実線で示されているようなフレー
ムカウンタ８から出力される各位相信号PH1, PH2, PH3,
PH4を、破線と実線とを併せた範囲として示されている
パルス幅を有する識別信号IS１〜IS４に変換する回路で
ある。パルス幅変換回路14は具体的には、位相信号PH1
とPH2 とを入力とするORゲート141 、このORゲート141
の出力と位相信号PH3とを入力とするORゲート142 、こ
のORゲート142 の出力と位相信号PH4 とを入力とするOR
ゲート143 とで構成されている。
(c), (d) にそれぞれ実線で示されているようなフレー
ムカウンタ８から出力される各位相信号PH1, PH2, PH3,
PH4を、破線と実線とを併せた範囲として示されている
パルス幅を有する識別信号IS１〜IS４に変換する回路で
ある。パルス幅変換回路14は具体的には、位相信号PH1
とPH2 とを入力とするORゲート141 、このORゲート141
の出力と位相信号PH3とを入力とするORゲート142 、こ
のORゲート142 の出力と位相信号PH4 とを入力とするOR
ゲート143 とで構成されている。
【００６８】ORゲート141 の出力は図１７(a) 及び(b)
にそれぞれ実線で示されている位相信号PH1 のパルス幅
とPH2 のパルス幅とを合わせたパルス幅の識別信号IS2
を出力する。この識別信号IS2 のパルス幅は図１７(b)
に破線と実線とを合わせた範囲として示されている。OR
ゲート142 の出力は前述の識別信号IS2 のパルス幅と図
１７(c) に実線で示されている位相信号PH3 のパルス幅
とを合わせたパルス幅の識別信号IS3 を出力する。この
識別信号IS3 のパルス幅は図１７(c) に破線と実線とを
合わせた範囲として示されている。更に、ORゲート143
の出力は前述の識別信号IS3 のパルス幅と図１７(d) に
実線で示されている位相信号PH4 のパルス幅とを合わせ
たパルス幅の識別信号IS4 を出力する。この識別信号IS
4 のパルス幅は図１７(d)に破線と実線とを合わせた範
囲として示されている。
にそれぞれ実線で示されている位相信号PH1 のパルス幅
とPH2 のパルス幅とを合わせたパルス幅の識別信号IS2
を出力する。この識別信号IS2 のパルス幅は図１７(b)
に破線と実線とを合わせた範囲として示されている。OR
ゲート142 の出力は前述の識別信号IS2 のパルス幅と図
１７(c) に実線で示されている位相信号PH3 のパルス幅
とを合わせたパルス幅の識別信号IS3 を出力する。この
識別信号IS3 のパルス幅は図１７(c) に破線と実線とを
合わせた範囲として示されている。更に、ORゲート143
の出力は前述の識別信号IS3 のパルス幅と図１７(d) に
実線で示されている位相信号PH4 のパルス幅とを合わせ
たパルス幅の識別信号IS4 を出力する。この識別信号IS
4 のパルス幅は図１７(d)に破線と実線とを合わせた範
囲として示されている。
【００６９】参照符号９は判定回路であり、具体的な構
成は図８に示されている前述の第１の発明のそれと同様
である。即ち、チャネル選択制御回路５から出力されて
いる４並列のチャネル選択信号S1, S2, S3, S4及びパル
ス幅変換回路14から出力されている４並列の識別信号IS
1, IS2, IS3, IS4が入力されている。
成は図８に示されている前述の第１の発明のそれと同様
である。即ち、チャネル選択制御回路５から出力されて
いる４並列のチャネル選択信号S1, S2, S3, S4及びパル
ス幅変換回路14から出力されている４並列の識別信号IS
1, IS2, IS3, IS4が入力されている。
【００７０】判定回路９は、チャネル数４に等しい数の
２入力の ANDゲート91, 92, 93, 94及びこれらの出力が
入力されている４入力のORゲート90とで構成されてお
り、ORゲート90の出力がモニタ信号端子11へのモニタ信
号MSとなっている。
２入力の ANDゲート91, 92, 93, 94及びこれらの出力が
入力されている４入力のORゲート90とで構成されてお
り、ORゲート90の出力がモニタ信号端子11へのモニタ信
号MSとなっている。
【００７１】ANDゲート91には識別信号IS1 とチャネル
選択信号S1とが、 ANDゲート92には識別信号IS2 とチャ
ネル選択信号S2とが、 ANDゲート93には識別信号IS3 と
チャネル選択信号S3とが、 ANDゲート94には識別信号IS
4 とチャネル選択信号S4とがそれぞれ入力されている。
選択信号S1とが、 ANDゲート92には識別信号IS2 とチャ
ネル選択信号S2とが、 ANDゲート93には識別信号IS3 と
チャネル選択信号S3とが、 ANDゲート94には識別信号IS
4 とチャネル選択信号S4とがそれぞれ入力されている。
【００７２】従って、各 ANDゲート91, 92, 93, 94にお
いて、両入力が共に”１”であればその出力が”１”に
なり、ORゲート90の出力も”１”になる。換言すれば、
チャネル選択信号S1, S2, S3, S4の内のたとえばS1 (又
はS2, S3, S4) がアクティブ、即ち”１”であれば、そ
れに対応する識別信号IS1(又はIS2, IS3, IS4)が ANDゲ
ート91 (又は92, 93, 94), ORゲート90を通じてモニタ
信号端子11へ出力される。
いて、両入力が共に”１”であればその出力が”１”に
なり、ORゲート90の出力も”１”になる。換言すれば、
チャネル選択信号S1, S2, S3, S4の内のたとえばS1 (又
はS2, S3, S4) がアクティブ、即ち”１”であれば、そ
れに対応する識別信号IS1(又はIS2, IS3, IS4)が ANDゲ
ート91 (又は92, 93, 94), ORゲート90を通じてモニタ
信号端子11へ出力される。
【００７３】図１８はそのような状態を示すタイミング
チャートであり、図１８(a) はチャネル選択信号S1がア
クティブである場合にモニタ信号MSとしてモニタ信号端
子11から出力される識別信号IS1 を、図１８(b) はチャ
ネル選択信号S2がアクティブである場合にモニタ信号MS
としてモニタ信号端子11から出力される識別信号IS2
を、図１８(c) はチャネル選択信号S3がアクティブであ
る場合にモニタ信号MSとしてモニタ信号端子11から出力
される識別信号IS3 を、図１８(d) はチャネル選択信号
S4がアクティブである場合にモニタ信号MSとしてモニタ
信号端子11から出力される識別信号IS4 をそれぞれ示し
ている。換言すれば、いずれかのチャネル選択信号S1
(又はS2, S3, S4) がアクティブであればそれに対応す
る識別信号IS1(又はIS2, IS3, IS4)がモニタ信号MSとし
てモニタ信号端子11からそのまま出力される。
チャートであり、図１８(a) はチャネル選択信号S1がア
クティブである場合にモニタ信号MSとしてモニタ信号端
子11から出力される識別信号IS1 を、図１８(b) はチャ
ネル選択信号S2がアクティブである場合にモニタ信号MS
としてモニタ信号端子11から出力される識別信号IS2
を、図１８(c) はチャネル選択信号S3がアクティブであ
る場合にモニタ信号MSとしてモニタ信号端子11から出力
される識別信号IS3 を、図１８(d) はチャネル選択信号
S4がアクティブである場合にモニタ信号MSとしてモニタ
信号端子11から出力される識別信号IS4 をそれぞれ示し
ている。換言すれば、いずれかのチャネル選択信号S1
(又はS2, S3, S4) がアクティブであればそれに対応す
る識別信号IS1(又はIS2, IS3, IS4)がモニタ信号MSとし
てモニタ信号端子11からそのまま出力される。
【００７４】この図１８(a) 〜図１８(d) にそれぞれ示
されているように、いずれのチャネル選択信号S1, S2,
S3, S4がアクティブであるかにより、モニタ信号端子11
から出力されるモニタ信号MSはそのパルス幅が異なるの
で、いずれのチャネル選択信号S1, S2, S3, S4が現在ア
クティブであるかが容易に判断可能である。
されているように、いずれのチャネル選択信号S1, S2,
S3, S4がアクティブであるかにより、モニタ信号端子11
から出力されるモニタ信号MSはそのパルス幅が異なるの
で、いずれのチャネル選択信号S1, S2, S3, S4が現在ア
クティブであるかが容易に判断可能である。
【００７５】
【発明の効果】以上に詳述したように、本発明の並列形
フレーム同期回路のチャネル選択状態のモニタ回路によ
れば、第１，第２，第３及び第４のいずれの発明におい
ても、並列形フレーム同期回路のチャネル選択状態のモ
ニタに必要なピンは２又は１になるので、フレーム同期
回路をLSI 化するに際して、ピン数の増加を抑制して、
消費電力, ピン配置, パッケージサイズ等の面での不利
益を回避することが可能になるという優れた効果を奏す
る。
フレーム同期回路のチャネル選択状態のモニタ回路によ
れば、第１，第２，第３及び第４のいずれの発明におい
ても、並列形フレーム同期回路のチャネル選択状態のモ
ニタに必要なピンは２又は１になるので、フレーム同期
回路をLSI 化するに際して、ピン数の増加を抑制して、
消費電力, ピン配置, パッケージサイズ等の面での不利
益を回避することが可能になるという優れた効果を奏す
る。
【図１】並列数４の場合の並列フレーム同期回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の回路における高次群入力データとチャネ
ル選択回路への入力信号との関係を示す模式図である。
ル選択回路への入力信号との関係を示す模式図である。
【図３】図１の回路におけるチャネル選択回路への制御
信号と出力信号との関係を示す模式図である。
信号と出力信号との関係を示す模式図である。
【図４】本発明に係る並列形フレーム同期回路のチャネ
ル選択状態のモニタ回路の第１の発明の原理構成を示す
ブロック図である。
ル選択状態のモニタ回路の第１の発明の原理構成を示す
ブロック図である。
【図５】本発明の並列形フレーム同期回路のチャネル選
択状態のモニタ回路の第２の発明の原理構成を示すブロ
ック図である。
択状態のモニタ回路の第２の発明の原理構成を示すブロ
ック図である。
【図６】本発明の並列形フレーム同期回路のチャネル選
択状態のモニタ回路の第３の発明の原理構成を示すブロ
ック図である。
択状態のモニタ回路の第３の発明の原理構成を示すブロ
ック図である。
【図７】本発明の並列形フレーム同期回路のチャネル選
択状態のモニタ回路の第４の発明の原理構成を示すブロ
ック図である。
択状態のモニタ回路の第４の発明の原理構成を示すブロ
ック図である。
【図８】本発明の並列形フレーム同期回路のチャネル選
択状態のモニタ回路の第１の発明の一実施例の構成を示
すブロック図であり、チャネル数ｎが４である多重同期
回路に本発明を適用した場合の構成例が示されている。
択状態のモニタ回路の第１の発明の一実施例の構成を示
すブロック図であり、チャネル数ｎが４である多重同期
回路に本発明を適用した場合の構成例が示されている。
【図９】基準信号と位相信号との関係を示すタイミング
チャートである。
チャートである。
【図１０】基準信号とモニタ信号との関係を示すタイミ
ングチャートである。
ングチャートである。
【図１１】本発明の並列形フレーム同期回路のチャネル
選択状態のモニタ回路の第２の発明の具体的な構成の一
実施例を示すブロック図であり、チャネル数ｎが４であ
る多重同期回路に本発明を適用した場合の構成が示され
ている。
選択状態のモニタ回路の第２の発明の具体的な構成の一
実施例を示すブロック図であり、チャネル数ｎが４であ
る多重同期回路に本発明を適用した場合の構成が示され
ている。
【図１２】チャネル選択信号値とバイナリコードとの関
係を示す模式図である。
係を示す模式図である。
【図１３】基準信号とシリアル信号に変換されてモニタ
信号として出力されるバイナリコードとの関係を示すタ
イミングチャートである。
信号として出力されるバイナリコードとの関係を示すタ
イミングチャートである。
【図１４】本発明の並列形フレーム同期回路のチャネル
選択状態のモニタ回路の第３の発明の具体的な構成の一
実施例を示すブロック図であり、チャネル数ｎが４であ
る多重同期回路に本発明を適用した場合の構成が示され
ている。
選択状態のモニタ回路の第３の発明の具体的な構成の一
実施例を示すブロック図であり、チャネル数ｎが４であ
る多重同期回路に本発明を適用した場合の構成が示され
ている。
【図１５】モニタ信号の状態を示すタイミングチャート
である。
である。
【図１６】本発明の並列形フレーム同期回路のチャネル
選択状態のモニタ回路の第４の発明の具体的な構成の一
実施例を示すブロック図であり、チャネル数ｎが４であ
る多重同期回路に本発明を適用した場合の構成が示され
ている。
選択状態のモニタ回路の第４の発明の具体的な構成の一
実施例を示すブロック図であり、チャネル数ｎが４であ
る多重同期回路に本発明を適用した場合の構成が示され
ている。
【図１７】パルス幅変換回路によるパルス幅変換の状態
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１８】モニタ信号の状態を示すタイミングチャート
である。
である。
１ S/P変換回路
３ チャネル選択回路
５ チャネル選択制御回路
８ フレームカウンタ
９ 判定回路
12 バイナリ変換回路
13 P/S変換回路
14 パルス幅変換回路
80 分周回路
Claims (4)
- 【請求項１】 シリアルデータ(DATA)を入力して２ｎ−
１並列のシリアルデータ (信号D2’, D3’, D4’,D1, D
2, D3, D4)に変換し、前記２ｎ−１並列のシリアルデー
タ(DATA)から予め設定されているｎ組のｎ並列のシリア
ルデータをｎ個のチャネル選択信号 (S1〜Sn) のいずれ
かをアクティブにすることにより選択してｎチャネルの
出力として出力する並列形フレーム同期回路のチャネル
選択状態のモニタ回路において、 基準となる位相を有する信号(FP)に対してそれぞれ位相
が異なるｎ並列の識別信号を発生する手段(8) と、 前記各チャネル選択信号 (S1〜Sn) と前記各識別信号と
が１対１で予め対応付けられており、アクティブになっ
たいずれかのチャネル選択信号に対応付けられている識
別信号をモニタ信号として出力する手段(9) とを備えた
ことを特徴とする並列形フレーム同期回路のチャネル選
択状態のモニタ回路。 - 【請求項２】 シリアルデータ(DATA)を入力して２ｎ−
１並列のシリアルデータ (信号D2’, D3’, D4’,D1, D
2, D3, D4)に変換し、前記２ｎ−１並列のシリアルデー
タ(DATA)から予め設定されているｎ組のｎ並列のシリア
ルデータをｎ個のチャネル選択信号 (S1〜Sn) のいずれ
かをアクティブにすることにより選択してｎチャネルの
出力として出力する並列形フレーム同期回路のチャネル
選択状態のモニタ回路において、 前記各チャネル選択信号の２値状態をバイナリコードに
変換する変換手段(12)と、 該変換手段(12)により得られたバイナリコードを基準と
なる位相を有する信号に同期してシリアル信号に変換す
るパラレル／シリアル変換回路(13)とを備えたことを特
徴とする並列形フレーム同期回路のチャネル選択状態の
モニタ回路。 - 【請求項３】 シリアルデータ(DATA)を入力して２ｎ−
１並列のシリアルデータ (信号D2’, D3’, D4’,D1, D
2, D3, D4)に変換し、前記２ｎ−１並列のシリアルデー
タ(DATA)から予め設定されているｎ組のｎ並列のシリア
ルデータをｎ個のチャネル選択信号 (S1〜Sn) のいずれ
かをアクティブにすることにより選択してｎチャネルの
出力として出力する並列形フレーム同期回路のチャネル
選択状態のモニタ回路において、 それぞれ周波数が異なるｎ並列の識別信号を発生する手
段(8) と、 前記各チャネル選択信号 (S1〜Sn) と前記各識別信号と
が１対１で予め対応付けられており、アクティブになっ
たいずれかのチャネル選択信号 (S1〜Sn) に対応付けら
れている識別信号をモニタ信号として出力する手段(9)
とを備えたことを特徴とする並列形フレーム同期回路の
チャネル選択状態のモニタ回路。 - 【請求項４】 シリアルデータ(DATA)を入力して２ｎ−
１並列のシリアルデータ (信号D2’, D3’, D4’,D1, D
2, D3, D4)に変換し、前記２ｎ−１並列のシリアルデー
タ(DATA)から予め設定されているｎ組のｎ並列のシリア
ルデータをｎ個のチャネル選択信号 (S1〜Sn) のいずれ
かをアクティブにすることにより選択してｎチャネルの
出力として出力する並列形フレーム同期回路のチャネル
選択状態のモニタ回路において、 それぞれパルス幅が異なるｎ並列の識別信号を発生する
手段(8) と、 前記各チャネル選択信号 (S1〜Sn) と前記各識別信号と
が１対１で予め対応付けられており、アクティブになっ
たいずれかのチャネル選択信号 (S1〜Sn) に対応付けら
れている識別信号をモニタ信号として出力する手段(9)
とを備えたことを特徴とする並列形フレーム同期回路の
チャネル選択状態のモニタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186291A JP3072494B2 (ja) | 1991-07-25 | 1991-07-25 | 並列形フレーム同期回路のチャネル選択状態のモニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3186291A JP3072494B2 (ja) | 1991-07-25 | 1991-07-25 | 並列形フレーム同期回路のチャネル選択状態のモニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537510A true JPH0537510A (ja) | 1993-02-12 |
| JP3072494B2 JP3072494B2 (ja) | 2000-07-31 |
Family
ID=16185747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3186291A Expired - Fee Related JP3072494B2 (ja) | 1991-07-25 | 1991-07-25 | 並列形フレーム同期回路のチャネル選択状態のモニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3072494B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7920079B2 (en) | 2008-10-17 | 2011-04-05 | Fuji Xerox Co., Ltd. | Serial signal receiving device, serial transmission system and serial transmission method |
-
1991
- 1991-07-25 JP JP3186291A patent/JP3072494B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7920079B2 (en) | 2008-10-17 | 2011-04-05 | Fuji Xerox Co., Ltd. | Serial signal receiving device, serial transmission system and serial transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3072494B2 (ja) | 2000-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0477582B1 (en) | Digital frequency multiplication and data serialization circuits | |
| US7003423B1 (en) | Programmable logic resource with data transfer synchronization | |
| US20020135408A1 (en) | Method and interface for glitch-free clock switching | |
| US6266780B1 (en) | Glitchless clock switch | |
| KR20020002526A (ko) | 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 | |
| US11695398B2 (en) | Fixed time-delay circuit of high-speed interface | |
| JPH0397329A (ja) | デマルチプレクサ | |
| US20040193931A1 (en) | System and method for transferring data from a first clock domain to a second clock domain | |
| US5757807A (en) | Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system | |
| JPS63139415A (ja) | クロック信号マルチプレクサ | |
| JPH0537510A (ja) | 並列形フレーム同期回路のチヤネル選択状態のモニタ回路 | |
| JP3508762B2 (ja) | 分周回路 | |
| US6359908B1 (en) | Frame synchronous circuit contributing to SDH signal | |
| JPS61140241A (ja) | フレ−ム同期復帰方式 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| KR100204062B1 (ko) | 저속 데이타 프레임 위상 정렬기 | |
| JP3219651B2 (ja) | ビット位相同期回路及びビット位相同期装置 | |
| JP2872036B2 (ja) | 速度変換装置 | |
| KR100447397B1 (ko) | 통신시스템의 비트에러방지장치 | |
| CN117639749A (zh) | 低功耗的多时钟域时钟复位系统及芯片 | |
| JPS615641A (ja) | フレ−ム同期制御方式 | |
| JPS61208923A (ja) | デイジタルｐｌｌ回路 | |
| JPH08204524A (ja) | クロック位相制御回路とこれを用いたデジタル信号処理回路 | |
| KR960042338A (ko) | 래치 회로를 이용한 2의 보수 형태의 직렬 데이타 연산기 | |
| JPH0438026A (ja) | 受信データ同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000502 |
|
| LAPS | Cancellation because of no payment of annual fees |