KR100447397B1 - 통신시스템의 비트에러방지장치 - Google Patents

Abstract

본 발명은 하위의 이중화 유니트로부터 입력되는 고속의 데이터를 저속의 병렬데이터로 변환출력하는 제1 데이터 병렬로직부와, 상기 하위의 이중화 유니트로부터 입력되는 고속의 클럭신호를 저속의 병렬데이터로 분주출력하는 제1 클럭분주부와, 상기 이중화 유니트와 대칭되는 하위의 이중화 유니트로부터 입력되는 고속의 데이터를 저속의 병렬데이터로 변환출력하는 제2 데이터 병렬로직부와, 상기 하위의 이중화 유니트로부터 입력되는 고속의 클럭신호를 저속의 병렬데이터로 분주출력하는 제2 클럭분주부와, 상기 제1 및 제2 데이터 병렬로직부와 제1 및 제2 클럭분주부로부터 각각 입력된 클럭 및 데이터신호를 이용하여 절체될 클럭신호를 동기화시켜 비트에러를 제거하는 절체신호 동기화로직부와, 상기 절체신호 동기화로직부로부터 동기화된 절체신호를 이용하여 동기화된 해당 유니트를 선택하는 선택회로부로 이루어진 통신시스템의 비트에러방지장치를 제공한다.

상기와 같은 본 발명은 이중화로 구성된 액티브 유니트와 스탠바이 유니트로부터 입력되는 각 클럭신호를 상승과 하강구간에서 논리조합시켜 셀싱크신호를 하강부분에 위치시킨다음 다시 상승클럭신호를 통해 셀싱크신호를 상승클럭신호에 동기시켜 출력시키므로써, 이중화 통신시스템에서 PLL회로를 사용하지않고 유니트 절체시 발생되는 비트에러를 정밀하게 제거하게 되므로 그에 따라 통신시스템의 제조비용을 절감시킴은 물론 통신시스템의 절체시 발생되는 비트에러를 제거하기위해 필요한 PLL 회로를 사용하지 않으므로 그에 따라 유니트의 공간설계성도 상당히 향상된다.

Description

통신시스템의 비트에러방지장치{bit-error preventing equipment of communication system}

본 발명은 통신시스템의 비트에러 방지장치에 관한 것으로, 특히 이중화로 구성된 액티브 유니트와 스탠바이 유니트로부터 입력되는 각 클럭신호를 상승과 하강구간에서 논리조합시켜 셀싱크신호를 하강부분에 위치시킨다음 다시 상승클럭신호를 통해 셀싱크신호를 상승클럭신호에 동기시켜 비트에러를 제거하는 통신시스템의 비트에러방지장치에 관한 것이다.

일반적으로 전송기술은 1910년대 나선 반송으로 시작하여 아날로그 전송기술로 그리고 디지털 전송기술의 형태로 발전되어 왔으며, 후에 이러한 디지털 전송기술은 1960년대 1.544Mbps 전송속도를 갖는 D1 채널 뱅크의 개발을 효시로 발전하였다. 더욱이, 상기와 같은 디지털 기술은 1970년대 중반 교환기술분야에 응용되어 No. 4 ESS라는 디지털 중계교환기를 출현하게 하여 유선전송시스템의 다중화에 혁신을 가져왔다. 이에더하여, 상기 디지털 전송방식은 광케이블을 전송매체로 사용하는 광전송 방식으로 발전하였으며, 현재는 이를 근간으로 하여 비동기식인 PDH 전송시스템에서 동기식인 SDH 전송시스템으로 변화하고 있는 추세에 있다.

그런데, 상기와 같은 교환기시스템들에는 통상 내부 장치들의 불안정으로 인해 호의 끊김이나 또는 시스템의 오류를 방지하기 위해 도 1에 도시된 바와같이 버스라인을 통해 시스템의 제어기능을 실행하는 제어보드가 액티브 유니트(70)와 스텐바이 유니트(71)로 이중화로 구성되게된다. 또한, 상기 액티브 유니트(70)와 스텐바이 유니트(71)의 하위에도 상기 제어보드로부터 시스템 클럭과 프레임동기신호를 입력받아 동작되는 예컨대, 호신호를 연결시켜주는 스위칭보드와 같은 기능보드(72A-N)들 이중화로 구성된다.

또한, 상기와 같은 이중화의 제어보드들(70, 71)의 각각에는 하위의 기능보드(72A-N)로부터 입력되는 데이터와 클럭신호를 멀티플렉싱하는 먹스부(73)와, 상기 먹스부(73)로부터 출력된 클럭신호를 이용하여 절체시 발생되는 비트에러를 제거하는 PLL회로부(74)가 내장된다.

한편, 상기와 같은 종래 이중화 통신시스템의 비트에러제거방법을 살펴보면, 먼저 셋업될 경우 상기 제어보드중 어느 하나가 액티브 유니트(70)로 동작하게되고 그 나머지는 스탠바이상태로 동작한다. 마찬가지로 상기 제어보드(70)들의 하위에 연결된 기능보드들(72A-B) 역시 액티브와 스탠바이로 구분되어 동작되게 된다.

여기서, 상기 액티브로 구동되는 제어보드(70)는 하위에 연결된 액티브로 동작되는 기능보드(72A)와 스탠바이로 동작되는 기능보드(72B)의 양측으로부터 데이터와 클럭신호를 계속 입력받아 먹스부(73)를 통해 멀티플렉싱시켜 PLL회로부(74)로 입력시킨다. 이때, 상기 액티브로 구동되는 제어보드(70)는 상위의 MCU(75)에 의해 선택된 하위의 액티브로 동작되는 유니트(72A)로부터 입력되는 데이터와 클럭신호를 시스템신호로 하여 데이터를 처리한다.

여기서, 상기 과정중에 만약 상기 액티브로 구동되는 제어보드(70)로 MCU(75)가 절체신호를 입력할 경우 상기 제어보드(70)는 현재 하위에서 액티브로 동작되고 있던 기능보드(72A)를 스탠바이로 변경하고 반면에, 스탠바이로 동작하던 기능보드(72B)를 액티브로 변경한다. 이때, 상기 절체에 따라 비트에러가 발생되는대, 이 발생된 비트에러를 PLL회로부(74)에서 동기를 맞추어 출력하게 되므로 이러한 절체시 발생되는 비트에러가 액티브로 동작되는 제어보드(70)의 시스템클럭에는 영향을 미치지않는다.

그러나, 상기와 같은 종래 통신시스템의 비트에러제거방법은 비트에러를 제거하기 위해 비교적 고가인 PLL회로를 이중화로 구성된 제어보드에 각각 구비해야 하므로 그에 따라 제어보드의 제조비용을 상당히 증가시켰으며, 또한 제어보드내에 PLL회로를 내장할 공간을 별도로 확보해야 하므로 그에 따라 제어보드의 공간설계성도 상당히 저하시키는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 제반 문제점을 해결하기 위해 발명된 것으로, 이중화로 구성된 액티브 유니트와 스탠바이 유니트로부터 입력되는 각 클럭신호를 상승과 하강구간에서 논리조합시켜 셀싱크신호를 하강부분에 위치시킨다음 다시 상승클럭신호를 통해 셀싱크신호를 상승클럭신호에 동기시켜 출력시키므로써, 이중화 통신시스템에서 PLL회로를 사용하지않고 유니트 절체시 발생되는 비트에러를 정밀하게 제거하게 되므로 그에 따라 통신시스템의 제조비용을 절감시키는 통신시스템의 비트에러방지장치를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 통신시스템의 절체시 발생되는 비트에러를 제거하기위해 필요한 PLL 회로를 사용하지 않으므로 그에 따라 유니트의 공간설계성도 상당히 향상되는 통신시스템의 비트에러방지장치를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 하위의 이중화 유니트로부터 입력되는 고속의 데이터를 저속의 병렬데이터로 변환출력하는 제1 데이터 병렬로직부와, 상기 하위의 이중화 유니트로부터 입력되는 고속의 클럭신호를 저속의 병렬데이터로 분주출력하는 제1 클럭분주부와, 상기 이중화 유니트와 대칭되는 하위의 이중화 유니트로부터 입력되는 고속의 데이터를 저속의 병렬데이터로 변환출력하는 제2 데이터 병렬로직부와, 상기 하위의 이중화 유니트로부터 입력되는 고속의 클럭신호를 저속의 병렬데이터로 분주출력하는 제2 클럭분주부와, 상기 제1 및 제2 데이터 병렬로직부와 제1 및 제2 클럭분주부로부터 각각 입력된 클럭 및 데이터신호를 이용하여 절체될 클럭신호를 동기화시켜 비트에러를 제거하는 절체신호 동기화로직부와, 상기 절체신호 동기화로직부로부터 동기화된 절체신호를 이용하여 동기화된 해당 유니트를 선택하는 선택회로부로 이루어진 통신시스템의 비트에러방지장치를 제공한다.

도 1은 종래 통신시스템의 비트에러방지장치를 설명하는 설명도.

도 2는 본 발명의 비트에러방지장치를 설명하는 설명도.

도 3은 본 발명의 절체신호 동기화로직부를 설명하는 설명도.

도 4의 (a)-(m)은 본 발명의 타이밍도.

<부호의 상세한 설명>

1A-B :하위의 이중화 유니트 2 : 제1 데이터 병렬로직부

3 : 제1 클럭분주부 4 : 제2 데이터 병렬로직부

5 : 제2 클럭분주부 6 : 절체신호 동기화로직부

7 : 선택회로부 8 : 제1 디플립플롭

9 : 제2 디플립플롭 10: 제1 앤드게이트

11: 제3 디플립플롭 12: 제4 디플립플롭

13: 제2 앤드게이트 14: 제1 먹스부

15: 제2 먹스부 16: 제5 디플립플롭

17: 제어보드 18: MCU

19: 제3 먹스부 20: 제 6 플립플롭

이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.

본 발명은 도 2에 도시된 바와같이 하위의 이중화 유니트(1A)로부터 입력되는 고속의 데이터 예컨대, 51M_DATA를 저속의 병렬데이터 예컨대, 6M_DATA로 변환출력하는 제1 데이터 병렬로직부(2)와, 상기 하위의 이중화 유니트(1A)로부터 입력되는 고속의 클럭신호 예컨대, 51M_CLOCK를 저속의 병렬데이터 예컨대, 6M_CLOCK으로 분주출력하는 제1 클럭분주부(3)와, 상기 이중화 유니트(1A)와 대칭되는 이중화 유니트(1B)로부터 입력되는 고속의 데이터 예컨대, 51M_DATA를 저속의 병렬데이터예컨대, 6M_DATA로 변환출력하는 제2 데이터 병렬로직부(4)와, 상기 하위의 이중화 유니트(1B)로부터 입력되는 고속의 클럭신호 예컨대, 51M_CLOCK를 저속의 병렬데이터 예컨대, 6M_CLOCK으로 분주출력하는 제2 클럭분주부(5)와, 상기 제1 및 제2 데이터 병렬로직부(4)와 제1 및 제2 클럭분주부(5)로부터 각각 입력된 클럭 및 데이터신호를 이용하여 절체될 클럭신호를 동기화시켜 비트에러를 제거하는 절체신호 동기화로직부(6)와, 상기 절체신호 동기화로직부(6)로부터 동기화된 절체신호를 이용하여 동기화된 해당 유니트를 선택하는 선택회로부(7)로 이루어진다.

그리고, 상기 절체신호 동기화로직부(6)는 도 3에 도시된 바와같이 제1 클럭분주부(3)로부터 입력된 클럭신호의 상승모서리에서 인가되어 셀데이터를 처리하는 제1 디플립플롭(8)과, 상기 제1 클럭분주부(3)로부터 입력된 클럭신호의 하강모서리에서 인가되어 셀데이터를 처리하는 제2 디플립플롭(9)과, 상기 제1 및 제2 디플립플롭(9)의 출력신호를 논리연산하여 셀싱크의 하강모서리신호를 출력하는 제1 앤드게이트(10)와, 상기 제2 클럭분주부(5)로부터 입력된 클럭신호의 상승모서리에서 인가되어 셀데이터를 처리하는 제3 디플립플롭(11)과, 상기 제2 클럭분주부(5)로부터 입력된 클럭신호의 하강모서리에서 인가되어 셀데이터를 처리하는 제4 디플립플롭(12)과, 상기 제3 및 제4 디플립플롭(12)의 출력신호를 논리연산하여 셀싱크의 하강모서리신호를 출력하는 제2 앤드게이트(13)와, 상기 제1 및 제2 앤드게이트(10,13)로부터 각각 출력된 셀싱크의 하강모서리신호중 하나를 선택하여 출력하는 제1 먹스부(14)와, 상기 제1 및 제2 클럭분주부(5)의 각 클럭신호를 인버팅하여 셀싱크신호(SEL_SYNC)에 따라 선택하여 셀 클럭신호(SEL_6M_CLOCK)를 출력하는 제2 먹스부(15)와, 상기 제1 먹스부(14)로부터 출력된 셀싱크의 하강모서리신호를 상기 제2 먹스부(15)로부터 출력된 셀 클럭신호를 이용하여 셀싱크의 상승모서리신호로 출력하는 제5 디플립플롭(16)와, 상기 제1 및 제2 데이터 병렬로직부(2,4)의 각 클럭신호를 셀싱크신호(SEL_SYNC)에 따라 선택하여 셀 데이터아웃신호(SEL_6M_DATA_OUT)를 출력하는 제3 먹스부(19)와, 상기 제3 먹스부(19)의 셀 데이터신호(SEL_6M_DATA)를 상기 제2 먹스부(15)의 셀 클럭신호(SEL_6M_CLOCK)를 이용하여 논리연산하여 셀 데이터아웃신호(SEL_6M_DATA_OUT)를 출력하는 제6 플립플롭(20)으로 구성된다.

여기서, 상기 회로부들(2-7)은 모두 이중화로 구성되는 내부 로직으로 구성시키게된다.

다음에는 상기와 같은 본 발명의 작용, 효과를 설명한다.

본 발명 장치는 예컨대, 이중화시스템이 셋업될 경우 이들 제어보드중 어느 하나가 액티브 보드(17)로 동작하게되고 그 나머지는 스탠바이 보드로 동작한다. 마찬가지로 상기 제어보드(17)들의 하위에 연결된 기능보드들(1A-N) 역시 액티브와 스탠바이로 구분되어 동작되게 된다.

이때, 상기 액티브로 동작되는 하위에 연결된 이중화로된 액티브와 스탠바이 보드들(1A-N)은 각각 데이터와 클럭신호를 상위로 입력시키게되는대, 제1 데이터 병렬로직부(2)는 예컨대, 하위의 액티브로 동작되는 유니트(1A)로부터 도 4의 (b)에 도시된 바와같이 고속의 데이터 예컨대, 51M_DATA를 입력받아 도 4의 (c)에 도시된 바와같이 저속의 병렬데이터 예컨대, 6M_DATA의 병렬데이터로 변환하여 선택회로부(7)로 출력한다. 그리고, 상기 제1 클럭분주부(3)는 예컨대, 하위의 액티브로부터 동작되는 유니트(1A)로부터 도 4의 (a)에 도시된 바와같이 고속의 클럭신호 예컨대, 51M_CLOCK를 입력받아 도 4의 (d)에 도시된 바와같이 저속의 병렬데이터 예컨대, 6M_CLOCK으로 분주하여 선택회로부(7)와 절체신호 동기화로직부(6)로 출력한다.

여기서, 상기 액티브로 동작되는 유니트(1A)와 동일하게 현재 스탠바이로 동작되는 유니트(1B) 역시 도 4의 (e)-(h)에 도시된 바와같이 상기 과정과 동일하게 제2 데이터 병렬로직부(4)와 제2 클럭분주부(5)도 스탠바이 유니트(1B)로부터 출력된 데이터 클럭신호를 처리하여 선택회로부(7)와 절체신호 동기화로직부(6)로 출력시킨다.

그러면, 상기 절체신호 동기화로직부(6)의 제1 플립플롭(8)은 상기 제1 클럭분주부(3)로부터 입력된 저속의 클럭신호(6M_CLOCK)중 상승모서리부분이, 그리고, 상기 제2 플립플롭(9)은 상기 클럭신호(6M_CLOCK)의 하강모서리부분이 각각 인가된다. 그러면, 상기 제1 및 제2 플립플롭(8,9)은 MCU(18)로부터 입력되는 도 4의 (i)에 도시된 바와같이 절체신호를 인가받이 이들 신호들을 논리연산하여 제1 앤드게이트(10)로 출력한다.

또한, 상기 절체신호 동기화로직부(6)의 제3 플립플롭(11) 역시 상기 제2 클럭분주부(5)로부터 입력된 저속의 클럭신호(6M_CLOCK)중 상승모서리부분에서, 그리고, 상기 제4 플립플롭(12)은 상기 클럭신호(6M_CLOCK)의 하강모서리부분에서 각각 인가된다. 그러면, 상기 제3 및 제4 플립플롭(11,12)은 MCU(18)로부터 입력되는 도4의 (i)에 도시된 바와같이 절체신호를 인가받이 이들 신호들을 논리연산하여 제2 앤드게이트(13)로 출력한다.

상기와 같이 저속의 클럭신호를 상승과 하강을 이용하여 처리하면 절체신호가 마진이 없더라도 정확한 값을 읽을 수가 있다.

따라서, 상기 제1 및 제2 앤드게이트(10,13)는 하부의 디플립플롭들(8-12)로부터 상,하 반전된 신호를 입력받아 앤드논리연산하여 출력하므로 이 앤드게이트들(8-12)의 출력신호는 항상 하강모서리의 셀싱크(SEL_SYNC)로 출력된다. 그리고, 상기 앤드게이트들(10,13)의 각각으로부터 출력된 하강모서리의 셀싱크(SEL_SYNC)는 제1 먹스부(14)로 각각 입력된다. 이때, 상기 제1 먹스부(14)는 MCU(18)로부터 출력되는 절체설정신호(SEL_A_B)에 따라 상기 앤드게이트(10, 13)의 값중 어느 하나를 선택하여 제5 디플립플롭(16)으로 출력한다.

그러므로, 상기와 같은 과정을 경유하여 이중화 유니트의 절체신호의 각각의 동기를 맞춘 다음 복수의 절체신호중 셀신호(SEL_A_B)에 의해 하나를 선택한다. 따라서, 상기 제5 플립플롭(16)은 제1 먹스부(14)로부터 입력된 하강모서리의 셀싱크(A_SEL_SYNC)신호를 선택된 제1 혹은 제2 데이터 병렬로직부(2,4)의 클럭신호의 상승부분에서 읽어들여 도 4의 (j)에 도시된 바와같이 셀싱크신호(SEL_SYNC)로 선택회로부(7)로 출력한다.

여기서, 상기 과정과 동시에 제2 먹스부(15) 역시 제1 클럭분주부(3)와 제2 클럭분주부(5)로부터 출력된 클럭신호를 인터버(21,22)를 통해 인버팅(INVERTING)한 다음 각각 입력받아 MCU(18)의 절체설정신호에 따라 이 값중 어느 하나를 선택하여 셀 클럭신호(SEL_6M_CLOCK)를 출력한다.

이때, 상기 제2 먹스부(15)의 출력신호는 입력단에서 클럭신호들을 각각 인버팅하여 선택하였기 때문에 항상 클럭신호의 상승에서 출력된다.

또한, 상기 제3 먹스부(19) 역시 제1 및 제2 데이터 병렬로직부(2,4)의 각 클럭신호를 셀싱크신호(SEL_SYNC)에 따라 선택하여 셀 데이터아웃신호(SEL_6M_DATA_OUT)를 제6 플립플롭(20)으로 출력시킨다. 그러면, 상기 제6 플립플롭(20)은 상기 제3 먹스부(19)의 셀 데이터신호(SEL_6M_DATA)를 상기 제2 먹스부(15)의 셀 클럭신호(SEL_6M_CLOCK)를 이용하여 논리연산하여 셀 데이터아웃신호(SEL_6M_DATA_OUT)를 선택회로부(7)로 출력한다.

환언하면, 상기 제5 플립플롭(16)은 제1 먹스부(14)의 동기화된 셀싱크 신호에 의해 이중화된 유니트의 데이터(A_6M_DATA, B_6M_DATA)중 어느 하나를 선택하여 SEL_SYNC를 선택출력한다. 그리고, 상기 제2 먹스부(15)의 SEL_SYNC신호 역시 이중화된 유니트의 클럭신호(A_6M_CLOCK, B_6M_CLOCK)중 어느 하나를 선택하여 도 4의 (m)에 도시된 바와같이 SEL_6M_CLOCK로 선택출력한다.

이렇게 선택된 상기 제2 먹스부(15)의 SEL_6M_CLOCK신호는 유니트의 시스템클럭으로 사용하는데, 이 클럭신호는 도 4의 (k)에 도시된 바와같이 선택된 SEL_6M_DATA의 중간위치의 상승부분에 위치된다. 그러므로, 상기 제6 플립플롭(20)에서 이 클럭신호를 가지고 SEL_6M_DATA를 클럭킹하면 선택된 데이터는 도 4의 (l)에 도시된 바와같이 SEL_6M_CLOCK신호와 동기가 맞추어진 데이터 SEL_6M_DATA_OUT를 얻게 된다.

따라서, 상기 SEL_6M_CLOCK신호는 SEL_6M_DATA의 중간위치의 상승부분에 항상 위치하므로 절체시에 비트에러가 발생되지 않는다.

이상 설명에서와 같이 본 발명은 이중화로 구성된 액티브 유니트와 스탠바이 유니트로부터 입력되는 각 클럭신호를 상승과 하강구간에서 논리조합시켜 셀싱크신호를 하강부분에 위치시킨다음 다시 상승클럭신호를 통해 셀싱크신호를 상승클럭신호에 동기시켜 출력시키므로써, 이중화 통신시스템에서 PLL회로를 사용하지않고 유니트 절체시 발생되는 비트에러를 정밀하게 제거하게 되므로 그에 따라 통신시스템의 제조비용을 절감시키는 장점을 가지고 있다.

또한, 본 발명에 의하면, 통신시스템의 절체시 발생되는 비트에러를 제거하기위해 필요한 PLL 회로를 사용하지 않으므로 그에 따라 유니트의 공간설계성도 상당히 향상되는 효과도 있다.

Claims (4)

1. 이중화 유니트들로 이루어진 이중화 통신시스템에 있어서,

   상기 하위의 이중화 유니트로부터 입력되는 고속의 데이터를 저속의 병렬데이터로 변환출력하는 제1 데이터 병렬로직부와, 상기 하위의 이중화 유니트로부터 입력되는 고속의 클럭신호를 저속의 병렬데이터로 분주출력하는 제1 클럭분주부와, 상기 이중화 유니트와 대칭되는 하위의 이중화 유니트로부터 입력되는 고속의 데이터를 저속의 병렬데이터로 변환출력하는 제2 데이터 병렬로직부와, 상기 하위의 이중화 유니트로부터 입력되는 고속의 클럭신호를 저속의 병렬데이터로 분주출력하는 제2 클럭분주부와, 상기 제1 및 제2 데이터 병렬로직부와 제1 및 제2 클럭분주부로부터 각각 입력된 클럭 및 데이터신호를 이용하여 절체될 클럭신호를 동기화시켜 비트에러를 제거하는 절체신호 동기화로직부와, 상기 절체신호 동기화로직부로부터 동기화된 절체신호를 이용하여 동기화된 해당 유니트를 선택하는 선택회로부를 포함하는 것을 특징으로 하는 통신시스템의 비트에러방지장치.
2. 제1항에 있어서, 상기 절체신호 동기화로직부는 제1 클럭분주부로부터 입력된 클럭신호의 상승모서리에서 인가되어 셀데이터를 처리하는 제1 디플립플롭과, 상기 제1 클럭분주부로부터 입력된 클럭신호의 하강모서리에서 인가되어 셀데이터를 처리하는 제2 디플립플롭과, 상기 제1 및 제2 디플립플롭의 출력신호를 논리연산하여 셀싱크의 하강모서리신호를 출력하는 제1 앤드게이트와, 상기 제2 클럭분주부로부터 입력된 클럭신호의 상승모서리에서 인가되어 셀데이터를 처리하는 제3 디플립플롭과, 상기 제2 클럭분주부로부터 입력된 클럭신호의 하강모서리에서 인가되어 셀데이터를 처리하는 제4 디플립플롭과, 상기 제3 및 제4 디플립플롭의 출력신호를 논리연산하여 셀싱크의 하강모서리신호를 출력하는 제2 앤드게이트와, 상기 제1 및 제2 앤드게이트로부터 각각 출력된 셀싱크의 하강모서리신호중 하나를 선택하여 출력하는 제1 먹스부와, 상기 제1 및 제2 클럭분주부의 각 클럭신호를 인버팅하여 셀싱크신호에 따라 선택하여 출력하는 제2 먹스부와, 상기 제1 먹스부로부터 출력된 셀싱크의 하강모서리신호를 상기 제2 먹스부로부터 출력된 셀 클럭신호를 이용하여 셀싱크의 상승모서리신호로 출력하는 제5 디플립플롭과, 상기 제1 및 제2 데이터 병렬로직부의 각 클럭신호를 셀싱크신호에 따라 선택하여 셀 데이터아웃신호를 출력하는 제3 먹스부와, 상기 제3 먹스부의 셀 데이터신호를 상기 제2 먹스부의 셀 클럭신호를 이용하여 논리연산하여 셀 데이터아웃신호를 출력하는 제6 플립플롭을 포함하는 것을 특징으로 하는 통신시스템의 비트에러방지장치.
3. 제2항에 있어서, 상기 제2 먹스부는 입력단에 인버터가 연결되는 것을 특징으로 하는 통신시스템의 비트에러방지장치.
4. 제2항에 있어서, 상기 제2 먹스부의 SEL_6M_CLOCK신호는 제3 먹스부의 SEL_6M_DATA의 중간위치의 상승부분에 항상 위치하는 것을 특징으로 하는 통신시스템의 비트에러방지장치.