JP3274062B2 - ビット位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信システ
ムを構成する各種機器に用いて好適なビット位相同期回
路に関するものである。

【０００２】

【従来の技術】データ通信システムは、その構成装置間
において大量のデータ信号が送受されるシステムであ
る。従来、かかるデータ通信システムでは、各構成装置
において使用するクロック信号を基準クロック源から分
配する方式を採用する。ところが、データ速度が高速化
した今日、データ信号の経路とクロック信号の分配経路
の遅延時間差がデータ１ビット当たりの時間と同程度に
も及び、データ信号の正常な再生動作を保証し得ないよ
うな状況が現れてきた。

【０００３】そこで、受信装置側に共振素子やＰＬＬ(P
hase Locked Loop）回路を設置してデータ信号からクロ
ック成分を再生する方法や可変遅延線を用いてデータ信
号とクロック信号の位相関係を調整する方法が、かかる
課題を解決する方法の一例として考えられている。な
お、これら関連技術が開示された文献として、特開平４
−２９３３３２号公報その他がある。

【０００４】

【発明が解決しよとする課題】ところが、これら共振素
子やＰＬＬ回路を用いる方法は、デイジタル集積回路に
比較して高価かつ大型になるのに加え、回路定数が変動
すると安定動作を確保することが難しいという問題があ
った。

【０００５】一方、可変遅延線を用いる方法は、位相変
動吸収幅を大きくしようとすると、必然的に可変遅延線
として大きなものを使用しなければならず、回路規模や
消費電力が不利になるという問題があった。

【０００６】本発明は、以上の点を考慮してなされたも
ので、安定動作が見込まれるロジック回路を用いつつ、
位相変動吸収幅を大きくすることができるビット位相同
期回路を提案しようとするものである。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、ビット位相同期回路を、以下の
ようにしたことを特徴とする。

【０００８】すなわち、交互にアクティブ系又はスタン
バイ系として動作し、入力データとクロック信号とを位
相同期させる第１及び第２の同期回路系と、同期回路系
のうちアクティブ系として動作中の同期回路系が、その
位相変動追従範囲の限界に近づいたとき、スタンバイ系
として待機中である同期回路系と動作状態を切り替える
制御手段とを備え、同期回路系は、スタンバイ系からア
クティブ系に切り替えられる際、位相変動追従範囲の中
央付近で位相同期した状態で追従動作を引き継ぐことを
特徴とする。

【０００９】本発明のビット位相同期回路においては、
アクティブ系の同期回路系での位相追従動作が限界に達
すると、それまでスタンバイ系として待機していた同期
回路系がその位相変動追従範囲の中央付近から位相変動
に対する追従動作を引き継ぐことができるので、個々の
同期回路系については位相変動を吸収できる範囲が小さ
くてもビット位相同期回路全体としては大きな位相変動
に対応することができる 。

【００１０】

【発明の実施の形態】以下図面について、本発明に係る
ビット位相同期回路の実施形態を説明する。

【００１１】（Ａ）第１の実施形態 この実施形態に係るビット位相同期回路は、同期回路系
を二重冗長系構成とし、各同期回路系の入力データの位
相変動に追従する範囲を、その動作状態に応じて切り替
えることにより、実質的な位相追従範囲を拡張するもの
である。すなわち、アクティブ系として動作中の同期回
路系については、位相変動吸収幅の全幅を用いて位相変
動に追従させる一方、スタンバイ系として動作中の同期
回路系については、位相変動吸収幅の中央付近でのみ位
相変動に追従させ、動作状態の切り替え時に、位相変動
吸収幅の中央付近で追従動作を引き継がせることによ
り、位相追従範囲を累積的に拡張することを可能とする
ものである。以下、各部の構成を説明する。

【００１２】（Ａ−１）回路構成 図１に、第１の実施形態に係るビット位相同期回路の機
能ブロック図を示す。

【００１３】データ入力端子１は、送信装置から伝送路
を介して入力データＳ１を受信する信号端子である。こ
こでは、入力データＳ１として、データ通信システム一
般に用いられている周期性を有するフレーム構造のデー
タを扱うことにする。かかるフレーム構造には、ＩＴＵ
−Ｔ Ｇ．７０８標準で規定されるＳＤＨ（Synchronou
s Digital Hierarchy ）信号のような１２５マイクロ秒
ごとのものの他、ＩＴＵ−Ｔ Ｉ．３６１標準で規定さ
れるようなＡＴＭ（Asynchronous Transfer Mode）セル
も含まれる。なお、データ入力端子１から入力された入
力データＳ１は、第１及び第２の同期回路２及び３の入
力端子に入力される。

【００１４】同期回路２及び３はそれぞれ、入力データ
Ｓ１をクロック信号にビット位相同期させると共に、フ
レーム同期を確立する回路である。同期回路２及び３
は、当該確立処理によりデータ信号Ｓ２、Ｓ３及びフレ
ーム信号Ｓ４、Ｓ５を再生し、フレームアライナ４及び
５に出力している。なお、同期回路２及び３は、各回路
の動作状態を状態信号Ｓ６及びＳ７として制御回路６に
通知している。

【００１５】この同期回路２及び３の動作モードには、
アクティブ系の動作モードとスタンバイ系の動作モード
との２つがある。２つの動作モードは、制御回路６から
与えられる制御信号Ｓ８の指示により切り替えられる。
例えば、制御信号Ｓ６の指示により自己がアクティブ系
として選択されていることが判明した場合、同期回路２
及び３は、図２（Ａ）に示すように、位相変動吸収幅の
全範囲に亘って同期状態を保持するよう位相変動に追従
する。一方、制御信号Ｓ６の指示により自己がスタンバ
イ系として選択されていることが判明した場合、同期回
路２及び３は、図２（Ｂ）に示すように、位相変動吸収
幅の中央付近でのみ同期状態を保持するように動作し、
中央付近の所定範囲を超えたとき、それ以上の追従を停
止し改めて同期を取り直すよう動作する。

【００１６】第１及び第２のフレームアライナ４及び５
は、データ信号Ｓ２及びＳ３の遅延量をビット単位で調
整し、出力端から出力されるデータ信号Ｓ９及びＳ１０
のフレーム位相を基準フレーム信号Ｓ１１の位相に揃え
る回路である。ここで、フレームアライナ４及び５は、
データ信号Ｓ２及びＳ３の遅延時間を、当該データ信号
Ｓ２及びＳ３が通過するＤ−フリップフロップ回路の段
数を切り替えることにより位相を調整している。

【００１７】なお、基準フレーム信号Ｓ１１としては、
アクティブ系として動作している系のフレーム信号をそ
のまま使う方法、外部から与えられたフレーム信号を使
う方法又はこれらを遅延したものを使う方法等がある。

【００１８】制御回路６は、同期回路２及び３から入力
される状態信号Ｓ６及びＳ７を監視し、アクティブ系と
スタンバイ系の切り替えを制御する回路である。すなわ
ち、制御回路６は、常時、アクティブ系の同期回路から
入力される状態信号の信号レベルを監視しており、当該
信号レベルの変化から同期回路が位相変動吸収幅の限界
に近づいていることを検出すると、スタンバイ系の同期
回路から入力される状態信号の信号レベルを確認し、現
時点において同期が確立しているか否かを確認する。

【００１９】このとき、スタンバイ系の同期回路にて既
に同期が確立していることが確認された場合には、制御
回路６は、制御信号Ｓ８を変化させ、アクティブ側とス
タンバイ系とを入れ替えるよう指示を出す。この制御信
号Ｓ８は、同期回路２及び３、フレームアライナ４及び
５、セレクタ７に与えられる。

【００２０】セレクタ７は、フレームアライナ４及び５
から入力されるデータ信号Ｓ９及びＳ１０のうち制御信
号Ｓ８の指示によってアクティブ系と選択された側のデ
ータ信号を出力データＳ１２として出力端子８へ送出す
る回路である。

【００２１】ここで、セレクタ７の入力端に与えられる
データ信号Ｓ９及びＳ１０のフレーム位相はフレームア
ライナ４及び５の段階で互いに揃えられているので、こ
の切り替えによるデータ誤りの発生はない。

【００２２】（Ａ−２）動作説明 次に、データ再生に適したクロック位相が不明である入
力データＳ１が入力される場合でも、以上の構成を有す
るビット位相同期回路によれば、当該入力データＳ１か
らビット位相を再生でき、加えて、入力データＳ１の位
相が大きく変動する場合にも、出力端子８から誤り無く
データを出力することができることを説明する。なお、
図３〜図５は、この動作説明に供するタイミングチャー
トである。この図３〜図５において、データ信号の縦線
は、それぞれフレーム境界を示すものとする。

【００２３】まず、初期状態の動作を説明する。この初
期状態の様子を表しているのが、図３（Ａ）〜図３
（Ｅ）である。この段階では、同期回路２及び３のいず
れも入力データＳ１のフレーム境界を認識している。従
って、同期回路２及び３からは、同じ位相のデータ信号
Ｓ２、Ｓ３及びフレーム信号Ｓ４、Ｓ５がフレームアラ
イナ４及び５に出力される。なお、図中、入力データＳ
１とデータ信号Ｓ２及びＳ３との間に位相差が生じてい
るが、これは同期回路２及び３のそれぞれが処理上必要
とする固定的な遅延量である。

【００２４】以下、第１の同期回路２及びフレームアラ
イナ４がアクティブ系に選定されているものとして説明
する。

【００２５】この状態で、入力データＳ１の位相が進ん
だとする。この様子を示すのが図４である。このとき、
アクティブ系として選択されている同期回路２は、その
位相変動追従範囲の許す限り入力データの位相を吸収す
るように動作するため、図４（Ｂ）及び（Ｃ）に示すよ
うに、フレームアライナ４に入力されるデータ信号Ｓ２
とフレーム信号Ｓ４の位相は図２の場合と同じ状態を維
持する。

【００２６】一方、スタンバイ系として選択されている
同期回路３は、その位相変動に対して深追いすることは
なく、その位相変動追従範囲の中央付近から少しでも外
れた状態になると、何度でもビット位相同期を取り直す
よう動作する。

【００２７】勿論、このようにビット位相同期を取り直
すと、データが失われてしまうが、スタンバイ系である
ので、問題は生じない。この結果、同期回路３からフレ
ームアライナ５に出力されるデータ信号Ｓ３及びフレー
ム信号Ｓ５は、図４（Ｄ）及び（Ｅ）に示すように、入
力データＳ１の位相変動につれて変動することになる。

【００２８】この動作は、現時点でアクティブ系として
選定されている同期回路２の追従動作が限界に達するま
で続けられる。やがて、限界に近づいたことが状態信号
Ｓ６により制御回路６に通知され、アクティブ系とスタ
ンバイ系との入れ替えが行われると、同期回路３はそれ
までの位相変動追従範囲の中央付近に限定した追従動作
を停止し、その限界範囲まで位相を吸収するよう動作す
る。一方、スタンバイ系に切り替わった同期回路２は、
この直後、ビット位相同期を取り直し、位相変動追従範
囲の中央付近から外れないように入力データＳ１の位相
変動に追従する。

【００２９】そして、この同期回路３についても位相変
動追従範囲の限界に達すると、再び、スタンバイ系に切
り替わり、それまでスタンバイ系として位相変動に追従
していた同期回路２が再びアクティブ系に戻る。

【００３０】この動作を繰り返すことにより、入力デー
タＳ１の位相変動が大きくてもビット位相同期を確立し
たまま保持することが可能になる。

【００３１】続いて、アクティブ系とスタンバイ系との
切り替えによっても出力データＳ１２にデータ誤りが生
じないことを説明する。前述したように、フレームアラ
イナ４及び５の入力端子に入力される時点のデータ信号
Ｓ２、Ｓ３及びフレーム信号Ｓ４及びＳ５の位相は、同
期確立動作を経ているうちに、図５（Ａ）〜（Ｄ）に示
すようにずれが生じてしまう。

【００３２】しかし、フレームアライナ４及び５は、図
５（Ｅ）〜（Ｇ）に示すように、データ信号Ｓ２及びＳ
３のフレーム位相をビット単位又はバイト単位で調整
し、それぞれ基準フレーム信号Ｓ１１の位相に一致させ
るよう動作している。

【００３３】従って、前述のように、入力データＳ１の
位相変動に起因してアクティブ系とスタンバイ系との切
り替えが生じても、図５（Ｈ）に示すように、その出力
データＳ１２のフレーム位相は常に基準フレーム位相に
一致したままであり、切り替え時におけるデータ誤りは
生じない。

【００３４】以上が、この実施形態に係るビット位相同
期回路で行われる位相同期確立動作の概要である。な
お、一般に、位相変動への対応幅はフレームアライナ４
及び５のビット遅延段数で制限されるものであるが、Ｓ
ＤＨ信号のスタッフビットやＡＴＭ信号の空きセルを用
いればこの制限をなくすことができ、理論的には無限大
の位相変動に追従することが可能になる。

【００３５】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態によれば、２系統の同期
回路系のうちアクティブ系として動作中の同期回路系に
ついては、位相変動追従範囲の全範囲に亘って位相変動
に追従させる一方、スタンバイ系として動作中の同期回
路系については、位相変動追従範囲の中心付近でのみ入
力データの位相変動に追従させ、アクティブ系の同期回
路系が位相変動に追従できる限界になった場合には、直
前までスタンバイ系として動作していた同期回路系によ
って位相変動追従範囲の中心付近から追従動作を引き継
げるようにしたことにより、個々の同期回路系の位相変
動吸収幅が小さくても、大きな位相変動に対応できるビ
ット位相同期回路を実現できる。

【００３６】また、フレームアライナ４、５やセレクタ
７は、入力データＳ１をシリアルパラレル変換した後の
低速論理信号に対する論理回路で実現でき、安定性、再
現性に優れた回路を提供することができる。

【００３７】さらに、２系統の同期回路系（すなわち、
同期回路２及びフレームアライナ４と、同期回路３及び
フレームアライナ５と）の交換はフレームを契機として
行うので、２つの同期回路２及び３相互間のタイミング
関係は任意であり（例えば、入力データＳ１の整数倍の
精度といったものは不用）、高精度の設計を行う必要を
なくすことができる。

【００３８】（Ｂ）第２の実施形態 この実施形態に係るビット位相同期回路の場合も、位相
変動追従範囲の限界に近づいたアクティブ系の同期回路
系と切り替えられるスタンバイ系の同期回路系が位相変
動追従範囲の中央付近で追従動作を引き継ぐ点で同じで
ある。但し、同期パターンの検出状態に応じて同期回路
２及び３に入力される入力データのビット位相を調整す
る点が異なっている。以下、相違点を中心に各部の構成
を説明する。

【００３９】（Ｂ−１）回路構成 図６に、第２の実施形態に係るビット位相同期回路の機
能ブロック図を示す。図６では、図１との同一、対応部
分に同一、対応符号を付して表してある。

【００４０】遅延回路９は、複数の遅延素子を縦列接続
したものである。これら各遅延素子より遅延量の異なる
入力データを出力する。

【００４１】セレクタ１０及び１１は、遅延回路９と共
に可変遅延回路を構成する回路であり、タップ選択信号
Ｓ１３及びＳ１４の指示に基づき、遅延回路９から入力
される複数の入力データの一つを選択する。ここで、セ
レクタ１０は第１の同期回路系に対応しており、セレク
タ１１は第２の同期回路系に対応している。このセレク
タ１０及び１１の出力を切り替えることにより、同期回
路系に入力される入力データのビット位相を調整するこ
とができる。

【００４２】アップ／ダウンカウンタ１２及び１３は、
セレクタ１０及び１１の選択を制御するカウンタであ
る。このカウンタ１２及び１３のカウント値は、それぞ
れ遅延回路９の各タップに対応しており、制御信号Ｓ１
５及びＳ１６に応じてカウントアップ又はカウントダウ
ンされたカウント値をタップ選択信号Ｓ１３及びＳ１４
として出力する。

【００４３】縦列接続された２つの遅延回路１４、１５
と遅延回路１６、１７は、それぞれセレクタ１０及び１
１において選択された入力データから更に遅延量の異な
る３つの信号を生成するための回路である。

【００４４】シフトレジスタ１８〜２０及び２１〜２３
は、これら３つの信号に対応するラッチ手段であり、各
入力信号をクロック入力端子２４から与えられるクロッ
ク信号Ｓ１７のタイミングで取り込み、同期回路２Ａ及
び３Ａに与えている。

【００４５】この同期回路２Ａ及び３Ａについても、第
１の実施形態における同期回路２及び３の場合と同様、
アクティブ系として動作する場合とスタンバイ系として
動作する場合とで追従範囲の広さが異なる点は同じであ
る。ただし、同期回路２Ａ及び３Ａの場合には、シフト
レジスタ１８〜２０及び２１〜２３から得られる同期パ
ターンの検出状態に基づいて、入力データＳ１の遅延量
を制御し、ビット位相同期とフレーム同期とを確立する
機能を含んでいる。

【００４６】ここで、同期回路２Ａ及び３Ａは、ハンテ
ィング状態（初期状態又は同期はずれが起こった直後）
から保護状態を経て、同期状態に遷移するよう構成され
ている。まず、ハンティング状態では、位相変動追従範
囲の中央付近（遅延回路９の中央付近）に限定して位相
の追従動作が行われ、同期状態では、位相変動追従範囲
の全範囲にて位相の追従動作が行われる。ただし、スタ
ンバイ系として動作している場合は、同期状態に移行し
た後もハンティング状態の場合と同様、位相変動追従範
囲の中央付近でのみ追従動作が行われる。

【００４７】ハンティング状態では、入力データＳ１に
含まれる同期パターンが３つのシフトレジスタ１８〜２
０又は２１〜２３から同時に検出されるか否かが監視さ
れる。このとき、全部のシフトレジスタから同期パター
ンが検出されなければ、遅延量が正しくないことを意味
するので、アップ／ダウンカウンタ１２及び１３のカウ
ント値の変更が行われる。この動作は、同期パターンが
全部のシフトレジスタから検出されるまで繰り返され
る。なお、全部のシフトレジスタから同期パターンが検
出された場合には、保護状態に移行する。

【００４８】保護状態では、規則に照らして同期パター
ンが検出されるか否かが検証される。ここで、正しく検
出されている場合には同期状態に移行し、正しく検出さ
れていない場合にはハンティング状態に戻る。

【００４９】同期状態では、引き続きシフトレジスタの
内容についての監視が継続され、監視結果からビット位
相の調整が行われる。例えば、シフトレジスタ１８の内
容≠シフトレジスタ１９の内容＝シフトレジスタ２０の
内容となる場合、アップ／ダウンカウンタ１２及び１３
のカウント値を変更し、遅延量を増加させることにより
同期を維持する。

【００５０】制御回路６Ａは、同期状態にある同期回路
２Ａ及び３Ａのうちいずれか一方をアクティブ系とし、
他方をスタンバイ系に選択する回路であり、アクティブ
系として動作している同期回路より位相変動追従範囲の
限界に近づいたことを通知されたとき、アクティブ系と
スタンバイ系との切り替え指示を同期回路２Ａ、３Ａ及
びセレクタ７に出力する。

【００５１】（Ｂ−２）動作説明 続いて、本実施形態に係るビット位相同期回路による位
相追従動作を説明する。まず、初期状態のとき、ビット
位相同期回路は、遅延回路９の中心付近（位相変動追従
範囲の中心付近）の遅延量にて遅延された入力データＳ
１をセレクタ１０で選択し、２個の遅延回路１４、１５
を介して３個のシフトレジスタ１８〜２０に与える。ま
た、同じ入力データＳ１をセレクタ１１で選択し、２個
の遅延回路１６、１７を介して３個のシフトレジスタ２
１〜２３に与える。

【００５２】３つの入力データの位相関係は、図７
（Ａ）〜（Ｃ）で与えられる。なお、図中に示したＡ、
Ｂ、Ｃ……は、それぞれデータの内容を表している。

【００５３】ここで、シフトレジスタ１７〜２０及び２
１〜２３に入力されるクロック信号Ｓ１７の位相関係が
図７（Ｄ）だとすると、各シフトレジスタはクロック信
号Ｓ１７の立ち上がりでデータをラッチするので、全部
のシフトレジスタの内容が一致したことが同期回路２Ａ
及び２Ｂで確認され、位相追従動作は保護状態へ移行す
る。

【００５４】なお、クロック信号Ｓ１７の位相が図８
（Ｄ）の場合や図９（Ｄ）の場合には位相状態が悪いと
判断される。因みに、図８（Ｄ）の場合は、第３のシフ
トレジスタ２０又は２３の内容が一致しないので、位相
が遅れているとの判断がなされ、同期回路２Ａ及び３Ａ
からアップ／ダウンカウンタ１２及び１３に送出される
制御信号Ｓ１５及びＳ１６によって遅延量が減少させら
れる。一方、図９（Ｄ）の場合は、第１のシフトレジス
タ１８又は２１の内容が一致しないので、図８（Ｄ）の
場合と反対に位相が進んでいるとの判断がなされ、同期
回路２Ａ及び３Ａからアップ／ダウンカウンタ１２及び
１３に送出される制御信号Ｓ１５及びＳ１６によって遅
延量が増加される。

【００５５】そして、保護状態において所定の周期で同
期パターンが検出されると、同期回路２Ａ及び３Ａの状
態は同期状態に移行する。このとき、制御回路６Ａはい
ずれか一方をアクティブ系に選択し、他方をスタンバイ
系に選択する。ここでは、同期回路２Ａがアクティブ系
に選択されるものとし、同期回路３Ａがスタンバイ系に
選択されるものとする。

【００５６】すると、アクティブ系に選択された同期回
路２Ａでは、追従範囲の制限を解除し、ハンティング時
に設定しておいた追従範囲を越えた場合にもそのまま同
期がはずれないように遅延量を調整するよう動作する。

【００５７】一方、スタンバイ系に選択された同期回路
３Ａでは、ハンティング時に設定しておいた追従範囲内
でのみ同期動作を行い、入力データＳ１の位相変動がこ
の範囲を越えた場合には、再度ハンティング状態に戻っ
て同期確立動作を繰り返し、位相変動に追従して位相変
動追従範囲をずらして行く。

【００５８】この動作は、現時点でアクティブ系として
選定されている同期回路２Ａの追従動作が限界に達する
まで続けられる。

【００５９】やがて、アップ／ダウンカウンタ１２のカ
ウント値が限界に近づいたことが制御信号Ｓ６Ａにより
制御回路６Ａに通知されると、制御回路６Ａは、アクテ
ィブ系とスタンバイ系との入れ替え指示を出す。これに
より、同期回路３Ａはそれまでの位相変動追従範囲の中
央付近に限定した追従動作を停止し、その限界範囲の限
界まで位相を吸収するような動作を開始する。一方、ス
タンバイ系に切り替わった同期回路２Ａは、この直後、
位相同期を取り直し、位相変動追従範囲の中央付近から
外れないように入力データＳ１の位相変動に追従する。

【００６０】この後の動作は、第１の実施形態の場合と
同じである。従って、前述のように、入力データＳ１の
位相変動に起因してアクティブ系とスタンバイ系との切
り替えが生じても、出力端子８から出力される出力デー
タＳ１２のフレーム位相は常に基準フレーム位相に一致
したままであり、切り替え時におけるデータ誤りは生じ
ない。

【００６１】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態によれば、ビット位相同
期回路を全て論理回路で実現できるので、安価かつ再現
性の良い構成とすることができる。また、遅延回路を使
用するビット位相同期回路では、一般に、遅延回路９の
部分が大きくなって消費電力が大きくなるのが通常であ
るが、本実施形態の場合には、遅延回路９の位相吸収幅
を入力データＳ１の３ビット程度にまで小さくできるの
で、大きさの点や消費電力の点で支障が生じるおそれは
ない。

【００６２】しかも、本実施形態のビット位相同期回路
では、２系統の同期回路系（すなわち、同期回路２Ａ及
びフレームアライナ４と、同期回路３Ａ及びフレームア
ライナ５と）を交互にアクティブ系として動作させ、入
力データＳ１の位相変動に追従させるので、個々の同期
回路系の位相変動吸収幅が小さくても、大きな位相変動
に対応することができる。

【００６３】（Ｃ）他の実施形態 (C-1) なお、上述の実施形態においては、「フレーム」
という用語を用いたが、周期的な構造を有する他の構造
のデータであっても、その構造に基づいて２個のフレー
ムアライナによってアクティブ系及びスタンバイ系の両
者のデータ位置を揃えることができるものであれば、本
発明を適用することができる。例えば、ＡＴＭセル信号
のようにセル単位の周期的構造を有するものにも適用で
きる。また、４Ｂ５Ｂ符号等のブロック符号や４ＢｌＣ
符号等のようなワード単位の周期性を有する構造のもの
にも適用できる。

【００６４】(C-2) また、上述の実施形態においては、
２個の同期回路２、３（又は２Ａ、３Ａ）を独立に動作
させる場合について述べたが、アクティブ系の同期回路
がスタンバイ系によるフレーム同期の捕獲を援助する信
号をやりとりすることも可能である。このことにより、
回路の複雑さをあまり大きくすることなく誤同期の危険
性を無くすことができる。

【００６５】(C-3) さらに、上述の実施形態において説
明したビット位相同期回路は、データ伝送装置、伝送端
局装置、中継装置、同期端局装置、端末装置、交換装
置、モデム等種々の通信装置に適用し得る。

【００６６】(C-4) また、上述の実施形態においては、
スタンバイ系に選択された同期回路系を常時動作させる
場合について述べたが、本発明はこれに限らず、アクテ
ィブ系に選択された同期回路系における位相変動の追従
範囲に余裕がある間には動作を一時停止させるようにし
ても良い。なお、この場合には、アクティブ系として動
作している同期回路系が位相変動追従範囲の限界にやや
近づいたとき停止状態を解除して切り替えに備えて位相
の追従動作を開始させるようにしても良い。このように
すると、消費電力を少なくすることができる。

【００６７】(C-5) また、上述の第２の実施形態におい
ては、２個のセレクタ１０及び１１によって遅延回路９
を共有しているが、それぞれ別個に遅延回路を設けても
よい。

【００６８】(C-6) さらに、上述の第２の実施形態にお
いては、３個のシフトレジスタ１８〜２０及び２１〜２
３を用いて検出したフレームパターンに基づいてビット
位相同期とフレーム同期の両方を同時に実現している
が、隣り合うシフトレジスタ間の比較（イクスクルーシ
ブオアゲートなどによる）に基づいてビット位相同期を
実現し、フレーム同期は後段の回路で実現することも可
能である。また、フレーム同期はフレームパターンで確
立し、その後にビット位相同期の確保を隣り合うシフト
レジスタ間の比較（イクスクルーシブオアゲートなどに
よる）によって行うことも可能である。

【００６９】(C-7) さらに、上述の第２の実施形態にお
いては、ビット同期を実現するためにデータ信号に対し
て遅延量を変化させているが、クロックの遅延量又は位
相を変化させることも可能である。

【００７０】(C-8) さらに、上述の第２の実施形態にお
いては、スタンバイ系として動作している同期回路系の
位相追従範囲を、ハンティング状態の場合も同期状態の
場合も同じ範囲として説明したが（すなわち、位相変動
追従範囲の中央付近のみで追従するものとして説明した
が）、本発明はこれに限らず、ハンティング状態から同
期状態に遷移した場合には、ハンティング時に許容され
る追従範囲より広く、かつ位相変動追従範囲の全範囲よ
り狭い中間的な範囲で位相変動に追従できるようにして
も良い。例えば、位相変動追従範囲の最大範囲を７ビッ
トとするとき、スタンバイ系として動作している位相同
期系のハンティング状態での位相追従範囲を１ビットと
し、同期状態での位相追従範囲を３ビットとしても良
い。

【００７１】

【発明の効果】上述のように、本発明によれば、２つの
同期回路系を用意し、アクティブ系として動作中の同期
回路系が、その位相変動追従範囲の限界に近づいたと
き、スタンバイ系として待機中である同期回路系が、そ
の位相変動追従範囲の中央付近から位相変動に対する追
従動作を引き継ぐようにしたことにより、安定した動作
と広い位相変動追従範囲を両立できるビット位相同期回
路を実現することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るビット位相同期回路の機
能ブロック図である。

【図２】アクティブ系での位相追従範囲とスタンバイ系
での位相追従範囲との違いを示す説明図である。

【図３】初期状態における位相追従動作の説明に供する
タイミングチャートである。

【図４】初期状態から所定時間経過した時点での位相追
従動作の説明に供するタイミングチャートである。

【図５】各フレームアライナでの入出力関係を示すタイ
ミングチャートである。

【図６】第２の実施形態に係るビット位相同期回路の機
能ブロック図である。

【図７】入力データとクロック信号との位相関係が良好
である場合を示すタイミングチャートである。

【図８】入力データの位相がクロック信号に対して遅れ
ている場合を示すタイミングチャートである。

【図９】入力データの位相がクロック信号に対して進ん
でいる場合を示すタイミングチャートである。

【符号の説明】

１……データ入力端子、２、２Ａ、３、３Ａ……同期回
路、４、５……フレームアライナ、６、６Ａ……制御回
路、７、１０、１１……セレクタ、８……出力端子、９
……遅延回路、１２、１３……アップ／ダウンカウン
タ、１４〜１７……遅延回路、１８〜２３……シフトレ
ジスタ。

フロントページの続き (56)参考文献 特開 平３−166836（ＪＰ，Ａ) 特開 平５−327680（ＪＰ，Ａ) 特開 平３−160835（ＪＰ，Ａ) 特開 平８−70267（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/02 H04L 7/08

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 交互にアクティブ系又はスタンバイ系と
   してデータとクロック信号とを位相同期させる第１及び
   第２の同期回路系と、 前記同期回路系のうちアクティブ系として動作中の同期
   回路系が、その位相変動追従範囲の限界に近づいたと
   き、スタンバイ系として待機中の同期回路系と切り替え
   る制御手段とを備え、前記同期回路系は、スタンバイ系
   からアクティブ系に切り替えられる際、前記位相変動追
   従範囲の中央付近で位相同期した状態で追従動作を引き
   継ぐことを特徴とするビット位相同期回路。
2. 【請求項２】 前記同期回路系は、それぞれ自己から出
   力されるデータの位相を、他方の同期回路系から出力さ
   れるデータの位相と揃える位相調整手段を備えることを
   特徴とする請求項１に記載のビット位相同期回路。
3. 【請求項３】 前記同期回路系は、それぞれ、前記入力
   データ又はクロック信号を任意の遅延量だけ遅延して出
   力する可変遅延手段と、前記入力データに周期的に含ま
   れる同期パターンの検出結果に基づいて、前記可変遅延
   手段の遅延量を調整する遅延量制御手段とを備えること
   を特徴とする請求項１又は請求項２に記載のビット位相
   同期回路。
4. 【請求項４】 前記同期回路系は、スタンバイ系として
   動作するとき、位相変動に追従する範囲を前記位相変動
   追従範囲の中央付近のみに制限することを特徴とする請
   求項１、請求項２又は請求項３に記載のビット位相同期
   回路。
5. 【請求項５】 前記同期回路系は、スタンバイ系として
   動作するとき、アクティブ系として動作中の同期回路系
   から位相変動追従範囲の限界に近づいたことが通知され
   るまで位相追従動作を一時停止しておくことを特徴とす
   る請求項１、請求項２、請求項３又は請求項４に記載の
   ビット位相同期回路。