JP3253514B2 - Ｐｌｌ回路におけるクロック生成回路 - Google Patents
Ｐｌｌ回路におけるクロック生成回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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Description
【０００１】
【発明の属する技術分野】本発明は、他装置からの外部
入力クロックに内部クロックを同期させる自動交換機等
におけるＰＬＬ（Phase Locked Loop ）回路に関するも
のである。
入力クロックに内部クロックを同期させる自動交換機等
におけるＰＬＬ（Phase Locked Loop ）回路に関するも
のである。
【０００２】
【従来の技術】一般的なＰＬＬ回路は他装置のクロック
に自装置のクロックを同期確立させるための回路であ
る。例えば電子交換機の場合、ΙＮＳ回線網等の回線網
から送出される周波数６４［ｋＨｚ］のクロック（以
下、外部６４ｋクロックと称する）と周波数８［ｋＨ
ｚ］のクロック（以下、外部８ｋクロックと称する）の
合成クロックであるＡＭＩクロック（以下、６４ｋ＋８
ｋクロックとも称する）に通話系のクロックを同期させ
るものである。
に自装置のクロックを同期確立させるための回路であ
る。例えば電子交換機の場合、ΙＮＳ回線網等の回線網
から送出される周波数６４［ｋＨｚ］のクロック（以
下、外部６４ｋクロックと称する）と周波数８［ｋＨ
ｚ］のクロック（以下、外部８ｋクロックと称する）の
合成クロックであるＡＭＩクロック（以下、６４ｋ＋８
ｋクロックとも称する）に通話系のクロックを同期させ
るものである。
【０００３】図７は、このような従来のＰＬＬ回路の一
例を示す構成ブロック図であり、クロック供給元となる
回線網の障害を考慮して冗長構成をとり、複数の供給元
からクロックを受信可能な構成としている。
例を示す構成ブロック図であり、クロック供給元となる
回線網の障害を考慮して冗長構成をとり、複数の供給元
からクロックを受信可能な構成としている。
【０００４】レシーバ回路１０５〜１０８は、それぞれ
入力ＩＮ１〜ＩＮ４より入力された６４ｋ＋８ｋクロッ
クから外部６４ｋクロックと外部８ｋクロックを分離
し、外部６４ｋクロックを入力監視回路１０９に出力
し、外部８ｋクロックを入力選択回路１１０に出力す
る。入力監視回路１０９は外部６４ｋクロックを監視す
ることにより、各入力ＩＮ１〜ＩＮ４の障害の有無を監
視し、障害の発生していないいずれか一つの入力を選択
して選択入力とし、選択入力を示す入力選択信号を入力
選択回路１１０に出力し、入力選択回路１１０は、入力
選択信号に示された入力からの外部８ｋクロックを位相
比較回路１１１に出力する。入力監視回路１０９は選択
入力に障害が発生すると別のクロックを新たに選択入力
とし、これを示す入力選択信号を出力する。
入力ＩＮ１〜ＩＮ４より入力された６４ｋ＋８ｋクロッ
クから外部６４ｋクロックと外部８ｋクロックを分離
し、外部６４ｋクロックを入力監視回路１０９に出力
し、外部８ｋクロックを入力選択回路１１０に出力す
る。入力監視回路１０９は外部６４ｋクロックを監視す
ることにより、各入力ＩＮ１〜ＩＮ４の障害の有無を監
視し、障害の発生していないいずれか一つの入力を選択
して選択入力とし、選択入力を示す入力選択信号を入力
選択回路１１０に出力し、入力選択回路１１０は、入力
選択信号に示された入力からの外部８ｋクロックを位相
比較回路１１１に出力する。入力監視回路１０９は選択
入力に障害が発生すると別のクロックを新たに選択入力
とし、これを示す入力選択信号を出力する。
【０００５】８ｋクロック作成回路１１４は、電圧制御
発振器（ＶＣＯ）１１３による中心周波数１６．３８４
［ＭＨｚ］のクロック（以下、１６Ｍクロックあるいは
ＶＣＯクロックと称する）を分周して８ｋクロックを作
成し、この８ｋクロックは位相比較用８ｋクロックとし
て位相比較回路１１１に出力されるとともに、システム
（図示せず）に供給する８ｋクロックとしてクロックド
ライバ（ＣＬＫＤＲＶ）１１５に出力される。クロック
ドライバ１１５はこの８ｋクロックとＶＣＯ１１３から
の１６Ｍクロックをシステムに供給する。
発振器（ＶＣＯ）１１３による中心周波数１６．３８４
［ＭＨｚ］のクロック（以下、１６Ｍクロックあるいは
ＶＣＯクロックと称する）を分周して８ｋクロックを作
成し、この８ｋクロックは位相比較用８ｋクロックとし
て位相比較回路１１１に出力されるとともに、システム
（図示せず）に供給する８ｋクロックとしてクロックド
ライバ（ＣＬＫＤＲＶ）１１５に出力される。クロック
ドライバ１１５はこの８ｋクロックとＶＣＯ１１３から
の１６Ｍクロックをシステムに供給する。
【０００６】位相比較回路１１１およびＬＰＦ（ローパ
スフィルタ）１１３は、外部８Ｋクロックと位相比較用
８ｋクロックの位相比較を行い、その差分を電圧レベル
に変換し、これを周波数制御電圧としてＶＣＯ１１３に
出力し、ＶＣＯ１１３は周波数制御電圧に応じて発信周
波数を調整する。これによりＶＣＯクロックを分周して
作成される８ｋクロックの位相が調整され、ＶＣＯクロ
ックおよび８ｋクロックは外部８Ｋクロックに同期す
る。尚、位相比較回路に入力されるクロックとして外部
６４ｋクロックを用いる場合もある。
スフィルタ）１１３は、外部８Ｋクロックと位相比較用
８ｋクロックの位相比較を行い、その差分を電圧レベル
に変換し、これを周波数制御電圧としてＶＣＯ１１３に
出力し、ＶＣＯ１１３は周波数制御電圧に応じて発信周
波数を調整する。これによりＶＣＯクロックを分周して
作成される８ｋクロックの位相が調整され、ＶＣＯクロ
ックおよび８ｋクロックは外部８Ｋクロックに同期す
る。尚、位相比較回路に入力されるクロックとして外部
６４ｋクロックを用いる場合もある。
【０００７】また選択入力が切り替わると、新たに選択
入力となった入力からの外部８ｋクロックに、上記の手
順で８ｋクロックを同期させる。
入力となった入力からの外部８ｋクロックに、上記の手
順で８ｋクロックを同期させる。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
のＰＰＬ回路においては、複数の外部クロックにバラツ
キがあり、各外部クロックの周波数は同一でも入力位相
が異なっていることがある（外部６４ｋクロックの場
合、±７．８［μｓ］以下の位相差があり、外部８ｋク
ロックの場合、±６２．５［μｓ］以下の位相差があ
る）。このため、選択入力に障害が発生し、別の入力を
選択入力とすると、位相比較用クロックとの間に位相ず
れが発生し、最大７．８［μｓ］または、６２．５［μ
ｓ］の位相差を所定の時間をかけて同期確立しなければ
ならなかった。
のＰＰＬ回路においては、複数の外部クロックにバラツ
キがあり、各外部クロックの周波数は同一でも入力位相
が異なっていることがある（外部６４ｋクロックの場
合、±７．８［μｓ］以下の位相差があり、外部８ｋク
ロックの場合、±６２．５［μｓ］以下の位相差があ
る）。このため、選択入力に障害が発生し、別の入力を
選択入力とすると、位相比較用クロックとの間に位相ず
れが発生し、最大７．８［μｓ］または、６２．５［μ
ｓ］の位相差を所定の時間をかけて同期確立しなければ
ならなかった。
【０００９】例えば、外部８ｋクロックに対して位相比
較用８ｋクロックの位相が６２．５［μｓ］遅れてお
り、ＶＣＯ１１３の中心周波数が１６．３８４［ＭＨ
ｚ］、周波数変動範囲が発振周波数の±５０［ｐｐ
ｍ］、すなわち約±８１９［Ｈｚ］であるとすると、Ｖ
ＣＯ１１３は、１６．３８４［ＭＨｚ］±８１９［Ｈ
ｚ］の周波数範囲で発信し、同期するまでの時間は次の
ようになる。
較用８ｋクロックの位相が６２．５［μｓ］遅れてお
り、ＶＣＯ１１３の中心周波数が１６．３８４［ＭＨ
ｚ］、周波数変動範囲が発振周波数の±５０［ｐｐ
ｍ］、すなわち約±８１９［Ｈｚ］であるとすると、Ｖ
ＣＯ１１３は、１６．３８４［ＭＨｚ］±８１９［Ｈ
ｚ］の周波数範囲で発信し、同期するまでの時間は次の
ようになる。
【００１０】外部８ｋクロックが周波数１６．３８４
［ＭＨｚ］のクロックを分周したものであるとすると、
ＶＣＯ１１３の発振周波数が１６．３８４８１９［ＭＨ
ｚ］に変化したときには、ＶＣＯクロックの１クロック
あたり、（１／１６．３８４［ＭＨｚ］）−（１／１
６．３８４８１９［ＭＨｚ］）＝３．０５４５８６×１
０-12 ［秒］だけ外部８ｋクロックと位相比較用８ｋク
ロックの位相差が小さくなる。従って同期確立するまで
に要するＶＣＯクロック数は、６２．５［μＳ］／
（３．０５４５８６×１０-12 ［秒］）＝２０４６１０
３８となり、また同期確立するまでに要する時間は、１
／１６．３８４８１９［ＭＨｚ］×２０４６１０３８＝
１．２４８７８［秒］であった。また６４ｋクロックの
場合は、位相差７．８［μｓ］のときに、同期確立する
までに要する時間は０．１５６０９［秒］となる。
［ＭＨｚ］のクロックを分周したものであるとすると、
ＶＣＯ１１３の発振周波数が１６．３８４８１９［ＭＨ
ｚ］に変化したときには、ＶＣＯクロックの１クロック
あたり、（１／１６．３８４［ＭＨｚ］）−（１／１
６．３８４８１９［ＭＨｚ］）＝３．０５４５８６×１
０-12 ［秒］だけ外部８ｋクロックと位相比較用８ｋク
ロックの位相差が小さくなる。従って同期確立するまで
に要するＶＣＯクロック数は、６２．５［μＳ］／
（３．０５４５８６×１０-12 ［秒］）＝２０４６１０
３８となり、また同期確立するまでに要する時間は、１
／１６．３８４８１９［ＭＨｚ］×２０４６１０３８＝
１．２４８７８［秒］であった。また６４ｋクロックの
場合は、位相差７．８［μｓ］のときに、同期確立する
までに要する時間は０．１５６０９［秒］となる。
【００１１】このように従来のＰＬＬ回路においては、
同期中の外部クロックに障害が発生し、別の外部クロッ
クに切り替わったときに、この外部クロックと位相比較
用クロックとの同期を確立するまでに時間がかかり、こ
の間、システムに供給するクロックが変動して不安定と
なり、システム内の通信およびシステム間の通信に重大
な影響をおよぼすという問題があった。
同期中の外部クロックに障害が発生し、別の外部クロッ
クに切り替わったときに、この外部クロックと位相比較
用クロックとの同期を確立するまでに時間がかかり、こ
の間、システムに供給するクロックが変動して不安定と
なり、システム内の通信およびシステム間の通信に重大
な影響をおよぼすという問題があった。
【００１２】本発明はこのような従来の問題を解決する
ものであり、外部入力クロックが切り替わっても内部ク
ロックを安定に保つことができるＰＬＬ回路を提供する
ことを目的とする。
ものであり、外部入力クロックが切り替わっても内部ク
ロックを安定に保つことができるＰＬＬ回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載のＰＬＬ回路におけるクロッ
ク生成回路は、第１の内部クロックを分周して第２の内
部クロックを作成する内部クロック作成回路と、第２の
内部クロックと同じ公称周波数のＮ個（Ｎは２以上の整
数）の外部入力クロックをそれぞれ受信するＮ個のレシ
ーバ回路と、 前記Ｎ個のレシーバ回路に対してそれぞれ
設けられ、対応する外部入力クロックと前記第１の内部
クロックが入力され、前記第１の内部クロックを分周し
て前記第２の内部クロックと同じ公称周波数を有する位
相比較用内部クロックを作成する分周カウンタを有し、
リセット禁止信号が入力されているときは、前記第１の
内部クロックを分周して位相比較用内部クロックを作成
し、リセット禁止信号が入力されていないときは、前記
対応する外部入力クロックの立ち下がりタイミング後に
前記分周カウンタの分周動作をリセットし、前記第１の
内部クロックを分周して位相比較用内部クロックを作成
するＮ個のダミー内部クロック作成回路と、 前記Ｎ個の
外部入力クロックを継続的に監視することにより各外部
入力クロックに障害が発生しているか否かを監視し、起
動時に、正常な外部入力クロックの内の一つを選択入力
とし、選択入力に障害が発生すると、選択入力を他の正
常な外部入力クロックに切り替え、選択入力がどこの外
部入力クロックであるかを示す入力選択信号を出力する
とともに、選択入力に対応する前記ダミー内部クロック
作成回路に前記リセット禁止信号を出力する入力監視回
路と、前記Ｎ個の外部入力クロックと前記Ｎ個の位相比
較用内部クロックと前記入力選択信号が入力され、外部
入力クロック出力端子と位相比較用内部クロック出力端
子を有し、前記入力選択信号に基づいて選択入力となっ
ている外部入力クロック及びこれに対応する位相比較用
内部クロックをそれぞれ出力する入力選択回路と、前記
入力選択回路からの外部入力クロックと位相比較用内部
クロックの位相差に応じた周波数制御電圧を出力する位
相比較部と、前記第１の内部クロックを発信し、前記周
波数制御電圧に応じて発振周波数を変化させる電圧制御
発信器とを有することを特徴とするものである。
に本発明の請求項１に記載のＰＬＬ回路におけるクロッ
ク生成回路は、第１の内部クロックを分周して第２の内
部クロックを作成する内部クロック作成回路と、第２の
内部クロックと同じ公称周波数のＮ個（Ｎは２以上の整
数）の外部入力クロックをそれぞれ受信するＮ個のレシ
ーバ回路と、 前記Ｎ個のレシーバ回路に対してそれぞれ
設けられ、対応する外部入力クロックと前記第１の内部
クロックが入力され、前記第１の内部クロックを分周し
て前記第２の内部クロックと同じ公称周波数を有する位
相比較用内部クロックを作成する分周カウンタを有し、
リセット禁止信号が入力されているときは、前記第１の
内部クロックを分周して位相比較用内部クロックを作成
し、リセット禁止信号が入力されていないときは、前記
対応する外部入力クロックの立ち下がりタイミング後に
前記分周カウンタの分周動作をリセットし、前記第１の
内部クロックを分周して位相比較用内部クロックを作成
するＮ個のダミー内部クロック作成回路と、 前記Ｎ個の
外部入力クロックを継続的に監視することにより各外部
入力クロックに障害が発生しているか否かを監視し、起
動時に、正常な外部入力クロックの内の一つを選択入力
とし、選択入力に障害が発生すると、選択入力を他の正
常な外部入力クロックに切り替え、選択入力がどこの外
部入力クロックであるかを示す入力選択信号を出力する
とともに、選択入力に対応する前記ダミー内部クロック
作成回路に前記リセット禁止信号を出力する入力監視回
路と、前記Ｎ個の外部入力クロックと前記Ｎ個の位相比
較用内部クロックと前記入力選択信号が入力され、外部
入力クロック出力端子と位相比較用内部クロック出力端
子を有し、前記入力選択信号に基づいて選択入力となっ
ている外部入力クロック及びこれに対応する位相比較用
内部クロックをそれぞれ出力する入力選択回路と、前記
入力選択回路からの外部入力クロックと位相比較用内部
クロックの位相差に応じた周波数制御電圧を出力する位
相比較部と、前記第１の内部クロックを発信し、前記周
波数制御電圧に応じて発振周波数を変化させる電圧制御
発信器とを有することを特徴とするものである。
【００１４】また請求項２に記載のＰＬＬ回路における
クロック生成回路は、第１の内部クロックを分周して第
２の内部クロックを作成する内部クロック作成回路と、
第２の内部クロックと同じ公称周波数のＮ個（Ｎは２以
上の整数）の外部入力クロックをそれぞれ受信するＮ個
のレシーバ回路と、 前記Ｎ個のレシーバ回路のうちの第
２から第Ｎ番目のレシーバ回路に対してそれぞれ設けら
れ、対応する外部入力クロックと前記第１の内部クロッ
クが入力され、前記第１の内部クロックを分周して前記
第２の内部クロックと同じ公称周波数を有する位相比較
用内部クロックを作成する分周カウンタを有し、リセッ
ト禁止信号が入力されているときは、前記第１の内部ク
ロックを分周して位相比較用内部クロックを作成してお
り、リセット禁止信号が入力されていないときは、前記
対応する外部入力クロックの立ち下がりタイミング後に
前記分周動作をリセットし、前記第１の内部クロックを
分周して位相比較用内部クロックを作成するＮ−１個の
ダミー内部クロック作成回路と、 前記Ｎ個の外部入力ク
ロックを継続的に監視することにより各外部入力クロッ
クに障害が発生しているか否かを監視し、起動時に、正
常な外部入力クロックの内の一つを選択入力とし、選択
入力に障害が発生すると、選択入力を他の正常な外部入
力クロックに切り替え、選択入力がどこの外部入力クロ
ックであるかを示す入力選択信号を出力するとともに、
選択入力が第１のレシーバー回路で受信された第１の外
部入力クロック以外のときに、選択入力に対応する前記
ダミー内部クロック作成回路に前記リセット禁止信号を
出力する入力監視回路と、前記Ｎ個の外部入力クロック
と前記第１の外部入力クロックに対応する位相比較用内
部クロックとなる前記第２の内部クロックと前記Ｎ−１
個の位相比較用内部クロックと前記入力選択信号が入力
され、外部入力クロック出力端子と位相比較用内部クロ
ック出力端子を有し、前記入力選択信号に基づいて選択
入力となっている外部入力クロック及びこれに対応する
位相比較用内部クロックをそれぞれ出力する入力選択回
路と、前記入力選択回路からの外部入力クロックと位相
比較用内部クロックの位相差に応じた周波数制御電圧を
出力する位相比較部と、前記第１の内部クロックを発信
し、前記周波数制御電圧に応じて発振周波数を変化させ
る電圧制御発信器とを有することを特徴とするものであ
る。
クロック生成回路は、第１の内部クロックを分周して第
２の内部クロックを作成する内部クロック作成回路と、
第２の内部クロックと同じ公称周波数のＮ個（Ｎは２以
上の整数）の外部入力クロックをそれぞれ受信するＮ個
のレシーバ回路と、 前記Ｎ個のレシーバ回路のうちの第
２から第Ｎ番目のレシーバ回路に対してそれぞれ設けら
れ、対応する外部入力クロックと前記第１の内部クロッ
クが入力され、前記第１の内部クロックを分周して前記
第２の内部クロックと同じ公称周波数を有する位相比較
用内部クロックを作成する分周カウンタを有し、リセッ
ト禁止信号が入力されているときは、前記第１の内部ク
ロックを分周して位相比較用内部クロックを作成してお
り、リセット禁止信号が入力されていないときは、前記
対応する外部入力クロックの立ち下がりタイミング後に
前記分周動作をリセットし、前記第１の内部クロックを
分周して位相比較用内部クロックを作成するＮ−１個の
ダミー内部クロック作成回路と、 前記Ｎ個の外部入力ク
ロックを継続的に監視することにより各外部入力クロッ
クに障害が発生しているか否かを監視し、起動時に、正
常な外部入力クロックの内の一つを選択入力とし、選択
入力に障害が発生すると、選択入力を他の正常な外部入
力クロックに切り替え、選択入力がどこの外部入力クロ
ックであるかを示す入力選択信号を出力するとともに、
選択入力が第１のレシーバー回路で受信された第１の外
部入力クロック以外のときに、選択入力に対応する前記
ダミー内部クロック作成回路に前記リセット禁止信号を
出力する入力監視回路と、前記Ｎ個の外部入力クロック
と前記第１の外部入力クロックに対応する位相比較用内
部クロックとなる前記第２の内部クロックと前記Ｎ−１
個の位相比較用内部クロックと前記入力選択信号が入力
され、外部入力クロック出力端子と位相比較用内部クロ
ック出力端子を有し、前記入力選択信号に基づいて選択
入力となっている外部入力クロック及びこれに対応する
位相比較用内部クロックをそれぞれ出力する入力選択回
路と、前記入力選択回路からの外部入力クロックと位相
比較用内部クロックの位相差に応じた周波数制御電圧を
出力する位相比較部と、前記第１の内部クロックを発信
し、前記周波数制御電圧に応じて発振周波数を変化させ
る電圧制御発信器とを有することを特徴とするものであ
る。
【００１５】また請求項３に記載のＰＬＬ回路における
クロック生成回路は、 請求項１もしくは請求項２に記載
のＰＬＬ回路におけるクロック生成回路であって、 前記
Ｎ個のレシーバー回路は、回線網から送出される第１の
周波数の第１クロックと第２の周波数の第２クロックの
合成クロックをそれぞれ受信し、前記合成クロックから
前記第２クロックを分離してそれぞれ外部入力クロック
とする ことを特徴とするものである。
クロック生成回路は、 請求項１もしくは請求項２に記載
のＰＬＬ回路におけるクロック生成回路であって、 前記
Ｎ個のレシーバー回路は、回線網から送出される第１の
周波数の第１クロックと第２の周波数の第２クロックの
合成クロックをそれぞれ受信し、前記合成クロックから
前記第２クロックを分離してそれぞれ外部入力クロック
とする ことを特徴とするものである。
【００１６】
第１の実施形態 図１は本発明の第１の実施形態を示すＰＰＬ回路の構成
ブロック図である。図１において、入力ＩＮ１〜４にＩ
ＮＳ回線網等から送られてくる外部クロックは、周波数
６４［ｋＨｚ］のクロック（以下、外部６４ｋクロック
と称し、また周波数６４［ｋＨｚ］のクロックを６４ｋ
クロックと称する）と周波数８［ｋＨｚ］のクロック
（以下、外部８ｋクロックと称し、また周波数８［ｋＨ
ｚ］のクロックを８ｋクロックと称する）を合成したＡ
ＩＭクロック（０［Ｖ］および±１［Ｖ］の３値からな
るクロックであり、以下、６４ｋ＋８ｋクロックと称す
る）である。
ブロック図である。図１において、入力ＩＮ１〜４にＩ
ＮＳ回線網等から送られてくる外部クロックは、周波数
６４［ｋＨｚ］のクロック（以下、外部６４ｋクロック
と称し、また周波数６４［ｋＨｚ］のクロックを６４ｋ
クロックと称する）と周波数８［ｋＨｚ］のクロック
（以下、外部８ｋクロックと称し、また周波数８［ｋＨ
ｚ］のクロックを８ｋクロックと称する）を合成したＡ
ＩＭクロック（０［Ｖ］および±１［Ｖ］の３値からな
るクロックであり、以下、６４ｋ＋８ｋクロックと称す
る）である。
【００１７】図１に示すＰＰＬ回路は、外部６４ｋ＋８
ｋクロックを受信し、これをＴＴＬレベルの外部６４Ｋ
クロックと外部８ｋクロックに分離するレシーバ回路
（ＲＣＶ）５〜８と、周波数１６．３８４［ＭＨｚ］±
８１９［Ｈｚ］のクロック（以下、１６Ｍクロックある
いはＶＣＯクロックと称する）を分周し、システム（図
示せず）へ供給する８ｋクロックであり、同時に入力Ｉ
Ｎ１に対応する位相比較用８ｋクロックでもある８ｋク
ロックを作成する８ｋクロック作成回路１４と、１６Ｍ
クロックとレシーバ回路６からの外部８ｋクロックが入
力され、リセット禁止信号が入力されているときは、１
６Ｍクロックを分周して位相比較用８ｋクロックを作成
しており、リセット禁止信号が入力されていないとき
は、外部８ｋクロックの立ち下がりタイミングで前記分
周動作をリセットすることにより、位相比較用８ｋクロ
ックを外部８ｋクロックに対して所定の範囲内の位相ず
れを持って疑似的に同期させるダミー８ｋクロック作成
回路２と、１６Ｍクロックとレシーバ回路７からの外部
８ｋクロックが入力され、リセット禁止信号が入力され
ているときは、１６Ｍクロックを分周して位相比較用８
ｋクロックを作成しており、リセット禁止信号が入力さ
れていないときは、外部８ｋクロックの立ち下がりタイ
ミングで前記分周動作をリセットすることにより、位相
比較用８ｋクロックを外部８ｋクロックに対して所定の
範囲内の位相ずれを持って疑似的に同期させるダミー８
ｋクロック作成回路３と、１６Ｍクロックとレシーバ回
路８からの外部８ｋクロックが入力され、リセット禁止
信号が入力されているときは、１６Ｍクロックを分周し
て位相比較用８ｋクロックを作成しており、リセット禁
止信号が入力されていないときは、外部８ｋクロックの
立ち下がりタイミングで前記分周動作をリセットするこ
とにより、位相比較用８ｋクロックを外部８ｋクロック
に対して所定の範囲内の位相ずれを持って疑似的に同期
させるダミー８ｋクロック作成回路４と、各ＲＣＶ５〜
８から入力された外部６４ｋクロックを継続的に監視す
ることにより各入力ＩＮ１〜４に接続するＩＮＳ回線網
等に障害が発生しているか否か（ＩＮＳ回線網からの６
４ｋ＋８ｋクロックが入力ＩＮに入力されているか否
か）を監視しており、正常な入力の一つをＩＮ１、２、
３、４の優先順位で選択入力とし、選択入力に障害が発
生すると、選択入力を起点としたＩＮ１、２、３、４、
１、２、３の優先順位で他の正常な入力に切り替え、選
択入力を示す入力選択信号を出力するとともに、選択中
の入力に対応するダミークロック作成回路にリセット禁
止信号（‘Ｈ’レベルの信号）を出力する入力監視回路
９と、レシーバ回路５〜８からの外部８ｋクロックと８
ｋクロック作成回路１４およびダミー８ｋクロック作成
回路２〜４からの位相比較用８ｋクロックと入力監視回
路９からの入力選択信号が入力され、外部８ｋクロック
用の出力端子と位相比較用８ｋクロック用の出力端子を
有し、入力選択信号に示された選択入力に対応する外部
８ｋクロックおよび位相比較用８ｋクロックをそれぞれ
出力する入力選択回路１０と、入力選択回路１０からの
外部８ｋクロックと位相比較用８ｋクロツクの差分を周
波数制御パルスとして出力する位相比較回路１１と、周
波数制御パルスを積分して低周波成分のみを取り出し、
この低周波電圧を周波数制御電圧として出力するＬＰＦ
（ローパスフィルタ）１２と、ＬＰＦ１２からの周波数
制御電圧に応じて発振周波数を変化させ、上記の１６Ｍ
クロック（ＶＣＯクロック）を出力するＶＣＯ（電圧制
御発振器）１３と、ＶＣＯ１３からの１６Ｍクロックと
８ｋクロック作成回路１４からの８ｋクロックをシステ
ム（図示せず）に供給するクロックドライバ（ＣＬＫＤ
ＲＶ）１５とを有する。
ｋクロックを受信し、これをＴＴＬレベルの外部６４Ｋ
クロックと外部８ｋクロックに分離するレシーバ回路
（ＲＣＶ）５〜８と、周波数１６．３８４［ＭＨｚ］±
８１９［Ｈｚ］のクロック（以下、１６Ｍクロックある
いはＶＣＯクロックと称する）を分周し、システム（図
示せず）へ供給する８ｋクロックであり、同時に入力Ｉ
Ｎ１に対応する位相比較用８ｋクロックでもある８ｋク
ロックを作成する８ｋクロック作成回路１４と、１６Ｍ
クロックとレシーバ回路６からの外部８ｋクロックが入
力され、リセット禁止信号が入力されているときは、１
６Ｍクロックを分周して位相比較用８ｋクロックを作成
しており、リセット禁止信号が入力されていないとき
は、外部８ｋクロックの立ち下がりタイミングで前記分
周動作をリセットすることにより、位相比較用８ｋクロ
ックを外部８ｋクロックに対して所定の範囲内の位相ず
れを持って疑似的に同期させるダミー８ｋクロック作成
回路２と、１６Ｍクロックとレシーバ回路７からの外部
８ｋクロックが入力され、リセット禁止信号が入力され
ているときは、１６Ｍクロックを分周して位相比較用８
ｋクロックを作成しており、リセット禁止信号が入力さ
れていないときは、外部８ｋクロックの立ち下がりタイ
ミングで前記分周動作をリセットすることにより、位相
比較用８ｋクロックを外部８ｋクロックに対して所定の
範囲内の位相ずれを持って疑似的に同期させるダミー８
ｋクロック作成回路３と、１６Ｍクロックとレシーバ回
路８からの外部８ｋクロックが入力され、リセット禁止
信号が入力されているときは、１６Ｍクロックを分周し
て位相比較用８ｋクロックを作成しており、リセット禁
止信号が入力されていないときは、外部８ｋクロックの
立ち下がりタイミングで前記分周動作をリセットするこ
とにより、位相比較用８ｋクロックを外部８ｋクロック
に対して所定の範囲内の位相ずれを持って疑似的に同期
させるダミー８ｋクロック作成回路４と、各ＲＣＶ５〜
８から入力された外部６４ｋクロックを継続的に監視す
ることにより各入力ＩＮ１〜４に接続するＩＮＳ回線網
等に障害が発生しているか否か（ＩＮＳ回線網からの６
４ｋ＋８ｋクロックが入力ＩＮに入力されているか否
か）を監視しており、正常な入力の一つをＩＮ１、２、
３、４の優先順位で選択入力とし、選択入力に障害が発
生すると、選択入力を起点としたＩＮ１、２、３、４、
１、２、３の優先順位で他の正常な入力に切り替え、選
択入力を示す入力選択信号を出力するとともに、選択中
の入力に対応するダミークロック作成回路にリセット禁
止信号（‘Ｈ’レベルの信号）を出力する入力監視回路
９と、レシーバ回路５〜８からの外部８ｋクロックと８
ｋクロック作成回路１４およびダミー８ｋクロック作成
回路２〜４からの位相比較用８ｋクロックと入力監視回
路９からの入力選択信号が入力され、外部８ｋクロック
用の出力端子と位相比較用８ｋクロック用の出力端子を
有し、入力選択信号に示された選択入力に対応する外部
８ｋクロックおよび位相比較用８ｋクロックをそれぞれ
出力する入力選択回路１０と、入力選択回路１０からの
外部８ｋクロックと位相比較用８ｋクロツクの差分を周
波数制御パルスとして出力する位相比較回路１１と、周
波数制御パルスを積分して低周波成分のみを取り出し、
この低周波電圧を周波数制御電圧として出力するＬＰＦ
（ローパスフィルタ）１２と、ＬＰＦ１２からの周波数
制御電圧に応じて発振周波数を変化させ、上記の１６Ｍ
クロック（ＶＣＯクロック）を出力するＶＣＯ（電圧制
御発振器）１３と、ＶＣＯ１３からの１６Ｍクロックと
８ｋクロック作成回路１４からの８ｋクロックをシステ
ム（図示せず）に供給するクロックドライバ（ＣＬＫＤ
ＲＶ）１５とを有する。
【００１８】図２は上記のダミー８ｋクロック作成回路
２〜４の構成を示す回路図である。図２に示すダミー８
ｋクロック作成回路は、ＶＣＯクロックをクロック入力
とし、対応するレシーバ回路からの外部８ｋクロックを
データ入力とするフリップフロップ（Ｆ／Ｆ）２１と、
ＶＣＯクロックをクロック入力とし、データ入力端子を
フリップフロップ２１の非反転出力端子に接続したフリ
ップフロップ（Ｆ／Ｆ）２２と、フリップフロップ２１
の非反転出力およびフリップフロップ２１の反転出力を
入力とし、カウンタリセット信号を出力する２入力のＯ
Ｒゲート２３と、前記カウンタリセット信号および入力
監視回路９からのリセット禁止信号（‘Ｈ’レベルのと
きアクティブとなる信号）を入力とする２入力のＯＲゲ
ート２４と、ＶＣＯクロックをクロック入力とし、ＯＲ
ゲート２４の出力をリセット入力とし、ＶＣＯクロック
を分周して位相比較用８ｋクロックを出力するカウンタ
（ＣＮＴ）２５とを有する。尚、図１に示す８ｋクロッ
ク作成回路１４は、リセット入力を開放とした図２のカ
ウンタ２５からなる。
２〜４の構成を示す回路図である。図２に示すダミー８
ｋクロック作成回路は、ＶＣＯクロックをクロック入力
とし、対応するレシーバ回路からの外部８ｋクロックを
データ入力とするフリップフロップ（Ｆ／Ｆ）２１と、
ＶＣＯクロックをクロック入力とし、データ入力端子を
フリップフロップ２１の非反転出力端子に接続したフリ
ップフロップ（Ｆ／Ｆ）２２と、フリップフロップ２１
の非反転出力およびフリップフロップ２１の反転出力を
入力とし、カウンタリセット信号を出力する２入力のＯ
Ｒゲート２３と、前記カウンタリセット信号および入力
監視回路９からのリセット禁止信号（‘Ｈ’レベルのと
きアクティブとなる信号）を入力とする２入力のＯＲゲ
ート２４と、ＶＣＯクロックをクロック入力とし、ＯＲ
ゲート２４の出力をリセット入力とし、ＶＣＯクロック
を分周して位相比較用８ｋクロックを出力するカウンタ
（ＣＮＴ）２５とを有する。尚、図１に示す８ｋクロッ
ク作成回路１４は、リセット入力を開放とした図２のカ
ウンタ２５からなる。
【００１９】入力選択回路１０は、レシーバ回路１〜４
からの４つの外部８ｋクロックを入力する４ー１セレク
タ回路と、８ｋクロック作成回路１４およびダミー８ｋ
クロック作成回路２〜４からの４つの位相比較用８ｋク
ロックを入力する４ー１セレクタ回路を有し、入力監視
回路９から入力される入力選択信号に示された選択入力
に対応する外部８ｋクロックと位相比較用８ｋクロック
をペアで出力するものである。
からの４つの外部８ｋクロックを入力する４ー１セレク
タ回路と、８ｋクロック作成回路１４およびダミー８ｋ
クロック作成回路２〜４からの４つの位相比較用８ｋク
ロックを入力する４ー１セレクタ回路を有し、入力監視
回路９から入力される入力選択信号に示された選択入力
に対応する外部８ｋクロックと位相比較用８ｋクロック
をペアで出力するものである。
【００２０】次に、図１のＰＬＬ回路の動作について説
明する。ＩＮＳ回線網等から入力ＩＮ１〜４に送られて
くる６４ｋ＋８ｋクロックは、レシーブ回路５〜８によ
ってＴＴＬレベルの外部６４Ｋクロックと外部８Ｋクロ
ックに分離される。図３はレシーブ回路５〜８の動作を
示すクロックタイムチャートである。図２において、６
４ｋ＋８ｋクロックは、ＴＴＬレベルのユニポーラ信号
Ｕ１およびＵ２に変換され、この２つのユニポーラ信号
を加算することにより、外部６４Ｋクロックを作成し、
さらに２つのユニポーラ信号と外部６４ｋ信号から外部
８ｋ信号を作成する。
明する。ＩＮＳ回線網等から入力ＩＮ１〜４に送られて
くる６４ｋ＋８ｋクロックは、レシーブ回路５〜８によ
ってＴＴＬレベルの外部６４Ｋクロックと外部８Ｋクロ
ックに分離される。図３はレシーブ回路５〜８の動作を
示すクロックタイムチャートである。図２において、６
４ｋ＋８ｋクロックは、ＴＴＬレベルのユニポーラ信号
Ｕ１およびＵ２に変換され、この２つのユニポーラ信号
を加算することにより、外部６４Ｋクロックを作成し、
さらに２つのユニポーラ信号と外部６４ｋ信号から外部
８ｋ信号を作成する。
【００２１】図１に戻り、ＲＣＶ５〜８からの外部６４
ｋクロックは、入力監視回路９に入力され、入力監視回
路９は、この各外部６４ｋクロックを継続的に監視する
ことにより、入力ＩＮ１〜４に接続されている網に障害
が発生しているか否かを監視しており、これに基づいて
選択入力を決める。
ｋクロックは、入力監視回路９に入力され、入力監視回
路９は、この各外部６４ｋクロックを継続的に監視する
ことにより、入力ＩＮ１〜４に接続されている網に障害
が発生しているか否かを監視しており、これに基づいて
選択入力を決める。
【００２２】まず、入力ＩＮ１が選択入力となった場合
の動作について説明する。例えば、ＰＰＬ回路起動時
に、入力ＩＮ１からの外部６４ｋクロックが入力監視回
路９に入力されていれば、入力監視回路９は入力ＩＮ１
が正常であると判断し、入力ＩＮ１を選択入力とする。
の動作について説明する。例えば、ＰＰＬ回路起動時
に、入力ＩＮ１からの外部６４ｋクロックが入力監視回
路９に入力されていれば、入力監視回路９は入力ＩＮ１
が正常であると判断し、入力ＩＮ１を選択入力とする。
【００２３】８ｋクロック作成回路１４は、ＶＣＯ１３
からの１６Ｍクロックを分周して８ｋクロックを作成
し、この８ｋクロックをシステム供給用８ｋクロックと
してクロックドライバ１５に出力するとともに、入力Ｉ
Ｎ１に対応する位相比較用８ｋクロックとして入力選択
回路１０に出力し、入力監視回路９は選択入力が入力Ｉ
Ｎ１であることを示す入力選択信号を入力選択回路１０
に出力する。すると、レシーバ回路５からの外部８ｋク
ロックおよび８ｋクロック作成回路１４からの位相比較
用８ｋクロックが入力選択回路９より出力され、この外
部８ｋクロックと位相比較用８ｋクロックの位相差に応
じた周波数制御パルスが位相比較回路１１より出力され
る。図４は位相比較回路１１の動作を示すクロックタイ
ムチャートである。図４において、位相比較回路１１
は、外部８ｋクロックと位相比較用８ｋクロックから、
外部８ｋクロックに対して位相比較用８ｋクロックの位
相が遅れている場合に、遅れ量に応じたパルス幅の正極
性パルス（図中のＡ）を有し、また進んでいる場合に、
進み量に応じたパルス幅の負極性パルス（図中のＢ）を
有する周波数制御パルスを作成する。
からの１６Ｍクロックを分周して８ｋクロックを作成
し、この８ｋクロックをシステム供給用８ｋクロックと
してクロックドライバ１５に出力するとともに、入力Ｉ
Ｎ１に対応する位相比較用８ｋクロックとして入力選択
回路１０に出力し、入力監視回路９は選択入力が入力Ｉ
Ｎ１であることを示す入力選択信号を入力選択回路１０
に出力する。すると、レシーバ回路５からの外部８ｋク
ロックおよび８ｋクロック作成回路１４からの位相比較
用８ｋクロックが入力選択回路９より出力され、この外
部８ｋクロックと位相比較用８ｋクロックの位相差に応
じた周波数制御パルスが位相比較回路１１より出力され
る。図４は位相比較回路１１の動作を示すクロックタイ
ムチャートである。図４において、位相比較回路１１
は、外部８ｋクロックと位相比較用８ｋクロックから、
外部８ｋクロックに対して位相比較用８ｋクロックの位
相が遅れている場合に、遅れ量に応じたパルス幅の正極
性パルス（図中のＡ）を有し、また進んでいる場合に、
進み量に応じたパルス幅の負極性パルス（図中のＢ）を
有する周波数制御パルスを作成する。
【００２４】図１に戻り、位相比較回路１１による周波
数制御パルスは、ＬＰＦ１２によって、パルス極性およ
びパルス幅に応じた電圧値、すなわち外部８ｋクロック
に対する位相比較用８ｋクロックの位相ずれ量に応じた
電圧値の周波数制御電圧に変換され、この周波数制御電
圧はＶＣＯ１３に入力され、ＶＣＯ１３は周波数制御電
圧に応じて、１６Ｍクロックの発振周波数を調整する。
このＶＣＯ１３による発振周波数調整により、外部８ｋ
クロックに位相比較用８ｋクロックが同期すると（同位
相となる）、ＶＣＯ１３の発振周波数が安定してＶＣＯ
クロックとシステム供給用８ｋクロック（８ｋクロック
作成回路１４の出力）が外部８ｋクロックに同期する
（このとき外部８ｋクロックとシステム供給用８ｋクロ
ックは同位相となる）。このＶＣＯクロックおよびシス
テム供給用８ｋクロックはクロックドライバ１５により
システムに供給される。
数制御パルスは、ＬＰＦ１２によって、パルス極性およ
びパルス幅に応じた電圧値、すなわち外部８ｋクロック
に対する位相比較用８ｋクロックの位相ずれ量に応じた
電圧値の周波数制御電圧に変換され、この周波数制御電
圧はＶＣＯ１３に入力され、ＶＣＯ１３は周波数制御電
圧に応じて、１６Ｍクロックの発振周波数を調整する。
このＶＣＯ１３による発振周波数調整により、外部８ｋ
クロックに位相比較用８ｋクロックが同期すると（同位
相となる）、ＶＣＯ１３の発振周波数が安定してＶＣＯ
クロックとシステム供給用８ｋクロック（８ｋクロック
作成回路１４の出力）が外部８ｋクロックに同期する
（このとき外部８ｋクロックとシステム供給用８ｋクロ
ックは同位相となる）。このＶＣＯクロックおよびシス
テム供給用８ｋクロックはクロックドライバ１５により
システムに供給される。
【００２５】次に、選択入力がＩＮ２、３、４のいずれ
かに切り替わった場合の動作について説明する。例え
ば、選択入力であった入力ＩＮ１に障害が発生し、この
とき入力ＩＮ２からの外部６４ｋクロックが入力監視回
路９に入力されていれば、入力監視回路９は入力ＩＮ２
が正常であると判断し、選択入力をＩＮ１からＩＮ２に
切り替える。以下の説明においては、選択入力がＩＮ１
からＩＮ２に切り替わったことを前提とするが、選択入
力がＩＮ３あるいはＩＮ４に切り替わった場合も以下の
説明と同様である。
かに切り替わった場合の動作について説明する。例え
ば、選択入力であった入力ＩＮ１に障害が発生し、この
とき入力ＩＮ２からの外部６４ｋクロックが入力監視回
路９に入力されていれば、入力監視回路９は入力ＩＮ２
が正常であると判断し、選択入力をＩＮ１からＩＮ２に
切り替える。以下の説明においては、選択入力がＩＮ１
からＩＮ２に切り替わったことを前提とするが、選択入
力がＩＮ３あるいはＩＮ４に切り替わった場合も以下の
説明と同様である。
【００２６】ダミー８ｋクロック作成回路２〜４は、選
択入力になっていないときは、対応するレシーバ回路か
らの外部８ｋクロックをそれぞれ取り込み、そのクロッ
クをもとにカウンタ回路をリセットすることによって外
部８ｋクロックに疑似的に同期した位相比較用８ｋクロ
ックを作成している。
択入力になっていないときは、対応するレシーバ回路か
らの外部８ｋクロックをそれぞれ取り込み、そのクロッ
クをもとにカウンタ回路をリセットすることによって外
部８ｋクロックに疑似的に同期した位相比較用８ｋクロ
ックを作成している。
【００２７】図５はその構成を図２に示すダミー８ｋク
ロック作成回路２〜４の動作を示すクロックタイムチャ
ートである。図２および図５において、ダミー８ｋクロ
ック作成回路は、フリップフロップ２１によって外部８
ｋクロックをＶＣＯクロックの立ち上がりタイミングで
ラッチし、フリップフロップ２２によってフリップフロ
ップ２１の出力をＶＣＯクロックの立ち上がりタイミン
グでラッチし、フリップフロップ２１の出力とフリップ
フロップ２２の反転出力からＯＲゲート２３によってカ
ウンタリセット信号を作成する。クロック禁止信号が入
力監視回路９から入力されていないときは（このときＯ
Ｒゲート２４のクロック禁止信号入力端子が‘Ｌ’レベ
ルである）、カウンタリセット信号はＯＲ２４を介して
カウンタ２５に入力される。カウンタ回路２５はカウン
タリセット信号が入力されるとカウント値を‘０’にリ
セットし（８ＭＨｚ、４ＭＨｚ…８ｋＨｚ端子を全て
‘Ｌ’とし）、‘０’からカウントアップを開始する。
従ってカウンタリセット信号がカウンタ２５に入力され
ているときの位相比較用８ｋクロックの立ち下がり位相
は外部８Ｋクロックの立ち下がり位相よりやや遅れた位
置となる。またクロック禁止信号が入力監視回路９から
入力されているときは（このときＯＲゲート２４のクロ
ック禁止信号入力端子が‘Ｈ’レベルである）、カウン
タ２５は上記のリセット動作を行わない。尚、ダミー８
ｋクロック作成回路２〜４においては、それぞれ対応す
るレシーバ回路からの外部８Ｋクロックにより、別々の
タイミングでリセット動作をするので、各ダミー８ｋク
ロック作成回路２〜４から出力される位相比較用８ｋク
ロックの位相は揃っていない。
ロック作成回路２〜４の動作を示すクロックタイムチャ
ートである。図２および図５において、ダミー８ｋクロ
ック作成回路は、フリップフロップ２１によって外部８
ｋクロックをＶＣＯクロックの立ち上がりタイミングで
ラッチし、フリップフロップ２２によってフリップフロ
ップ２１の出力をＶＣＯクロックの立ち上がりタイミン
グでラッチし、フリップフロップ２１の出力とフリップ
フロップ２２の反転出力からＯＲゲート２３によってカ
ウンタリセット信号を作成する。クロック禁止信号が入
力監視回路９から入力されていないときは（このときＯ
Ｒゲート２４のクロック禁止信号入力端子が‘Ｌ’レベ
ルである）、カウンタリセット信号はＯＲ２４を介して
カウンタ２５に入力される。カウンタ回路２５はカウン
タリセット信号が入力されるとカウント値を‘０’にリ
セットし（８ＭＨｚ、４ＭＨｚ…８ｋＨｚ端子を全て
‘Ｌ’とし）、‘０’からカウントアップを開始する。
従ってカウンタリセット信号がカウンタ２５に入力され
ているときの位相比較用８ｋクロックの立ち下がり位相
は外部８Ｋクロックの立ち下がり位相よりやや遅れた位
置となる。またクロック禁止信号が入力監視回路９から
入力されているときは（このときＯＲゲート２４のクロ
ック禁止信号入力端子が‘Ｈ’レベルである）、カウン
タ２５は上記のリセット動作を行わない。尚、ダミー８
ｋクロック作成回路２〜４においては、それぞれ対応す
るレシーバ回路からの外部８Ｋクロックにより、別々の
タイミングでリセット動作をするので、各ダミー８ｋク
ロック作成回路２〜４から出力される位相比較用８ｋク
ロックの位相は揃っていない。
【００２８】図１に戻り、入力監視回路９が選択入力を
ＩＮ１からＩＮ２に切り替えると、ダミー８ｋクロック
作成回路２にリセット禁止信号が入力され、ダミー８ｋ
クロック作成回路２はカウンタ２５のリセット動作を停
止し、同時に入力選択回路１０に選択入力がＩＮ２に切
り替わったことを示す入力選択信号が入力され、入力選
択回路１０はレシーバ回路６からの外部８ｋクロックと
ダミー８ｋクロック作成回路２からの位相比較用８ｋク
ロックを位相比較回路１１に出力し、位相比較回路１１
は両８ｋクロックの位相差に応じた周波数制御パルスを
出力する。この周波数制御パルスはＬＰＦ１２によって
周波数制御電圧に変換されてＶＣＯ１３に入力され、Ｖ
ＣＯ１３は周波数制御電圧に応じて、１６Ｍクロックの
発振周波数を調整する。このＶＣＯ１３による発振周波
数調整により、外部８ｋクロックに位相比較用８ｋクロ
ックが同期すると（同位相となる）、ＶＣＯ１３の発振
周波数が安定して外部８ｋクロックにＶＣＯクロックと
システム供給用８ｋクロック（８ｋクロック作成回路１
４の出力）が同期する（外部８ｋクロックとシステム供
給用８ｋクロックは同位相ではない）。
ＩＮ１からＩＮ２に切り替えると、ダミー８ｋクロック
作成回路２にリセット禁止信号が入力され、ダミー８ｋ
クロック作成回路２はカウンタ２５のリセット動作を停
止し、同時に入力選択回路１０に選択入力がＩＮ２に切
り替わったことを示す入力選択信号が入力され、入力選
択回路１０はレシーバ回路６からの外部８ｋクロックと
ダミー８ｋクロック作成回路２からの位相比較用８ｋク
ロックを位相比較回路１１に出力し、位相比較回路１１
は両８ｋクロックの位相差に応じた周波数制御パルスを
出力する。この周波数制御パルスはＬＰＦ１２によって
周波数制御電圧に変換されてＶＣＯ１３に入力され、Ｖ
ＣＯ１３は周波数制御電圧に応じて、１６Ｍクロックの
発振周波数を調整する。このＶＣＯ１３による発振周波
数調整により、外部８ｋクロックに位相比較用８ｋクロ
ックが同期すると（同位相となる）、ＶＣＯ１３の発振
周波数が安定して外部８ｋクロックにＶＣＯクロックと
システム供給用８ｋクロック（８ｋクロック作成回路１
４の出力）が同期する（外部８ｋクロックとシステム供
給用８ｋクロックは同位相ではない）。
【００２９】このとき、ダミー８ｋクロック作成回路２
からの位相比較用８ｋクロックは、外部８ｋクロックの
立ち下がりタイミングでカウンタ２５をリセットするこ
とにより、ＶＣＯクロック２周期分の位相差で外部８ｋ
クロックに予め疑似的に同期しているので、入力ＩＮ２
からの外部８ｋクロックに対する同期調整のためのＶＣ
Ｏ１３の発振周波数の変動は小さい。
からの位相比較用８ｋクロックは、外部８ｋクロックの
立ち下がりタイミングでカウンタ２５をリセットするこ
とにより、ＶＣＯクロック２周期分の位相差で外部８ｋ
クロックに予め疑似的に同期しているので、入力ＩＮ２
からの外部８ｋクロックに対する同期調整のためのＶＣ
Ｏ１３の発振周波数の変動は小さい。
【００３０】このように上記第１の実施形態によれば、
選択入力となっていない入力に対応するダミー８ｋクロ
ック作成回路において、外部８ｋクロックの立ち下がり
タイミングでＶＣＯクロックの分周動作をリセットする
ことにより、位相比較用８ｋクロックを外部８ｋクロッ
クに対して所定の範囲内の位相ずれを持って予め疑似的
に同期させておき、入力監視回路９によって選択入力が
切り替えられると、新たに選択入力となった外部８ｋク
ロックに対応するダミー８ｋクロック作成回路がリセッ
ト動作を停止し、このダミー内部クロック作成回路から
の位相比較用８ｋクロックと新たに選択入力となった外
部８ｋクロックを用い、位相比較回路１１およびＬＰＦ
１２によって外部８ｋクロックと位相比較用８ｋクロッ
クの位相差に応じた周波数制御電圧を出力し、この周波
数制御電圧に応じてＶＣＯ１３によってＶＣＯクロック
の発振周波数を調整し、外部８ｋクロックに位相比較用
８ｋクロックを位相同期させて、新しい外部入力クロッ
クに第１および第２の内部クロックを周波数同期させる
ことにより、外部８ｋクロックと位相比較用８ｋクロッ
クの位相差はダミー８ｋクロック作成回路におけるリセ
ット動作により予め小さく設定されており、ＶＣＯクロ
ックの発振周波数が大幅に変動することはないので、外
部８ｋクロックが切り替わってもシステムに供給する８
ｋクロックおよびＶＣＯクロックを安定に保つことがで
きる。
選択入力となっていない入力に対応するダミー８ｋクロ
ック作成回路において、外部８ｋクロックの立ち下がり
タイミングでＶＣＯクロックの分周動作をリセットする
ことにより、位相比較用８ｋクロックを外部８ｋクロッ
クに対して所定の範囲内の位相ずれを持って予め疑似的
に同期させておき、入力監視回路９によって選択入力が
切り替えられると、新たに選択入力となった外部８ｋク
ロックに対応するダミー８ｋクロック作成回路がリセッ
ト動作を停止し、このダミー内部クロック作成回路から
の位相比較用８ｋクロックと新たに選択入力となった外
部８ｋクロックを用い、位相比較回路１１およびＬＰＦ
１２によって外部８ｋクロックと位相比較用８ｋクロッ
クの位相差に応じた周波数制御電圧を出力し、この周波
数制御電圧に応じてＶＣＯ１３によってＶＣＯクロック
の発振周波数を調整し、外部８ｋクロックに位相比較用
８ｋクロックを位相同期させて、新しい外部入力クロッ
クに第１および第２の内部クロックを周波数同期させる
ことにより、外部８ｋクロックと位相比較用８ｋクロッ
クの位相差はダミー８ｋクロック作成回路におけるリセ
ット動作により予め小さく設定されており、ＶＣＯクロ
ックの発振周波数が大幅に変動することはないので、外
部８ｋクロックが切り替わってもシステムに供給する８
ｋクロックおよびＶＣＯクロックを安定に保つことがで
きる。
【００３１】第二の実施形態 上記第１の実施形態においては、選択入力がＩＮ２〜４
からＩＮ１に切り替わり、ＩＮ１からの外部８ｋクロッ
クと８ｋクロック作成回路１４からの位相比較用８ｋク
ロックの位相が大きくずれている場合には、外部８ｋク
ロックと位相比較用８ｋクロックの同期が確立するまで
の間、ＶＣＯクロックの周波数が大きく変動し、システ
ムに供給するクロックが不安定となる可能性があり、本
第２の実施形態はこの点を改善したものである。尚、選
択入力のＩＮ１への切り替えは頻度としては高くない
が、例えば、ＩＮ１に入力障害が発生して選択入力がＩ
Ｎ２に切り替わり、さらに入力障害がＩＮ２、ＩＮ３、
ＩＮ４の順序で発生し、このときＩＮ１の障害が復旧し
ていると、選択入力は再びＩＮ１となる。
からＩＮ１に切り替わり、ＩＮ１からの外部８ｋクロッ
クと８ｋクロック作成回路１４からの位相比較用８ｋク
ロックの位相が大きくずれている場合には、外部８ｋク
ロックと位相比較用８ｋクロックの同期が確立するまで
の間、ＶＣＯクロックの周波数が大きく変動し、システ
ムに供給するクロックが不安定となる可能性があり、本
第２の実施形態はこの点を改善したものである。尚、選
択入力のＩＮ１への切り替えは頻度としては高くない
が、例えば、ＩＮ１に入力障害が発生して選択入力がＩ
Ｎ２に切り替わり、さらに入力障害がＩＮ２、ＩＮ３、
ＩＮ４の順序で発生し、このときＩＮ１の障害が復旧し
ていると、選択入力は再びＩＮ１となる。
【００３２】図６は本発明の第２の実施形態を示すＰＰ
Ｌ回路の構成ブロック図である。図６に示すＰＰＬ回路
は、図１のＰＰＬ回路において、入力ＩＮ１に対応する
ダミー８ｋクロック作成回路１を設け、８ｋクロック作
成回路１４からの位相比較用８ｋクロックに替えて、ダ
ミー８ｋクロック作成回路１からの位相比較用８ｋクロ
ックを、入力ＩＮ１に対応する位相比較用８ｋクロック
として入力選択回路１０に入力し、さらにＩＮ１が選択
入力であるときに、入力監視回路９からダミー８ｋクロ
ック作成回路１にリセット禁止信号を入力するようにし
たものである。
Ｌ回路の構成ブロック図である。図６に示すＰＰＬ回路
は、図１のＰＰＬ回路において、入力ＩＮ１に対応する
ダミー８ｋクロック作成回路１を設け、８ｋクロック作
成回路１４からの位相比較用８ｋクロックに替えて、ダ
ミー８ｋクロック作成回路１からの位相比較用８ｋクロ
ックを、入力ＩＮ１に対応する位相比較用８ｋクロック
として入力選択回路１０に入力し、さらにＩＮ１が選択
入力であるときに、入力監視回路９からダミー８ｋクロ
ック作成回路１にリセット禁止信号を入力するようにし
たものである。
【００３３】ダミー８ｋクロック作成回路１の構成およ
び動作は、図１のダミー８ｋクロック作成回路２〜４と
同じである。
び動作は、図１のダミー８ｋクロック作成回路２〜４と
同じである。
【００３４】次に、図６のＰＬＬ回路の起動時にＩＮ１
が選択入力となった場合の動作について説明する。ダミ
ー８ｋクロック作成回路１は、入力監視回路９からリセ
ット禁止信号が入力されるので、ＶＣＯ１３からの１６
Ｍクロックを分周して８ｋクロックを作成し、この８ｋ
クロックを入力ＩＮ１に対応する位相比較用８ｋクロッ
クとして入力選択回路１０に出力し、入力選択回路１０
はレシーバ回路５からの外部８ｋクロックおよびダミー
８ｋクロック作成回路１からの位相比較用８ｋクロック
が入力選択回路９より出力され、この外部８ｋクロック
と位相比較用８ｋクロックの位相差に応じた周波数制御
パルスが位相比較回路１１より出力される。このとき、
ダミー８ｋクロック作成回路１のカウンタ２５はリセッ
ト動作をしていないので、外部８ｋクロックと位相比較
用８ｋクロックの位相差は任意の値となる。
が選択入力となった場合の動作について説明する。ダミ
ー８ｋクロック作成回路１は、入力監視回路９からリセ
ット禁止信号が入力されるので、ＶＣＯ１３からの１６
Ｍクロックを分周して８ｋクロックを作成し、この８ｋ
クロックを入力ＩＮ１に対応する位相比較用８ｋクロッ
クとして入力選択回路１０に出力し、入力選択回路１０
はレシーバ回路５からの外部８ｋクロックおよびダミー
８ｋクロック作成回路１からの位相比較用８ｋクロック
が入力選択回路９より出力され、この外部８ｋクロック
と位相比較用８ｋクロックの位相差に応じた周波数制御
パルスが位相比較回路１１より出力される。このとき、
ダミー８ｋクロック作成回路１のカウンタ２５はリセッ
ト動作をしていないので、外部８ｋクロックと位相比較
用８ｋクロックの位相差は任意の値となる。
【００３５】位相比較回路１１による周波数制御パルス
は、ＬＰＦ１２によって周波数制御電圧に変換され、こ
の周波数制御電圧はＶＣＯ１３に入力され、ＶＣＯ１３
は周波数制御電圧に応じて、１６Ｍクロックの発振周波
数を調整する。このＶＣＯ１３による発振周波数調整に
より、外部８ｋクロックに位相比較用８ｋクロックが同
期すると（同位相となる）、ＶＣＯ１３の発振周波数が
安定してＶＣＯクロックとシステム供給用８ｋクロック
（８ｋクロック作成回路１４の出力）が外部８ｋクロッ
クに同期する（このとき外部８ｋクロックとシステム供
給用８ｋクロックは同位相となる）。このＶＣＯクロッ
クおよびシステム供給用８ｋクロックはクロックドライ
バ１５によりシステムに供給される。尚、以上の動作は
上記第１実施形態において、選択入力がＩＮ１となった
場合（起動時および他の入力からの切り替わりの場合）
の動作と同様である。
は、ＬＰＦ１２によって周波数制御電圧に変換され、こ
の周波数制御電圧はＶＣＯ１３に入力され、ＶＣＯ１３
は周波数制御電圧に応じて、１６Ｍクロックの発振周波
数を調整する。このＶＣＯ１３による発振周波数調整に
より、外部８ｋクロックに位相比較用８ｋクロックが同
期すると（同位相となる）、ＶＣＯ１３の発振周波数が
安定してＶＣＯクロックとシステム供給用８ｋクロック
（８ｋクロック作成回路１４の出力）が外部８ｋクロッ
クに同期する（このとき外部８ｋクロックとシステム供
給用８ｋクロックは同位相となる）。このＶＣＯクロッ
クおよびシステム供給用８ｋクロックはクロックドライ
バ１５によりシステムに供給される。尚、以上の動作は
上記第１実施形態において、選択入力がＩＮ１となった
場合（起動時および他の入力からの切り替わりの場合）
の動作と同様である。
【００３６】次に、動作中に選択入力がＩＮ１に切り替
わった場合に動作について説明する。選択入力がＩＮ１
に切り替わる前は、ダミー８ｋクロック作成回路１に
は、入力監視回路９からリセット禁止信号が入力されて
いないので、ダミー８ｋクロック作成回路１のカウンタ
２５は、図１のダミー８ｋクロック作成回路２〜４のカ
ウンタ２５と同様のリセット動作をしており、レシーブ
回路５からの外部８ｋクロックに疑似的に同期した位相
比較用８ｋクロックを作成している。
わった場合に動作について説明する。選択入力がＩＮ１
に切り替わる前は、ダミー８ｋクロック作成回路１に
は、入力監視回路９からリセット禁止信号が入力されて
いないので、ダミー８ｋクロック作成回路１のカウンタ
２５は、図１のダミー８ｋクロック作成回路２〜４のカ
ウンタ２５と同様のリセット動作をしており、レシーブ
回路５からの外部８ｋクロックに疑似的に同期した位相
比較用８ｋクロックを作成している。
【００３７】入力監視回路９が選択入力をＩＮ１からＩ
Ｎ２に切り替えると、ダミー８ｋクロック作成回路１に
リセット禁止信号が入力され、ダミー８ｋクロック作成
回路１はカウンタ２５のリセット動作を停止し、入力選
択回路１０はレシーバ回路５からの外部８ｋクロックと
ダミー８ｋクロック作成回路１からの位相比較用８ｋク
ロックを位相比較回路１１に出力し、位相比較回路１１
は両８ｋクロックの位相差に応じた周波数制御パルスを
出力する。この周波数制御パルスはＬＰＦ１２によって
周波数制御電圧に変換されてＶＣＯ１３に入力され、Ｖ
ＣＯ１３は周波数制御電圧に応じて、１６Ｍクロックの
発振周波数を調整する。このＶＣＯ１３による発振周波
数調整により、外部８ｋクロックに位相比較用８ｋクロ
ックが同期すると（同位相となる）、ＶＣＯ１３の発振
周波数が安定して外部８ｋクロックにＶＣＯクロックと
システム供給用８ｋクロック（８ｋクロック作成回路１
４の出力）が同期する（外部８ｋクロックとシステム供
給用８ｋクロックは同位相ではない）。
Ｎ２に切り替えると、ダミー８ｋクロック作成回路１に
リセット禁止信号が入力され、ダミー８ｋクロック作成
回路１はカウンタ２５のリセット動作を停止し、入力選
択回路１０はレシーバ回路５からの外部８ｋクロックと
ダミー８ｋクロック作成回路１からの位相比較用８ｋク
ロックを位相比較回路１１に出力し、位相比較回路１１
は両８ｋクロックの位相差に応じた周波数制御パルスを
出力する。この周波数制御パルスはＬＰＦ１２によって
周波数制御電圧に変換されてＶＣＯ１３に入力され、Ｖ
ＣＯ１３は周波数制御電圧に応じて、１６Ｍクロックの
発振周波数を調整する。このＶＣＯ１３による発振周波
数調整により、外部８ｋクロックに位相比較用８ｋクロ
ックが同期すると（同位相となる）、ＶＣＯ１３の発振
周波数が安定して外部８ｋクロックにＶＣＯクロックと
システム供給用８ｋクロック（８ｋクロック作成回路１
４の出力）が同期する（外部８ｋクロックとシステム供
給用８ｋクロックは同位相ではない）。
【００３８】このとき、ダミー８ｋクロック作成回路１
からの位相比較用８ｋクロックは、外部８ｋクロックの
立ち下がりタイミングでカウンタ２５をリセットするこ
とにより、ＶＣＯクロック１周期分の位相差で外部８ｋ
クロックに予め疑似的に同期しているので、入力ＩＮ２
からの外部８ｋクロックに対する同期調整のためのＶＣ
Ｏ１３の発振周波数の変動は小さい。尚、以上の動作は
上記第１の実施形態においてＩＮ２〜４が選択入力とな
ったときの動作と同様である。
からの位相比較用８ｋクロックは、外部８ｋクロックの
立ち下がりタイミングでカウンタ２５をリセットするこ
とにより、ＶＣＯクロック１周期分の位相差で外部８ｋ
クロックに予め疑似的に同期しているので、入力ＩＮ２
からの外部８ｋクロックに対する同期調整のためのＶＣ
Ｏ１３の発振周波数の変動は小さい。尚、以上の動作は
上記第１の実施形態においてＩＮ２〜４が選択入力とな
ったときの動作と同様である。
【００３９】このように上記第２の実施形態によれば、
入力ＩＮ１に対してもダミー８ｋクロック作成回路１を
設けることにより、選択入力がＩＮ１に切り替わった場
合にも、システムヘ供給するクロックを安定に保つこと
ができる。
入力ＩＮ１に対してもダミー８ｋクロック作成回路１を
設けることにより、選択入力がＩＮ１に切り替わった場
合にも、システムヘ供給するクロックを安定に保つこと
ができる。
【００４０】
【発明の効果】以上のように本発明のＰＬＬ回路によれ
ば、選択入力が切り替わっても、第１および第２の内部
クロックの周波数を大幅に変動させずに新しい外部入力
クロックに同期させることができるので、外部入力クロ
ックが切り替わっても内部クロックを安定に保つことが
できるという効果を有する。
ば、選択入力が切り替わっても、第１および第２の内部
クロックの周波数を大幅に変動させずに新しい外部入力
クロックに同期させることができるので、外部入力クロ
ックが切り替わっても内部クロックを安定に保つことが
できるという効果を有する。
【図１】本発明の第１の実施形態を示すＰＰＬ回路の構
成ブロック図である。
成ブロック図である。
【図２】本発明の第１の実施形態におけるダミー８ｋク
ロック作成回路の構成を示す回路図である。
ロック作成回路の構成を示す回路図である。
【図３】本発明の第１の実施形態におけるレシーブ回路
（ＲＣＶ）の動作を示すクロックタイムチャートであ
る。
（ＲＣＶ）の動作を示すクロックタイムチャートであ
る。
【図４】本発明の第１の実施形態における位相比較回路
の動作を示すクロックタイムチャートである。
の動作を示すクロックタイムチャートである。
【図５】本発明の第１の実施形態におけるダミー８ｋク
ロック作成回路の動作を示すクロックタイムチャートで
ある。
ロック作成回路の動作を示すクロックタイムチャートで
ある。
【図６】本発明の第２の実施形態を示すＰＰＬ回路の構
成ブロック図である。
成ブロック図である。
【図７】従来のＰＰＬ回路の構成ブロック図である。
１〜４ ダミー８ｋクロック作成回路 ５〜８ レシーブ回路（ＲＣＶ） ９ 入力監視回路 １０ 入力選択回路 １１ 位相比較回路 １２ ローパスフィルタ（ＬＰＦ） １３ 電圧制御発振器（ＶＣＯ） １４ ８ｋクロック作成回路 １５ クロックドライバ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 11/04 304 H03L 7/08 H03L 7/14 H04L 7/033
Claims (3)
- 【請求項１】 第１の内部クロックを分周して第２の内
部クロックを作成する内部クロック作成回路と、第２の内部クロックと同じ公称周波数のＮ個（Ｎは２以
上の整数）の外部入力クロックをそれぞれ受信するＮ個
のレシーバ回路と、 前記Ｎ個のレシーバ回路に対してそれぞれ設けられ、対
応する外部入力クロックと前記第１の内部クロックが入
力され、前記第１の内部クロックを分周して前記第２の
内部クロックと同じ公称周波数を有する位相比較用内部
クロックを作成する分周カウンタを有し、リセット禁止
信号が入力されているときは、前記第１の内部クロック
を分周して位相比較用内部クロックを作成し、リセット
禁止信号が入力されていないときは、前記対応する外部
入力クロックの立ち下がりタイミング後に前記分周カウ
ンタの分周動作をリセットし、前記第１の内部クロック
を分周して位相比較用内部クロックを作成するＮ個のダ
ミー内部クロック作成回路と、 前記 Ｎ個の外部入力クロックを継続的に監視することに
より各外部入力クロックに障害が発生しているか否かを
監視し、起動時に、正常な外部入力クロックの内の一つ
を選択入力とし、選択入力に障害が発生すると、選択入
力を他の正常な外部入力クロックに切り替え、選択入力
がどこの外部入力クロックであるかを示す入力選択信号
を出力するとともに、選択入力に対応する前記ダミー内
部クロック作成回路に前記リセット禁止信号を出力する
入力監視回路と、前記 Ｎ個の外部入力クロックと前記Ｎ個の位相比較用内
部クロックと前記入力選択信号が入力され、外部入力ク
ロック出力端子と位相比較用内部クロック出力端子を有
し、前記入力選択信号に基づいて選択入力となっている
外部入力クロック及びこれに対応する位相比較用内部ク
ロックをそれぞれ出力する入力選択回路と、 前記入力選択回路からの外部入力クロックと位相比較用
内部クロックの位相差に応じた周波数制御電圧を出力す
る位相比較部と、前記 第１の内部クロックを発信し、前記周波数制御電圧
に応じて発振周波数を変化させる電圧制御発信器とを有
することを特徴とするＰＬＬ回路におけるクロック生成
回路。 - 【請求項２】 第１の内部クロックを分周して第２の内
部クロックを作成する内部クロック作成回路と、第２の内部クロックと同じ公称周波数のＮ個（Ｎは２以
上の整数）の外部入力クロックをそれぞれ受信するＮ個
のレシーバ回路と、 前記Ｎ個のレシーバ回路のうちの第２から第Ｎ番目のレ
シーバ回路に対してそれぞれ設けられ、対応する外部入
力クロックと前記第１の内部クロックが入力され、前記
第１の内部クロックを分周して前記第２の内部クロック
と同じ公称周波数を有する位相比較用内部クロックを作
成する分周カウンタを有し、リセット禁止信号が入力さ
れているときは、前記第１の内部クロックを分周して位
相比較用内部クロックを作成しており、リセット禁止信
号が入力されていないときは、前記対応する外部入力ク
ロックの立ち下がりタイミング後に前記分周動作をリセ
ットし、前記第１の内部クロックを分周して位相比較用
内部クロックを作成するＮ−１個のダミー内部クロック
作成回路と、 前記 Ｎ個の外部入力クロックを継続的に監視することに
より各外部入力クロックに障害が発生しているか否かを
監視し、起動時に、正常な外部入力クロックの内の一つ
を選択入力とし、選択入力に障害が発生すると、選択入
力を他の正常な外部入力クロックに切り替え、選択入力
がどこの外部入力クロックであるかを示す入力選択信号
を出力するとともに、選択入力が第１のレシーバー回路
で受信された第１の外部入力クロック以外のときに、選
択入力に対応する前記ダミー内部クロック作成回路に前
記リセット禁止信号を出力する入力監視回路と、前記 Ｎ個の外部入力クロックと前記第１の外部入力クロ
ックに対応する位相比較用内部クロックとなる前記第２
の内部クロックと前記Ｎ−１個の位相比較用内部クロッ
クと前記入力選択信号が入力され、外部入力クロック出
力端子と位相比較用内部クロック出力端子を有し、前記
入力選択信号に基づいて選択入力となっている外部入力
クロック及びこれに対応する位相比較用内部クロックを
それぞれ出力する入力選択回路と、 前記入力選択回路からの外部入力クロックと位相比較用
内部クロックの位相差に応じた周波数制御電圧を出力す
る位相比較部と、前記 第１の内部クロックを発信し、前記周波数制御電圧
に応じて発振周波数を変化させる電圧制御発信器とを有
することを特徴とするＰＬＬ回路におけるクロック生成
回路。 - 【請求項３】 請求項１もしくは請求項２に記載のＰＬ
Ｌ回路におけるクロック生成回路であって、前記Ｎ個の
レシーバー回路は、回線網から送出される第１の周波数
の第１クロックと第２の周波数の第２クロックの合成ク
ロックをそれぞれ受信し、前記合成クロックから前記第
２クロックを分離してそれぞれ外部入力クロックとする
ことを特徴とするＰＬＬ回路におけるクロック生成回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06600096A JP3253514B2 (ja) | 1996-03-22 | 1996-03-22 | Ｐｌｌ回路におけるクロック生成回路 |
| US08/794,467 US5867545A (en) | 1996-03-22 | 1997-02-04 | Phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06600096A JP3253514B2 (ja) | 1996-03-22 | 1996-03-22 | Ｐｌｌ回路におけるクロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261787A JPH09261787A (ja) | 1997-10-03 |
| JP3253514B2 true JP3253514B2 (ja) | 2002-02-04 |
Family
ID=13303255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06600096A Expired - Fee Related JP3253514B2 (ja) | 1996-03-22 | 1996-03-22 | Ｐｌｌ回路におけるクロック生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5867545A (ja) |
| JP (1) | JP3253514B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8697950B2 (en) * | 1999-11-10 | 2014-04-15 | University Of Connecticut | Vacuolar pyrophosphatases and uses in plants |
| US7205812B1 (en) * | 2005-06-07 | 2007-04-17 | Advanced Micro Devices, Inc. | Hysterisis management for delay line |
| US11256287B2 (en) * | 2019-06-13 | 2022-02-22 | Intel Corporation | Apparatus and method to maintain stable clocking |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184350A (en) * | 1991-04-17 | 1993-02-02 | Raytheon Company | Telephone communication system having an enhanced timing circuit |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| JP3084151B2 (ja) * | 1992-09-18 | 2000-09-04 | 株式会社日立製作所 | 情報処理システム |
| JPH06152581A (ja) * | 1992-11-10 | 1994-05-31 | Fujitsu Ltd | クロック供給装置 |
| JP3048495B2 (ja) * | 1994-01-07 | 2000-06-05 | 沖電気工業株式会社 | クロック回路 |
-
1996
- 1996-03-22 JP JP06600096A patent/JP3253514B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-04 US US08/794,467 patent/US5867545A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5867545A (en) | 1999-02-02 |
| JPH09261787A (ja) | 1997-10-03 |
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Legal Events
| Date | Code | Title | Description |
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