JP2001044979A - クロック分配回路 - Google Patents
クロック分配回路Info
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Abstract
(57)【要約】
【課題】 クロック入力の切り替えが生じても内部の誤
動作が発生しない、多段接続されたＰＬＬで構成される
クロック分配回路を提供するものである。 【解決手段】 多段に接続されたＰＬＬ（Phase-Locked
Loops）回路によって構成されるクロック分配回路にお
いて、前記各ＰＬＬ回路は、各段の前記ＰＬＬ回路を構
成する電圧制御発振器の最大位相変動速度を制限する制
限手段を有し、該最大位相変動速度を制限する前記制限
手段により、前記各段のＰＬＬ回路の最大位相変動速度
が前段の前記ＰＬＬ回路の最大位相変動速度よりも大き
いことを特徴とする。
動作が発生しない、多段接続されたＰＬＬで構成される
クロック分配回路を提供するものである。 【解決手段】 多段に接続されたＰＬＬ（Phase-Locked
Loops）回路によって構成されるクロック分配回路にお
いて、前記各ＰＬＬ回路は、各段の前記ＰＬＬ回路を構
成する電圧制御発振器の最大位相変動速度を制限する制
限手段を有し、該最大位相変動速度を制限する前記制限
手段により、前記各段のＰＬＬ回路の最大位相変動速度
が前段の前記ＰＬＬ回路の最大位相変動速度よりも大き
いことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック分配回路
に関し、特に通信回線の交換装置などの多重ハイウェイ
を扱う装置における装置内クロック分配回路に関する。
に関し、特に通信回線の交換装置などの多重ハイウェイ
を扱う装置における装置内クロック分配回路に関する。
【０００２】
【従来の技術】近年、デジタルハイアラーキは、以前の
ＰＤＨ（Plesiochronous Digital Hierarchy）から国際
的なＳＤＨ（Synchronous Digital Hierarchy）に則し
た通信網に移行しつつあり、階層的に設置された各交換
局は、他の交換局と同期を取るため、従属同期方式が採
用され、国際的には独立同期方式が主に採用されてい
る。従属同期方式は、基準となる主局発振器の出力（基
準クロック）をネットワーク全体に分配することによっ
て、同期を確立する方式である。また、独立同期方式
は、セシウムやセレン原子発振器等の高精度な発振器が
多数必要であり、受信情報の書き込み時間と読み出し時
間の関係が速度の相違を示すスリップが発生する欠点が
あるが、基準クロックを分配する必要がない利点を有す
る。このことから、国際間デジタル接続時の網同期は、
独立同期方式（Plesiochronous DigitalHierarchy）に
よって確立することを勧告されている（Ｇ．８１１）。
ＰＤＨ（Plesiochronous Digital Hierarchy）から国際
的なＳＤＨ（Synchronous Digital Hierarchy）に則し
た通信網に移行しつつあり、階層的に設置された各交換
局は、他の交換局と同期を取るため、従属同期方式が採
用され、国際的には独立同期方式が主に採用されてい
る。従属同期方式は、基準となる主局発振器の出力（基
準クロック）をネットワーク全体に分配することによっ
て、同期を確立する方式である。また、独立同期方式
は、セシウムやセレン原子発振器等の高精度な発振器が
多数必要であり、受信情報の書き込み時間と読み出し時
間の関係が速度の相違を示すスリップが発生する欠点が
あるが、基準クロックを分配する必要がない利点を有す
る。このことから、国際間デジタル接続時の網同期は、
独立同期方式（Plesiochronous DigitalHierarchy）に
よって確立することを勧告されている（Ｇ．８１１）。
【０００３】また、同期方式として、網同期が確立して
いる場合、情報受信時の情報書き込み速度と読み出し速
度波、両者とも基準クロックから発生しているので、平
均的には一致しているが、瞬間的な速度は微妙にずれて
おり、伝送路のタイミング抽出によるジッタや、気温の
変化による伝送遅延の変動によるワンダ、及び上記スリ
ップ等で同期品質が評価される。例えば、各国の基準ク
ロックは周波数の絶対値（周波数確度）が、１国当たり
±１×１０-11以内と規定されている。
いる場合、情報受信時の情報書き込み速度と読み出し速
度波、両者とも基準クロックから発生しているので、平
均的には一致しているが、瞬間的な速度は微妙にずれて
おり、伝送路のタイミング抽出によるジッタや、気温の
変化による伝送遅延の変動によるワンダ、及び上記スリ
ップ等で同期品質が評価される。例えば、各国の基準ク
ロックは周波数の絶対値（周波数確度）が、１国当たり
±１×１０-11以内と規定されている。
【０００４】ここで、従来のクロック分配回路の１例の
全体構成図を図９に示す。図９において、回路ブロック
ＳＷ１０は、多重ハイウェイ下りＦＨＷ（Forward High
Way）、多重ハイウェイ上りＢＨＷ（Backward HighWa
y）の交換処理を実行し、回路ブロックＩＮＦ１１は他
装置との回線インタフェース機能を提供するものであ
り、現在伝送通信系の交換機等で、他の装置との同期を
とったり、他の装置に同期信号を送出するものである。
また、ＰＬＬ０（１２）、ＰＬＬ１（１３）は、回路ブ
ロックＳＷ１０、ＩＮＦ１１にクロックを供給する位相
ロックループ（ＰＬＬ）回路である。
全体構成図を図９に示す。図９において、回路ブロック
ＳＷ１０は、多重ハイウェイ下りＦＨＷ（Forward High
Way）、多重ハイウェイ上りＢＨＷ（Backward HighWa
y）の交換処理を実行し、回路ブロックＩＮＦ１１は他
装置との回線インタフェース機能を提供するものであ
り、現在伝送通信系の交換機等で、他の装置との同期を
とったり、他の装置に同期信号を送出するものである。
また、ＰＬＬ０（１２）、ＰＬＬ１（１３）は、回路ブ
ロックＳＷ１０、ＩＮＦ１１にクロックを供給する位相
ロックループ（ＰＬＬ）回路である。
【０００５】また、セレクタＳＥＬ１４はＰＬＬ０（１
２）へのクロック源０（１５），１（１６）を選択する
ものである。ＰＬＬ０（１２）はセレクタＳＥＬ（１
４）によって選択された基準クロックＲＥＦ−ＣＬＫに
同期したクロックＰＣＬＫ０を生成し、回路ブロックＳ
Ｗ１０はクロックＰＣＬＫ０によって動作する。ＰＬＬ
１はクロックＰＣＬＫ０に同期したクロックＰＣＬＫ１
を生成し、回路ブロックＩＮＦ１１はクロックＰＣＬＫ
０、ＰＣＬＫ１によって動作する。回路ブロックＩＮＦ
１１においては、ＰＣＬＫ０に同期した多重ハイウェイ
ＦＨＷおよびＢＨＷと、ＰＣＬＫ１に同期した他装置と
の回線インタフェース間のクロックおよびフレームの乗
り換え処理等が行われる。
２）へのクロック源０（１５），１（１６）を選択する
ものである。ＰＬＬ０（１２）はセレクタＳＥＬ（１
４）によって選択された基準クロックＲＥＦ−ＣＬＫに
同期したクロックＰＣＬＫ０を生成し、回路ブロックＳ
Ｗ１０はクロックＰＣＬＫ０によって動作する。ＰＬＬ
１はクロックＰＣＬＫ０に同期したクロックＰＣＬＫ１
を生成し、回路ブロックＩＮＦ１１はクロックＰＣＬＫ
０、ＰＣＬＫ１によって動作する。回路ブロックＩＮＦ
１１においては、ＰＣＬＫ０に同期した多重ハイウェイ
ＦＨＷおよびＢＨＷと、ＰＣＬＫ１に同期した他装置と
の回線インタフェース間のクロックおよびフレームの乗
り換え処理等が行われる。
【０００６】セレクタＳＥＬ１４の目的は、外部クロッ
ク源１５，１６を２重化することで装置の信頼性を向上
することにあり、ＰＬＬ０（１２）はそこで選択された
基準クロックＲＥＦ−ＣＬＫに同期した、装置内部つま
り回路ブロック部ＳＷ１０、回路ブロックＩＮＦ１１の
動作で、必要となる周波数のクロックを生成すると同時
に、セレクタＳＥＬ１４の切り替え時にも、連続したク
ロックを供給することを目的としている。このクロック
ＰＣＬＫ０の周波数は、他装置との回線インタフェース
で使用される伝送周波数と等しくない場合がある。
ク源１５，１６を２重化することで装置の信頼性を向上
することにあり、ＰＬＬ０（１２）はそこで選択された
基準クロックＲＥＦ−ＣＬＫに同期した、装置内部つま
り回路ブロック部ＳＷ１０、回路ブロックＩＮＦ１１の
動作で、必要となる周波数のクロックを生成すると同時
に、セレクタＳＥＬ１４の切り替え時にも、連続したク
ロックを供給することを目的としている。このクロック
ＰＣＬＫ０の周波数は、他装置との回線インタフェース
で使用される伝送周波数と等しくない場合がある。
【０００７】たとえば、回路ブロックＩＮＦ１１から基
準クロックを供給する交換機では、回路ブロック部ＳＷ
１０では、ＰＣＬＫ０＝３２.７６８ＭＨｚを使用し、
回線インタフェースＩＮＦ１１ではＳＤＨ（Synchronou
s Digital Hierarchy）準拠のＰＣＬＫ１＝１５５.５２
ＭＨｚを使用することが一般的に行われている。このよ
うな場合、回路ブロックＩＮＦ１１には、お互いに同期
がとれた装置内部用クロックＰＣＬＫ０と、他装置回線
インタフェース用のクロックＰＣＬＫ１が必要となり、
ＰＬＬ１においてクロックＰＣＬＫ０に同期したＰＣＬ
Ｋ１の生成が行われる。
準クロックを供給する交換機では、回路ブロック部ＳＷ
１０では、ＰＣＬＫ０＝３２.７６８ＭＨｚを使用し、
回線インタフェースＩＮＦ１１ではＳＤＨ（Synchronou
s Digital Hierarchy）準拠のＰＣＬＫ１＝１５５.５２
ＭＨｚを使用することが一般的に行われている。このよ
うな場合、回路ブロックＩＮＦ１１には、お互いに同期
がとれた装置内部用クロックＰＣＬＫ０と、他装置回線
インタフェース用のクロックＰＣＬＫ１が必要となり、
ＰＬＬ１においてクロックＰＣＬＫ０に同期したＰＣＬ
Ｋ１の生成が行われる。
【０００８】図２は、図９のクロック分配回路で使われ
るＰＬＬ０，ＰＬＬ１のブロック構成図の１例を示す。
位相比較器２１、ループフィルタ２２、電圧制御発振器
（ＶＣＯ）２３、分周回路２４から構成される。位相比
較器２１は、基準クロック入力ＣＩとＶＣＯ出力ＣＯを
分周回路２４で分周した周波数との位相を比較し、位相
差に比例した電圧に変換する。ループフィルタ２２は高
周波成分を除去するローパスフィルタである。ＶＣＯ２
３は入力電圧に比例した周波数で発振するＶＣＯであ
る。分周回路２４はＶＣＯ２３の発振周波数を分周して
入力の基準クロック周波数とほぼ同様な周波数にまで分
周する。
るＰＬＬ０，ＰＬＬ１のブロック構成図の１例を示す。
位相比較器２１、ループフィルタ２２、電圧制御発振器
（ＶＣＯ）２３、分周回路２４から構成される。位相比
較器２１は、基準クロック入力ＣＩとＶＣＯ出力ＣＯを
分周回路２４で分周した周波数との位相を比較し、位相
差に比例した電圧に変換する。ループフィルタ２２は高
周波成分を除去するローパスフィルタである。ＶＣＯ２
３は入力電圧に比例した周波数で発振するＶＣＯであ
る。分周回路２４はＶＣＯ２３の発振周波数を分周して
入力の基準クロック周波数とほぼ同様な周波数にまで分
周する。
【０００９】この構成によって、基準クロックに同期し
たＶＣＯの出力クロックが得られることは当業者に広く
知られており、交換機等で広く使われている技術であ
る。
たＶＣＯの出力クロックが得られることは当業者に広く
知られており、交換機等で広く使われている技術であ
る。
【００１０】
【発明が解決しようとする課題】上述した従来のクロッ
ク分配回路では、クロック源０（１５）、クロック源１
（１６）からのクロックＣＬＫ０、ＣＬＫ１の切り替え
をセレクタＳＥＬ１４にて実施した場合に、回路ブロッ
クＩＮＦ１１において、導通エラー等の不具合が発生す
る場合があるという課題がある。
ク分配回路では、クロック源０（１５）、クロック源１
（１６）からのクロックＣＬＫ０、ＣＬＫ１の切り替え
をセレクタＳＥＬ１４にて実施した場合に、回路ブロッ
クＩＮＦ１１において、導通エラー等の不具合が発生す
る場合があるという課題がある。
【００１１】その理由は、ＰＬＬ０（１２）とＰＬＬ１
（１３）の入力クロック位相に対する追従特性が異なる
場合に、セレクタＳＥＬ１４の切り替え後に一時的に両
ＰＬＬ１２，１３の出力に位相差が生じ、結果として回
路ブロックＩＮＦ１１内のクロック、フレーム乗り換え
処理で許容されるＰＣＬＫ０、ＰＣＬＫ１間の位相差を
超える場合があるためである。
（１３）の入力クロック位相に対する追従特性が異なる
場合に、セレクタＳＥＬ１４の切り替え後に一時的に両
ＰＬＬ１２，１３の出力に位相差が生じ、結果として回
路ブロックＩＮＦ１１内のクロック、フレーム乗り換え
処理で許容されるＰＣＬＫ０、ＰＣＬＫ１間の位相差を
超える場合があるためである。
【００１２】本課題を図を用いて説明する。図５は時間
ＴａにおいてクロックセレクタＳＥＬ１４が切り替わっ
て、基準クロックＲＥＦ−ＣＬＫの位相がＣＬＫ０の位
相からＣＬＫ１の位相に変化するタイムチャートを示
す。図８はその時のＰＬＬ０、ＰＬＬ１の出力クロック
ＰＣＬＫ０、ＰＣＬＫ１の位相変動のタイムチャートで
ある。ＰＬＬ１の位相追従特性がＰＬＬ０の特性より遅
い場合、図８のようにＰＣＬＫ０、ＰＣＬＫ１間にＰＣ
ＬＫ１が時間Ｔａから安定するＴｂまで位相差が生じ
る。この位相差が回路ブロックＩＮＦ１１で許容される
程度を越える場合に不具合が発生する可能性がある。
ＴａにおいてクロックセレクタＳＥＬ１４が切り替わっ
て、基準クロックＲＥＦ−ＣＬＫの位相がＣＬＫ０の位
相からＣＬＫ１の位相に変化するタイムチャートを示
す。図８はその時のＰＬＬ０、ＰＬＬ１の出力クロック
ＰＣＬＫ０、ＰＣＬＫ１の位相変動のタイムチャートで
ある。ＰＬＬ１の位相追従特性がＰＬＬ０の特性より遅
い場合、図８のようにＰＣＬＫ０、ＰＣＬＫ１間にＰＣ
ＬＫ１が時間Ｔａから安定するＴｂまで位相差が生じ
る。この位相差が回路ブロックＩＮＦ１１で許容される
程度を越える場合に不具合が発生する可能性がある。
【００１３】一般的に、クロック源切り替え時にこのよ
うな事象が発生するのを防ぐためには、ＰＬＬ０の時定
数をＰＬＬ１の時定数より大きくすることが行われる。
しかし、一般的にＰＬＬの時定数（動特性）は入力クロ
ックの位相変動が微少の範囲で設定可能なものであり、
クロック源０、１間の位相差が１８０度程度の場合には
時定数で制御することが難しいか、ＤＰＬＬ（ディジタ
ルＰＬＬ）などの複雑・高価なハードウェアが必要とな
る。
うな事象が発生するのを防ぐためには、ＰＬＬ０の時定
数をＰＬＬ１の時定数より大きくすることが行われる。
しかし、一般的にＰＬＬの時定数（動特性）は入力クロ
ックの位相変動が微少の範囲で設定可能なものであり、
クロック源０、１間の位相差が１８０度程度の場合には
時定数で制御することが難しいか、ＤＰＬＬ（ディジタ
ルＰＬＬ）などの複雑・高価なハードウェアが必要とな
る。
【００１４】本発明は、上記不具合を解消するもので、
複数段のＰＬＬを有するクロック分配回路において、複
数の入力基準周波数信号を選択する場合における、選択
時の複数段のＰＬＬによる変化位相を少なくして位相変
化時間を短くすることを課題とする。
複数段のＰＬＬを有するクロック分配回路において、複
数の入力基準周波数信号を選択する場合における、選択
時の複数段のＰＬＬによる変化位相を少なくして位相変
化時間を短くすることを課題とする。
【００１５】また、本発明の課題は、２重化されたクロ
ック源からのクロック入力を切り替えた場合にも、安定
した交換・導通動作を保証できる装置内クロック分配回
路を提供することにある。特に、２重化されたクロック
源の位相差が大きい場合にも動作保証ができる、簡易な
手段を提供することにある。
ック源からのクロック入力を切り替えた場合にも、安定
した交換・導通動作を保証できる装置内クロック分配回
路を提供することにある。特に、２重化されたクロック
源の位相差が大きい場合にも動作保証ができる、簡易な
手段を提供することにある。
【００１６】
【課題を解決するための手段】本発明によるクロック分
配回路は、多段に接続されたＰＬＬ（Phase-Locked Loo
ps)によって構成されるクロック分配回路において、該
クロック分配回路の各段のＰＬＬを構成する電圧制御発
信器の最大位相変動速度を制限する手段（図３ＶＣＯ入
力電圧制限回路）を有し、該最大位相変動速度を制限す
る手段により、各段のＰＬＬの最大位相変動速度が前段
のＰＬＬの最大位相変動速度よりも大きいことを特徴と
する。
配回路は、多段に接続されたＰＬＬ（Phase-Locked Loo
ps)によって構成されるクロック分配回路において、該
クロック分配回路の各段のＰＬＬを構成する電圧制御発
信器の最大位相変動速度を制限する手段（図３ＶＣＯ入
力電圧制限回路）を有し、該最大位相変動速度を制限す
る手段により、各段のＰＬＬの最大位相変動速度が前段
のＰＬＬの最大位相変動速度よりも大きいことを特徴と
する。
【００１７】また、本発明は、ＳＤＨシステムの交換機
に用いるクロック分配回路において、複数の基準クロッ
クを発生する複数のクロック源と、前記複数の基準クロ
ックから一つを選択する選択回路と、前記選択回路から
の基準クロックを入力とする第１のＰＬＬ回路と、該第
１のＰＬＬ回路の出力に基いて他の装置からのＢＨＷを
ＦＨＷに切り替える回路ブロックＳＷと、前記第１のＰ
ＬＬ回路の出力を入力とする第２のＰＬＬ回路と、前記
第１のＰＬＬ回路及び前記第２のＰＬＬ回路の出力と前
記ＦＨＷに基いて前記他の装置とのインターフェース機
能を有するインターフェースＩＮＦとを備え、前記第１
のＰＬＬ回路の入力部に最大位相変動速度を制限する手
段を設けたことを特徴とする。
に用いるクロック分配回路において、複数の基準クロッ
クを発生する複数のクロック源と、前記複数の基準クロ
ックから一つを選択する選択回路と、前記選択回路から
の基準クロックを入力とする第１のＰＬＬ回路と、該第
１のＰＬＬ回路の出力に基いて他の装置からのＢＨＷを
ＦＨＷに切り替える回路ブロックＳＷと、前記第１のＰ
ＬＬ回路の出力を入力とする第２のＰＬＬ回路と、前記
第１のＰＬＬ回路及び前記第２のＰＬＬ回路の出力と前
記ＦＨＷに基いて前記他の装置とのインターフェース機
能を有するインターフェースＩＮＦとを備え、前記第１
のＰＬＬ回路の入力部に最大位相変動速度を制限する手
段を設けたことを特徴とする。
【００１８】このクロック分配回路の各段のＰＬＬを構
成する電圧制御発信器の最大位相変動速度を制限する手
段は、ＶＣＯ入力電圧の範囲を制限し、クロック源の切
り替えが生じても、各ＶＣＯの位相変動速度が前段のＶ
ＣＯの位相変動速度よりも大きく各ＰＬＬは最前段のＰ
ＬＬの位相変動に追従するという動作（作用）を実行す
る。
成する電圧制御発信器の最大位相変動速度を制限する手
段は、ＶＣＯ入力電圧の範囲を制限し、クロック源の切
り替えが生じても、各ＶＣＯの位相変動速度が前段のＶ
ＣＯの位相変動速度よりも大きく各ＰＬＬは最前段のＰ
ＬＬの位相変動に追従するという動作（作用）を実行す
る。
【００１９】従って、クロック源の切り替えが生じて
も、装置内部において交換・導通動作に異常が生じない
という効果が得られる。
も、装置内部において交換・導通動作に異常が生じない
という効果が得られる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２１】（１）構成の説明 本発明の一実施形態の全体構成は、図１に示される。従
来例で説明した図９において、スイッチＳＷ１０とイン
ターフェース１１の内容を追加している。簡単に説明す
れば、図１において、基準クロックＰＣＬＫＯに基いて
多重ハイウェイ下りＦＨＷ、上りＢＨＷの交換処理を行
う回路ブロックのスイッチＳＷ１０と、外部のＳＤＨシ
ステムで動作している他装置との回線インタフェース機
能を提供する回路ブロックのインターフェースＩＮＦ１
１と、スイッチＳＷ１０および、インターフェースＩＮ
Ｆ１１にクロックＰＣＬＫ０を供給するＰＬＬ０（１
２）と、インターフェースＩＮＦ１１にクロックＰＣＬ
Ｋ１を供給するＰＬＬ１（１３）と、クロック源０（１
５），１（１６）の何れかを選択するセレクタＳＥＬ１
４と、セレンやセシウム原子発振器等により基準クロッ
クＣＬＫ０，ＣＬＫ１を発生するクロック源０（１
５），１（１６）とから構成されている。
来例で説明した図９において、スイッチＳＷ１０とイン
ターフェース１１の内容を追加している。簡単に説明す
れば、図１において、基準クロックＰＣＬＫＯに基いて
多重ハイウェイ下りＦＨＷ、上りＢＨＷの交換処理を行
う回路ブロックのスイッチＳＷ１０と、外部のＳＤＨシ
ステムで動作している他装置との回線インタフェース機
能を提供する回路ブロックのインターフェースＩＮＦ１
１と、スイッチＳＷ１０および、インターフェースＩＮ
Ｆ１１にクロックＰＣＬＫ０を供給するＰＬＬ０（１
２）と、インターフェースＩＮＦ１１にクロックＰＣＬ
Ｋ１を供給するＰＬＬ１（１３）と、クロック源０（１
５），１（１６）の何れかを選択するセレクタＳＥＬ１
４と、セレンやセシウム原子発振器等により基準クロッ
クＣＬＫ０，ＣＬＫ１を発生するクロック源０（１
５），１（１６）とから構成されている。
【００２２】また、スイッチＳＷ１０は、インターフェ
ースＩＮＦ１１からの上りハイウエイ信号ＢＨＷをフレ
ーム毎に削除・追加・位置変更等を行うマルチフレーム
変換回路１１１と、マルチフレーム変換回路１１１から
の上りハイウエイ信号ＢＨＷをタイミングをＰＬＬＯ
（１２）の出力クロックＰＣＬＫ０か又は上りハイウエ
イ信号ＢＨＷ中のクロックとの切り換えを行う時計スイ
ッチ１１２と、時計スイッチ１１２の出力を下りハイウ
ェイＦＨＷとして元のフレーム順にフレームを変換した
り、又は変換したフレーム順の通りに出力するマルチフ
レーム逆変換回路１１３とから構成され、それぞれ他の
装置の回線インターフェースと整合をとれるように動作
する。
ースＩＮＦ１１からの上りハイウエイ信号ＢＨＷをフレ
ーム毎に削除・追加・位置変更等を行うマルチフレーム
変換回路１１１と、マルチフレーム変換回路１１１から
の上りハイウエイ信号ＢＨＷをタイミングをＰＬＬＯ
（１２）の出力クロックＰＣＬＫ０か又は上りハイウエ
イ信号ＢＨＷ中のクロックとの切り換えを行う時計スイ
ッチ１１２と、時計スイッチ１１２の出力を下りハイウ
ェイＦＨＷとして元のフレーム順にフレームを変換した
り、又は変換したフレーム順の通りに出力するマルチフ
レーム逆変換回路１１３とから構成され、それぞれ他の
装置の回線インターフェースと整合をとれるように動作
する。
【００２３】また、インターフェースＩＮＦ１１は、他
の装置とのインターフェースのため、他の装置からのク
ロックを抽出すると共に、上りハイウェイＢＨＷとして
スイッチＳＷ１０に出力し、スイッチＳＷ１０の出力の
下りハイウェイＦＨＷについてＰＣＬＫ０によってサン
プリングして、ＰＣＬＫ０と同期しているか否かを判断
し、クロック源０，１の切り換えが必要か否かを判断
し、ＰＬＬ１の出力ＰＣＬＫ１に同期した出力とする
か、他の装置のクロックのままとするかの切り換え等を
クロック切換・クロック抽出回路１１で行う。
の装置とのインターフェースのため、他の装置からのク
ロックを抽出すると共に、上りハイウェイＢＨＷとして
スイッチＳＷ１０に出力し、スイッチＳＷ１０の出力の
下りハイウェイＦＨＷについてＰＣＬＫ０によってサン
プリングして、ＰＣＬＫ０と同期しているか否かを判断
し、クロック源０，１の切り換えが必要か否かを判断
し、ＰＬＬ１の出力ＰＣＬＫ１に同期した出力とする
か、他の装置のクロックのままとするかの切り換え等を
クロック切換・クロック抽出回路１１で行う。
【００２４】ここで、本発明の特徴となるＰＬＬのブロ
ック構成を、図３に示す。位相比較器２１、ループフィ
ルタ２２、ＶＣＯ２３、分周回路２４の構成・作用につ
いては、従来例に示す図２と同じである。ただし、ＰＬ
Ｌ１（１３）には従来の構成と同じ図２のブロック構成
を用いる。
ック構成を、図３に示す。位相比較器２１、ループフィ
ルタ２２、ＶＣＯ２３、分周回路２４の構成・作用につ
いては、従来例に示す図２と同じである。ただし、ＰＬ
Ｌ１（１３）には従来の構成と同じ図２のブロック構成
を用いる。
【００２５】ＰＬＬ０（１２）においては、図３に示す
ように、ループフィルタ２２とＶＣＯ２３の入力間にＶ
ＣＯ入力電圧制限回路２５を配備する。ＶＣＯ入力電圧
制限回路２５の一実施形態を図４に示す。ＶＣＯ入力電
圧制限回路２５の入力端子Ｉ１と出力端子Ｏ１は抵抗Ｒ
１によって接続される。出力端子Ｏ１は互いに逆方向接
続されたダイオードＤ１、Ｄ２を介し、さらに抵抗Ｒ２
を介して正電源ＶＣＣに、抵抗Ｒ３を介して負電源ＧＮ
Ｄに接続される。
ように、ループフィルタ２２とＶＣＯ２３の入力間にＶ
ＣＯ入力電圧制限回路２５を配備する。ＶＣＯ入力電圧
制限回路２５の一実施形態を図４に示す。ＶＣＯ入力電
圧制限回路２５の入力端子Ｉ１と出力端子Ｏ１は抵抗Ｒ
１によって接続される。出力端子Ｏ１は互いに逆方向接
続されたダイオードＤ１、Ｄ２を介し、さらに抵抗Ｒ２
を介して正電源ＶＣＣに、抵抗Ｒ３を介して負電源ＧＮ
Ｄに接続される。
【００２６】本構成により、入力端子Ｉ１に印加された
電圧は、抵抗Ｒ２、Ｒ３で電源電圧を分圧された基準電
圧から、ダイオードの順方向電圧ドロップ（通常約０．
８Ｖ）程度の範囲に制限されて出力端子Ｏ１に出力され
る。
電圧は、抵抗Ｒ２、Ｒ３で電源電圧を分圧された基準電
圧から、ダイオードの順方向電圧ドロップ（通常約０．
８Ｖ）程度の範囲に制限されて出力端子Ｏ１に出力され
る。
【００２７】以上の構成より、ＰＬＬ０（１２）とＰＬ
Ｌ１（１３）で使用するＶＣＯ２３の電圧−周波数特性
がほぼ同等であれば、ＰＬＬ０（１２）のＶＣＯ入力電
圧範囲が入力電圧制限回路２５で制限されているため、
クロック源１５，１６が切り替わって、大きくＶＣＯ入
力電圧が振れる場合にも、ＰＬＬ１（１３）の位相変動
の方がＰＬＬ０（１２）の位相変動よりも早いことが保
証される。
Ｌ１（１３）で使用するＶＣＯ２３の電圧−周波数特性
がほぼ同等であれば、ＰＬＬ０（１２）のＶＣＯ入力電
圧範囲が入力電圧制限回路２５で制限されているため、
クロック源１５，１６が切り替わって、大きくＶＣＯ入
力電圧が振れる場合にも、ＰＬＬ１（１３）の位相変動
の方がＰＬＬ０（１２）の位相変動よりも早いことが保
証される。
【００２８】すなわち、ＰＬＬ１（１３）は、常にＰＬ
Ｌ０（１２）の位相変動に追従できる。図７にＶＣＯの
入力電圧に対する発振周波数特性を示す。また図７にお
いて、ＶＣＯ入力電圧を制限した場合のＶＣＯの動作特
性を示す。定常時は、ＶＣＯの入力電圧はＶ０、対応す
る出力周波数はｆ０である。ＶＣＯ入力電圧が制限され
ていない場合には、入力電圧のＶＣＯ許容範囲Ｖｍｉｎ
からＶｍａｘまでが入力範囲となり、それに応じて出力
周波数はｆｍｉｎからｆｍａｘまで変動する。ＶＣＯ入
力電圧がＶ０−ΔＶからＶ０＋ΔＶまでに制限されてい
る場合には、出力周波数もｆ０−Δｆからｆ０＋Δｆに
制限される。
Ｌ０（１２）の位相変動に追従できる。図７にＶＣＯの
入力電圧に対する発振周波数特性を示す。また図７にお
いて、ＶＣＯ入力電圧を制限した場合のＶＣＯの動作特
性を示す。定常時は、ＶＣＯの入力電圧はＶ０、対応す
る出力周波数はｆ０である。ＶＣＯ入力電圧が制限され
ていない場合には、入力電圧のＶＣＯ許容範囲Ｖｍｉｎ
からＶｍａｘまでが入力範囲となり、それに応じて出力
周波数はｆｍｉｎからｆｍａｘまで変動する。ＶＣＯ入
力電圧がＶ０−ΔＶからＶ０＋ΔＶまでに制限されてい
る場合には、出力周波数もｆ０−Δｆからｆ０＋Δｆに
制限される。
【００２９】（２）動作の説明 次に上述のクロック分配回路の動作を図を参照して説明
する。図６に横軸に時間経過を、縦軸にＣＬＫ０からＣ
ＬＫ１へ切り替えたときのクロック位相を示す。図６に
よれば、図５に示したクロック切り替え時の、本発明の
実施形態におけるＰＬＬ０（１２）、ＰＬＬ１（１３）
の出力位相変動のタイムチャートを示す。ＰＬＬ０（１
２）の位相追従速度は、ＰＬＬ１（１３）のものより遅
いため、ＰＣＬＫ０（１２）、ＰＣＬＫ１（１３）は同
等の位相変動を経て時間Ｔｂに安定する。その間、ＰＣ
ＬＫ０（１２）、ＰＣＬＫ１（１３）間に位相差が生じ
ないため、回路ブロックＩＮＦ１１の動作正常性が保証
される。
する。図６に横軸に時間経過を、縦軸にＣＬＫ０からＣ
ＬＫ１へ切り替えたときのクロック位相を示す。図６に
よれば、図５に示したクロック切り替え時の、本発明の
実施形態におけるＰＬＬ０（１２）、ＰＬＬ１（１３）
の出力位相変動のタイムチャートを示す。ＰＬＬ０（１
２）の位相追従速度は、ＰＬＬ１（１３）のものより遅
いため、ＰＣＬＫ０（１２）、ＰＣＬＫ１（１３）は同
等の位相変動を経て時間Ｔｂに安定する。その間、ＰＣ
ＬＫ０（１２）、ＰＣＬＫ１（１３）間に位相差が生じ
ないため、回路ブロックＩＮＦ１１の動作正常性が保証
される。
【００３０】このように、上記実施形態では、ＰＬＬを
構成するＶＣＯ２３の入力段に入力電圧制限回路２５を
有しているので、クロック源１５，１６の切り替え時、
多段ＰＬＬ構成において、前段のＰＬＬのクロックの位
相追従速度と本入力電圧制限回路２５を設けたＰＬＬの
クロックの位相変動速度をほぼ同一としたので、後段の
ＰＬＬが前段のＰＬＬに追従可能となっている。この入
力電圧制限回路２５は、図４に示すように、ＤＣオフセ
ット電圧を供給する抵抗Ｒ２，Ｒ３、導通電位を双方向
とするダイオードＤ１，Ｄ２による簡易な回路網で実現
可能である。
構成するＶＣＯ２３の入力段に入力電圧制限回路２５を
有しているので、クロック源１５，１６の切り替え時、
多段ＰＬＬ構成において、前段のＰＬＬのクロックの位
相追従速度と本入力電圧制限回路２５を設けたＰＬＬの
クロックの位相変動速度をほぼ同一としたので、後段の
ＰＬＬが前段のＰＬＬに追従可能となっている。この入
力電圧制限回路２５は、図４に示すように、ＤＣオフセ
ット電圧を供給する抵抗Ｒ２，Ｒ３、導通電位を双方向
とするダイオードＤ１，Ｄ２による簡易な回路網で実現
可能である。
【００３１】特に、ＰＬＬ０（１２）においてループフ
ィルタ２２とＶＣＯ２３の入力間にＶＣＯ入力電圧制限
回路２５を配備し、後段のＰＬＬ１（１３）については
ＶＣＯ入力電圧制限回路２５を設けずループフィルタ２
２とＶＣＯ２３とを直結した場合に、複数のクロック源
を切り替えたときに両ＰＬＬの位相変動速度を一致させ
るので、装置内部の動作を保証でき、また、各段のＰＬ
Ｌ間の位相差が一定に保たれる。
ィルタ２２とＶＣＯ２３の入力間にＶＣＯ入力電圧制限
回路２５を配備し、後段のＰＬＬ１（１３）については
ＶＣＯ入力電圧制限回路２５を設けずループフィルタ２
２とＶＣＯ２３とを直結した場合に、複数のクロック源
を切り替えたときに両ＰＬＬの位相変動速度を一致させ
るので、装置内部の動作を保証でき、また、各段のＰＬ
Ｌ間の位相差が一定に保たれる。
【００３２】なお、上記実施形態では、多段ＰＬＬ構成
として２段の例を記述したが、３段以上として、２段以
降のＰＬＬにＶＣＯ入力制限回路を付加することでもよ
い。また、その時に各ＰＬＬの入力にセレクタを配備し
て装置内でクロックの冗長構成をとることも可能であ
る。いずれの場合でも、各段のＰＬＬの最大位相変動速
度が前段のＰＬＬの最大位相変動速度よりも大きいこと
を、ＶＣＯ入力電圧制限回路で保証することで、本実施
形態と同等の効果が得られる。
として２段の例を記述したが、３段以上として、２段以
降のＰＬＬにＶＣＯ入力制限回路を付加することでもよ
い。また、その時に各ＰＬＬの入力にセレクタを配備し
て装置内でクロックの冗長構成をとることも可能であ
る。いずれの場合でも、各段のＰＬＬの最大位相変動速
度が前段のＰＬＬの最大位相変動速度よりも大きいこと
を、ＶＣＯ入力電圧制限回路で保証することで、本実施
形態と同等の効果が得られる。
【００３３】また、上記実施形態によれば、複数段のＰ
ＬＬをシリーズに接続して、複数段のＰＬＬ回路の各出
力を切り替える場合に、位相差の変動を小さくできるの
で、無瞬断切り替えによる周波数切り替え方式としても
適用できる。また、主にＳＤＨシステムに遂説明した
が、ＡＴＭシステムにおいても、多段のＰＬＬ回路によ
り、外部装置との同期を考慮して、複数のクロックによ
って切り換える場合には、本発明を適用できる。
ＬＬをシリーズに接続して、複数段のＰＬＬ回路の各出
力を切り替える場合に、位相差の変動を小さくできるの
で、無瞬断切り替えによる周波数切り替え方式としても
適用できる。また、主にＳＤＨシステムに遂説明した
が、ＡＴＭシステムにおいても、多段のＰＬＬ回路によ
り、外部装置との同期を考慮して、複数のクロックによ
って切り換える場合には、本発明を適用できる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
各段のＰＬＬのＶＣＯに入力電圧制限回路を有し、各段
のＰＬＬの位相変動速度が前段のＰＬＬの位相変動速度
よりも速く、各段のＰＬＬ間の位相差が一定に保たれる
ので、多段ＰＬＬで構成されるクロック分配回路を有す
る装置において、外部からの基準クロックの切り替え指
示時にも装置内部の動作が保証できる。
各段のＰＬＬのＶＣＯに入力電圧制限回路を有し、各段
のＰＬＬの位相変動速度が前段のＰＬＬの位相変動速度
よりも速く、各段のＰＬＬ間の位相差が一定に保たれる
ので、多段ＰＬＬで構成されるクロック分配回路を有す
る装置において、外部からの基準クロックの切り替え指
示時にも装置内部の動作が保証できる。
【図１】本発明のクロック分配回路の全体構成図であ
る。
る。
【図２】本発明及び従来のＰＬＬのブロック構成図であ
る。
る。
【図３】本発明のＰＬＬのブロック構成図である。
【図４】本発明のＶＣＯ入力制限回路である。
【図５】本発明及び従来のクロック源切り替えのタイム
チャートである。
チャートである。
【図６】本発明のＰＬＬ出力位相変動のタイムチャート
である。
である。
【図７】本発明のＶＣＯ動作説明図である。
【図８】従来例のＰＬＬ出力位相変動のタイムチャート
である。
である。
【図９】本発明及び従来例のクロック分配回路の全体構
成図である。
成図である。
１０ 回路ブロックＳＷ １１ 回路ブロックＩＮＦ １２，１３ ＰＬＬ １４ クロック選択回路ＳＥＬ １５，１６ クロック源 ２１ 位相比較器 ２２ ループフィルタ ２３ 可変電圧制御発振器 ２４ 分周回路 ２５ ＶＣＯ入力電圧制限回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｊ 3/00 Ｈ０３Ｋ 5/00 Ｘ 3/06 Ｈ０３Ｌ 7/08 Ｅ Ｆターム(参考） 5B079 BA02 BB04 BC03 CC14 DD03 DD20 5J106 AA04 BB02 CC20 CC30 CC38 CC41 DD04 EE10 FF06 FF09 GG01 HH03 KK05 KK18 5K028 AA15 EE05 KK12 NN02 NN58 5K047 AA02 AA12 HH02 MM33 MM48 MM50 MM55 MM63
Claims (4)
- 【請求項１】 多段に接続されたＰＬＬ（Phase-Locked
Loops）回路によって構成されるクロック分配回路にお
いて、 前記各ＰＬＬ回路は、各段の前記ＰＬＬ回路を構成する
電圧制御発振器の最大位相変動速度を制限する制限手段
を有し、 該最大位相変動速度を制限する前記制限手段により、前
記各段のＰＬＬ回路の最大位相変動速度が前段の前記Ｐ
ＬＬ回路の最大位相変動速度よりも大きいことを特徴と
するクロック分配回路。 - 【請求項２】 前記最大位相変動速度を制限する制限手
段は、前記電圧制御発振器の入力部に設け、所定の電圧
にバイアスされた双方向接続のダイオードの一端を前記
入力部に接続し、他端には所定電位を供給することを特
徴とする請求項１に記載のクロック分配回路。 - 【請求項３】 同期デジタルハイアラーキ（ＳＤＨ）シ
ステムの交換機に用いるクロック分配回路において、複
数の基準クロックを発生する複数のクロック源と、前記
複数の基準クロックから一つを選択する選択回路と、前
記選択回路からの基準クロックを入力して第１のＰＬＬ
周波数信号を出力する第１のＰＬＬ回路と、該第１のＰ
ＬＬ回路の出力に基いて外部の装置からのバックフレー
ム信号を同期を設定して前記外部の装置へフォワードフ
レーム信号として切換送出する回路スイッチ部と、前記
第１のＰＬＬ回路の第１のＰＬＬ周波数信号を入力して
第２のＰＬＬ周波数信号を出力する第２のＰＬＬ回路
と、前記第１のＰＬＬ回路の出力によって前記フォワー
ドフレーム信号と同期を取り前記第２のＰＬＬ回路の第
２のＰＬＬ周波数信号か又は前記外部からの同期信号か
を選択出力するインターフェース機能を有するインター
フェースＩＮＦとを備え、前記第１のＰＬＬ回路の入力
部に最大位相変動速度を制限する手段を設けたことを特
徴とするクロック分配回路。 - 【請求項４】 前記最大位相変動速度を制限する手段は
前記選択回路によって前記複数の基準クロックの一つに
切り替えたときに前記第１のＰＬＬ回路の入力レベルを
制限することを特徴とする請求項３に記載のクロック分
配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21071999A JP3269079B2 (ja) | 1999-07-26 | 1999-07-26 | クロック分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21071999A JP3269079B2 (ja) | 1999-07-26 | 1999-07-26 | クロック分配回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044979A true JP2001044979A (ja) | 2001-02-16 |
| JP3269079B2 JP3269079B2 (ja) | 2002-03-25 |
Family
ID=16593976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21071999A Expired - Fee Related JP3269079B2 (ja) | 1999-07-26 | 1999-07-26 | クロック分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269079B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003091864A1 (fr) * | 2002-04-25 | 2003-11-06 | Nippon Sogo Seisaku Co., Ltd. | Traitement de calcul de donnees faisant appel a un oscillateur de reference pour un dispositif numerique et procede de transmission/enregistrement/reproduction |
| US8536911B1 (en) | 2012-03-19 | 2013-09-17 | Fujitsu Limited | PLL circuit, method of controlling PLL circuit, and digital circuit |
-
1999
- 1999-07-26 JP JP21071999A patent/JP3269079B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003091864A1 (fr) * | 2002-04-25 | 2003-11-06 | Nippon Sogo Seisaku Co., Ltd. | Traitement de calcul de donnees faisant appel a un oscillateur de reference pour un dispositif numerique et procede de transmission/enregistrement/reproduction |
| US8536911B1 (en) | 2012-03-19 | 2013-09-17 | Fujitsu Limited | PLL circuit, method of controlling PLL circuit, and digital circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3269079B2 (ja) | 2002-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |