JP2006101265A - タイミング抽出回路 - Google Patents

Abstract

【課題】 メインＶＣＯにおいてデータとの位相同期を瞬時に行なうことができるタイミング抽出回路を提供する。
【解決手段】 バーストデータからタイミングを抽出する回路において、データとの同期をとるメインＶＣＯ１の発振周波数とメインＶＣＯ１への制御信号を生成するサブＶＣＯ２の発振周波数とを周波数比較器４を用いて比較し、周波数差に応じた制御信号１２を用いて両発振周波数を自動的に一致させるフィードバックループを設けることで、バーストデータに対して瞬時に応答することを可能とする。
【選択図】 図１

Description

本発明は、入力データに対して位相の合ったクロックを抽出するタイミング抽出回路に関する。本発明を用いることによって、データの入力開始から位相の合ったクロックを出力するまでの時間を短くすることができる。

ＦＴＴＨ（Fiber To The House）を実現する手法として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、非同期に受け取るバーストデータに対し、瞬時に位相同期を確立してクロックを抽出し、そのクロックに同期したデータとして送り出すＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば、非特許文献１において参照できる。

図４は、このような用途に用いられるＣＤＲの構成例を示している。
メインＶＣＯ（Voltage Controlled Oscillator；電圧制御発振器）１では、入力データ７としてバーストデータが入力されたとき、データの電圧値遷移点をトリガとしてメインＶＣＯ１の発振位相がデータの位相と合うように調整される。位相を調整された発振信号は、データとの位相が合ったクロックとしてメインＶＣＯ１から取り出され（再生クロック１０）、Ｆ／Ｆ（Flip-Flop）６において、データのリタイミング（再生データ９）等に使用されるクロックとして後段に送られる。

一方、メインＶＣＯ１と同じ回路構成のサブＶＣＯ２と周波数比較器３を用いてＰＬＬ（Phase-Locked Loop）が形成されており、バーストデータと周波数が等しいか、バーストデータ周波数の整数分の１の周波数のリファレンスクロック８に同期して発振している。そして、サブＶＣＯ２の周波数を制御する制御信号１１は、同時にメインＶＣＯ１にも供給され、サブＶＣＯ２とメインＶＣＯ１の周波数が同じになるように制御される。このような構成により、メインＶＣＯ１はデータが入力されていないときにも、データと同じ周波数で発振を継続することができ、バーストデータが入力された場合には、位相のみ合わせることで、非常に短い時間でデータとの同期を確立することができる。

Yusuke Ota, et al., "High-Speed, Burst Mode, Packet-Capable Optical Receiver and Instantaneous C1ock Recovery for Optical Bus Operation", Journal of Lightwave Technology, Vo1.12, No.2.Feb.(1994)

前述した構成によれば、理想的に動作をすれば、データとメインＶＣＯ１の周波数は常に一致しているので、バーストデータが入力された時にはメインＶＣＯ１は位相だけ合わせればよく、瞬時にデータとの同期を確立することが可能である。しかしながら、実際には回路を構成する素子のばらつき、電流値の違い、温度の不均一等のさまざまな原因により、同じ制御電圧を与えてもメインＶＣＯ１とサブＶＣＯ２で発振周波数に誤差が生じる。サブＶＣＯ２は前記ＰＬＬループにより、データと同じ周波数のリファレンスクロック８にロックして発振しているので、メインＶＣＯ１とサブＶＣＯ２の発振周波数に誤差があると、メインＶＣＯ１とデータの周波数に誤差が生じることになる。メインＶＣＯ１とデータの周波数に誤差があると位相を合わせるための時間が長くかかるため、データに先立って付加されるプリアンブル信号を長くしなければならず、伝送効率の低下を招く。

また、データに同符号が連続する間は、メインＶＣＯ１での位相調整がなされないので、周波数誤差によりデータとメインＶＣＯ１の位相は徐々にずれていく。そして、次のデータ遷移点でデータとの位相が合うように、メインＶＣＯ１の発振位相が急激にずらされる。このような動作が繰り返し生じる結果、再生クロック１０のジッタが大きなものになってしまう。

さらに、メインＶＣＯ１とサブＶＣＯ２の間の発振周波数誤差が大きくなり、データの最大同符号連続時間内における位相差が３６０度以上になると、メインＶＣＯ１において位相を合わせること自体ができなくなり、再生データ９にビットエラーが生じてしまう。

本発明は上記課題に鑑みなされたもので、メインＶＣＯとサブＶＣＯの発振周波数を常に同じに保ち、メインＶＣＯとデータとの周波数を同じに保つことで、メインＶＣＯにおいてデータとの位相同期を瞬時に行なうことができるタイミング抽出回路を提供することを目的とする。

本発明は、メインＶＣＯとサブＶＣＯの周波数を比較し、周波数差に比例した電圧を出力する周波数比較器と、この周波数比較器の出力をメインＶＣＯの発振周波数制御に用いるフィードバックループを新たに設けることで、メインＶＣＯとサブＶＣＯの周波数差を検出して、誤差電圧として出力し、その誤差電圧をサブＶＣＯからメインＶＣＯへの発振周波数制御電圧に加算して、メインＶＣＯとサブＶＣＯの周波数差が所定値（例えば、ゼロ）となるようにフィードバックループを形成したものである。この構成により、従来方式で問題のあったサブＶＣＯとメインＶＣＯの周波数誤差をなくすことができ、両ＶＣＯを常に同じ発振周波数に保つことができる。
本発明は、具体的には、以下の構成を特徴とする。

上記課題を解決する第１の発明に係るタイミング抽出回路は、
データのタイミングに合わせて発振信号の位相を調整して、データとタイミングの合ったクロックを発生するメインＶＣＯ（第１電圧制御発振器）と、該メインＶＣＯの周波数を制御する周波数制御信号を発生するサブＶＣＯ（第２電圧制御発振器）とを有するタイミング抽出回路において、
前記メインＶＣＯと前記サブＶＣＯの発振周波数の周波数差を検出する周波数比較器を用い、該周波数差を所定値にするように、前記メインＶＣＯの発振周波数をフィードバック制御するフィードバック回路を設けたことを特徴とする。

上記課題を解決する第２の発明に係るタイミング抽出回路は、
上記第１の発明において、
前記周波数差の所定値をゼロとすることを特徴とする。
具体的には、メインＶＣＯとサブＶＣＯの発振周波数の周波数差がゼロになるようにフィードバック制御を行う。

上記課題を解決する第３の発明に係るタイミング抽出回路は、
上記第１、第２の発明において、
前記フィードバック回路は、前記周波数比較器からの制御信号を前記周波数制御信号に加算して、フィードバック制御を行なうことを特徴とする。

上記課題を解決する第４の発明に係るタイミング抽出回路は、
上記第１、第２の発明において、
前記メインＶＣＯは、２つの周波数制御端子を有し、
第１の周波数制御端子には、前記サブＶＣＯからの周波数制御信号が入力され、
第２の周波数制御端子には、前記周波数比較器からの制御信号が入力されて、フィードバック制御が行なわれることを特徴とする。

上記課題を解決する第５の発明に係るタイミング抽出回路は、
上記第１〜第４の発明において、
前記メインＶＣＯと前記サブＶＣＯの発振周波数を各々１／ｎ、１／ｍ（ｎ、ｍは整数でｎ＝ｍまたはｎ≠ｍ）する分周器を設け、
前記分周器から出力される分周された信号を前記周波数比較器に入力することを特徴とする。

本発明によれば、バーストデータからタイミングを抽出する回路において、位相同期を確立するまでの時間を短縮することができ、瞬時に位相を合わせることができる。これにより、データに先立って必要となるプリアンブル信号を短くすることができ、データの転送効率を向上させることができる。

本発明は、メインＶＣＯとサブＶＣＯの周波数差を検出し、周波数差に比例した制御電圧を出力する周波数比較器を新たに付加し、新たに付加された周波数比較器から出力される制御電圧を用いて、メインＶＣＯの発振周波数を調整するフィードバックループを形成することで、メインＶＣＯとサブＶＣＯの発振周波数差をなくす回路構成をとるものである。
上記構成を特徴とする本発明に係るタイミング抽出回路の実施形態を以下に示して、その詳細を説明する。

図１は、本発明に係るタイミング抽出回路の実施形態の１例を示す構成図である。
図１に示すように、本実施例のタイミング抽出回路は、入力データ７のタイミングに合わせて発振信号の位相を調整して、入力データ７とタイミングの合った再生クロック１０を発生するメインＶＣＯ（第１電圧制御発振器）１と、メインＶＣＯ１の周波数を制御する制御信号１１を発生するサブＶＣＯ（第２電圧制御発振器）２とを有する。サブＶＣＯ２側には、サブＶＣＯ２の発振周波数とリファレンスクロック８の発振周波数を比較し、その誤差を発振周波数制御電圧として出力する周波数比較器３が設けられており、サブＶＣＯ２と周波数比較器３とを用いてＰＬＬを形成している。更に、本実施例のタイミング抽出回路には、メインＶＣＯ１とサブＶＣＯ２の発振周波数を比較し、その誤差を発振周波数制御電圧として出力する周波数比較器４が設けられており、周波数比較器４を用いて、メインＶＣＯ１とサブＶＣＯ２の出力の周波数差を所定値にするようにフィードバック制御を行うフィードバック回路が形成されている。このフィードバック回路では、周波数比較器３からの制御信号１１と周波数比較器４からの制御信号１２とを制御信号加算回路５にて加算し、メインＶＣＯ１に対する発振周波数の制御信号１３として、フィードバック制御を行なっている。

図１を用いて具体的な動作を説明すると、入力データ７は、メインＶＣＯ１とフリップ・フロップ（以降、Ｆ／Ｆと略す。）６に入力される。メインＶＣＯ１においては、入力データ７の電圧値の遷移タイミングで、発振波形の位相が入力データに合うように調整されることで再生クロック１０となる。メインＶＣＯ１から出力される再生クロック１０はＦ／Ｆ６と周波数比較器４に入力されると共に後段に送られる。又、Ｆ／Ｆ６では、入力データ７をメインＶＣＯ１からの再生クロック１０によりリタイミングしている。

一方、データレートと同じ周波数を持つリファレンスクロック８とサブＶＣＯ２の出力は周波数比較器３に入力され、これら２つの入力信号の周波数差に比例した制御信号１１がサブＶＣＯ２と制御信号加算回路５に送られる。サブＶＣＯ２は制御信号１１に従った周波数で発振し、発振出力は周波数比較器３に戻されることでＰＬＬ（Phase-Locked Loop）を形成している。したがって、サブＶＣＯ２はリファレンスクロックと同じ周波数、すなわち、データと同じ周波数で発振している。

サブＶＣＯ２の出力は周波数比較器４にも送られ、再生クロック１０との周波数差に比例した制御信号１２として出力される。制御信号１１と制御信号１２は制御信号加算回路５で加算され制御信号１３となる。この結果、メインＶＣＯ１は、制御信号１３に従った周波数で発振する。

このように、メインＶＣＯ１とサブＶＣＯ２の周波数差に比例した制御信号１２を、メインＶＣＯ１の周波数制御に用いる新たなフィードバックループを設けて、メインＶＣＯ１とサブＶＣＯ２の周波数を一致させることにより、メインＶＣＯ１は常にリファレンスクロック８と同じ周波数で発振することができる。これにより、メインＶＣＯ１は常にデータレートと同じ周波数で発振することができ、従来構成で問題であったデータとメインＶＣＯ１の周波数差が無くなるため、位相の合わせこみに要する時間を短くすることができ、瞬時応答が可能となる。

図２は、本発明に係るタイミング抽出回路の実施形態の他の１例を示す構成図である。なお、実施例１と同等の構成には同じ符号を付し、重複する説明は省略する。

図２に示すように、本実施例のタイミング抽出回路は、実施例１のタイミング抽出回路において、メインＶＣＯ１とサブＶＣＯ２の発振周波数を各々１／ｎ（ｎは整数）する分周器１４、１５を設け、分周器１４、１５から出力される分周された信号を周波数比較器４に入力するように構成したものである。

上記構成により、メインＶＣＯ１及びサブＶＣＯ２の出力を分周器１４、１５により各々１／ｎに分周した後、周波数比較器４で周波数差を検出するものである。ＶＣＯの周波数が高い場合には、本実施例のように分周後の周波数を比較することで、周波数比較器４に要求される動作速度を緩和することができる。この場合、リファレンスクロック８は、データ周波数の１／ｎの周波数にする。このように分周されたクロック信号同士を周波数比較器４で比較する構成としても、実施例１と同等の効果を得ることができる。

本実施例では、分周器１４、１５は、共に１／ｎに分周するものであるが、必ずしも、共に１／ｎにする必要はなく、例えば、一方を１／ｎの分周器、他方を１／ｍの分周器（ｎ、ｍは整数でｎ≠ｍ）としてもよい。

図３は、本発明に係るタイミング抽出回路の実施形態の他の１例を示す構成図である。なお、ここでも、実施例１と同等の構成には同じ符号を付し、重複する説明は省略する。

図３に示すように、本実施例のタイミング抽出回路は、実施例１のタイミング抽出回路における制御信号加算回路５を設けず、メインＶＣＯ１に周波数制御端子を２系統設け、第１の周波数制御端子には、サブＶＣＯ２からの制御信号１１が入力され、第２の周波数制御端子には、周波数比較器４からの制御信号１２が入力されて、フィードバック制御が行なわれるものである。この場合、メインＶＣＯ１内に外部信号により周波数を制御する回路を並列に２回路設けておき、それら各々に制御信号１１と制御信号１２が入力されるようにしておけばよい。なお、本実施例の構成の場合においても、実施例２のクロック分周器１４、１５を併用することが可能である。

本発明に係るタイミング抽出回路の実施形態の１例（実施例１）を示す構成図である。 本発明に係るタイミング抽出回路の実施形態の他の１例（実施例２）を示す構成図である。 本発明に係るタイミング抽出回路の実施形態の他の１例（実施例３）を示す構成図である。 従来のタイミング抽出回路の構成を示す図である。

符号の説明

１ メインＶＣＯ
２ サブＶＣＯ
３ 周波数比較器
４ 周波数比較器
５ 制御信号加算回路
６ フリップ・フロップ（Ｆ／Ｆ）
７ 入力データ
８ リファレンスクロック
９ リタイミングされた再生データ
１０ 再生クロック
１１ 制御信号
１２ 制御信号
１３ 制御信号

Claims (5)

1. データのタイミングに合わせて発振信号の位相を調整して、データとタイミングの合ったクロックを発生する第１電圧制御発振器と、該第１電圧制御発振器の周波数を制御する周波数制御信号を発生する第２電圧制御発振器とを有するタイミング抽出回路において、
   前記第１電圧制御発振器と前記第２電圧制御発振器の発振周波数の周波数差を検出する周波数比較器を用い、該周波数差を所定値にするように、前記第１電圧制御発振器の発振周波数をフィードバック制御するフィードバック回路を設けたことを特徴とするタイミング抽出回路。
2. 請求項１記載のタイミング抽出回路において、
   前記周波数差の所定値をゼロとすることを特徴とするタイミング抽出回路。
3. 請求項１又は請求項２記載のタイミング抽出回路において、
   前記フィードバック回路は、前記周波数比較器からの制御信号を前記周波数制御信号に加算して、フィードバック制御を行なうことを特徴とするタイミング抽出回路。
4. 請求項１又は請求項２記載のタイミング抽出回路において、
   前記第１電圧制御発振器は、２つの周波数制御端子を有し、
   第１の周波数制御端子には、前記第２電圧制御発振器からの周波数制御信号が入力され、
   第２の周波数制御端子には、前記周波数比較器からの制御信号が入力されて、フィードバック制御が行なわれることを特徴とするタイミング抽出回路。
5. 請求項１乃至請求項４のいずれかに記載のタイミング抽出回路において、
   前記第１電圧制御発振器と前記第２電圧制御発振器の発振周波数を各々１／ｎ、１／ｍ（ｎ、ｍは整数でｎ＝ｍまたはｎ≠ｍ）する分周器を設け、
   前記分周器から出力される分周された信号を前記周波数比較器に入力することを特徴とするタイミング抽出回路。

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